JPH096831A - 半導体回路用パタンレイアウト生成方法および生成装置 - Google Patents
半導体回路用パタンレイアウト生成方法および生成装置Info
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- JPH096831A JPH096831A JP15906095A JP15906095A JPH096831A JP H096831 A JPH096831 A JP H096831A JP 15906095 A JP15906095 A JP 15906095A JP 15906095 A JP15906095 A JP 15906095A JP H096831 A JPH096831 A JP H096831A
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- gate
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- pattern
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 近接効果を考慮し、ゲート幅やゲート長のゲ
ート寸法が許容範囲内となるように加工できる半導体回
路用パタンレイアウトの生成を可能にする。 【構成】 回路図入力部１０２に回路図１０１を入力
し、トランジスタの配置部１０３でトランジスタの配置
を行ったレイアウトを作成する。配線部１０４でトラン
ジスタの仮配線を行ったレイアウトを作成し、ゲートの
主要部のセグメント作成部１０５でゲート配線を表すセ
グメントを作成した後、ゲートの主要部を表すセグメン
トを作成する。形状シミュレータによるゲート寸法の計
算部１０６でゲートの主要部を表すセグメントに対して
各ゲート寸法の設計値からのずれを計算し、そのずれを
補償するための寸法補償値を作成し、これに基づいてゲ
ートパタン発生部１０７でゲートパタンを生成した後、
最終配線部１０８で最終配線を行い、パタンレイアウト
出力部１０９からマスクデータ１１０として出力する。
ート寸法が許容範囲内となるように加工できる半導体回
路用パタンレイアウトの生成を可能にする。 【構成】 回路図入力部１０２に回路図１０１を入力
し、トランジスタの配置部１０３でトランジスタの配置
を行ったレイアウトを作成する。配線部１０４でトラン
ジスタの仮配線を行ったレイアウトを作成し、ゲートの
主要部のセグメント作成部１０５でゲート配線を表すセ
グメントを作成した後、ゲートの主要部を表すセグメン
トを作成する。形状シミュレータによるゲート寸法の計
算部１０６でゲートの主要部を表すセグメントに対して
各ゲート寸法の設計値からのずれを計算し、そのずれを
補償するための寸法補償値を作成し、これに基づいてゲ
ートパタン発生部１０７でゲートパタンを生成した後、
最終配線部１０８で最終配線を行い、パタンレイアウト
出力部１０９からマスクデータ１１０として出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体回
路用パタンレイアウト生成方法および生成装置に関する
ものである。
路用パタンレイアウト生成方法および生成装置に関する
ものである。
【０００２】
【従来の技術】近年、半導体の微細化はますます進み、
その加工ルールは転写する光の波長に迫りつつある。そ
れに伴い光近接効果による設計寸法と加工寸法の差は無
視できなくなってきた。そのため、従来の光近接効果を
考慮しないでレイアウト面積の縮小を目的として図形パ
タンを単純にはめ込んでいく半導体回路のパタンレイア
ウト生成方法では、設計上の性能を実現することが困難
になってきている。
その加工ルールは転写する光の波長に迫りつつある。そ
れに伴い光近接効果による設計寸法と加工寸法の差は無
視できなくなってきた。そのため、従来の光近接効果を
考慮しないでレイアウト面積の縮小を目的として図形パ
タンを単純にはめ込んでいく半導体回路のパタンレイア
ウト生成方法では、設計上の性能を実現することが困難
になってきている。
【０００３】以下図面を参照しながら、上記した従来の
半導体回路のパタンレイアウト生成方法の一例について
説明する。図１４は従来の半導体回路用パタンレイアウ
ト生成方法のフローを示す図である。まず、設計回路図
１２０１からトランジスタ部のパタンとその結線情報に
対応した配置図１２０２を生成する。次に、配置面積が
縮小されるようにトランジスタパタンを縮退させた配置
図１２０３を生成する。最後に、所定のデザインルール
に従って配線を行なったレイアウト図１２０４を生成す
る。
半導体回路のパタンレイアウト生成方法の一例について
説明する。図１４は従来の半導体回路用パタンレイアウ
ト生成方法のフローを示す図である。まず、設計回路図
１２０１からトランジスタ部のパタンとその結線情報に
対応した配置図１２０２を生成する。次に、配置面積が
縮小されるようにトランジスタパタンを縮退させた配置
図１２０３を生成する。最後に、所定のデザインルール
に従って配線を行なったレイアウト図１２０４を生成す
る。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のパタンレイアウト生成方法では、ゲートの配
置状態においては密なものと疎なものが混在してくる。
そのため、転写されたパターンにおいては近接効果によ
り、ゲート幅やゲート長において設計寸法と加工寸法の
差が許容範囲を超えるものが発生する。
うな従来のパタンレイアウト生成方法では、ゲートの配
置状態においては密なものと疎なものが混在してくる。
そのため、転写されたパターンにおいては近接効果によ
り、ゲート幅やゲート長において設計寸法と加工寸法の
差が許容範囲を超えるものが発生する。
【０００５】この発明は上記問題点に鑑み、近接効果を
考慮し、ゲート幅やゲート長のゲート寸法が許容範囲内
となるように加工できるパタンレイアウトの生成を可能
にする半導体回路用パタンレイアウト生成方法および生
成装置を提供することを目的とする。
考慮し、ゲート幅やゲート長のゲート寸法が許容範囲内
となるように加工できるパタンレイアウトの生成を可能
にする半導体回路用パタンレイアウト生成方法および生
成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の半導体回路用
パタンレイアウト生成方法は、設計データとして取り込
んだ複数のトランジスタを含む回路図から各トランジス
タの配置場所を決定した後、形状シミュレーションによ
り製造工程におけるゲート寸法を予測し、この予測寸法
と設計寸法との差を補償してゲートパタンを生成するこ
とを特徴とする。
パタンレイアウト生成方法は、設計データとして取り込
んだ複数のトランジスタを含む回路図から各トランジス
タの配置場所を決定した後、形状シミュレーションによ
り製造工程におけるゲート寸法を予測し、この予測寸法
と設計寸法との差を補償してゲートパタンを生成するこ
とを特徴とする。
【０００７】請求項２の半導体回路用パタンレイアウト
生成方法は、設計データとして取り込んだ複数のトラン
ジスタを含む回路図から各トランジスタの配置場所を決
定した後、形状シミュレーションにより製造工程におけ
るゲート寸法を予測し、この予測寸法と設計寸法との差
を補償する波形エッジを有するゲートパタンを生成する
ことを特徴とする。
生成方法は、設計データとして取り込んだ複数のトラン
ジスタを含む回路図から各トランジスタの配置場所を決
定した後、形状シミュレーションにより製造工程におけ
るゲート寸法を予測し、この予測寸法と設計寸法との差
を補償する波形エッジを有するゲートパタンを生成する
ことを特徴とする。
【０００８】請求項３の半導体回路用パタンレイアウト
生成方法は、設計データとして取り込んだ複数のトラン
ジスタを含む回路図から各トランジスタの配置場所を決
定した後、形状シミュレーションにより製造工程におけ
るゲート寸法を予測し、この予測寸法と設計寸法との差
を補償する補助パタンを付加してゲートパタンを生成す
ることを特徴とする。
生成方法は、設計データとして取り込んだ複数のトラン
ジスタを含む回路図から各トランジスタの配置場所を決
定した後、形状シミュレーションにより製造工程におけ
るゲート寸法を予測し、この予測寸法と設計寸法との差
を補償する補助パタンを付加してゲートパタンを生成す
ることを特徴とする。
【０００９】請求項４の半導体回路用パタンレイアウト
生成方法は、請求項１，２または３記載の半導体回路用
パタンレイアウト生成方法において、形状シミュレーシ
ョンによるゲート寸法の予測を製造工程中のリソグラフ
ィ工程に限定し、光強度計算によって行なうことを特徴
とする。請求項５の半導体回路用パタンレイアウト生成
方法は、請求項１，２または３記載の半導体回路用パタ
ンレイアウト生成方法において、形状シミュレーション
によるゲート寸法の予測を製造工程中のリソグラフィ工
程に限定し、光強度計算とレジスト溶解速度計算によっ
て行なうことを特徴とする。
生成方法は、請求項１，２または３記載の半導体回路用
パタンレイアウト生成方法において、形状シミュレーシ
ョンによるゲート寸法の予測を製造工程中のリソグラフ
ィ工程に限定し、光強度計算によって行なうことを特徴
とする。請求項５の半導体回路用パタンレイアウト生成
方法は、請求項１，２または３記載の半導体回路用パタ
ンレイアウト生成方法において、形状シミュレーション
によるゲート寸法の予測を製造工程中のリソグラフィ工
程に限定し、光強度計算とレジスト溶解速度計算によっ
て行なうことを特徴とする。
【００１０】請求項６の半導体回路用パタンレイアウト
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償するゲートパタンを生成するゲートパタン
生成手段と、ゲートパタンを含んだトランジスタを配線
する配線手段とを備えている。
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償するゲートパタンを生成するゲートパタン
生成手段と、ゲートパタンを含んだトランジスタを配線
する配線手段とを備えている。
【００１１】請求項７の半導体回路用パタンレイアウト
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償する波形エッジを有するゲートパタンを生
成するゲートパタン生成手段と、ゲートパタンを含んだ
トランジスタを配線する配線手段とを備えている。
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償する波形エッジを有するゲートパタンを生
成するゲートパタン生成手段と、ゲートパタンを含んだ
トランジスタを配線する配線手段とを備えている。
【００１２】請求項８の半導体回路用パタンレイアウト
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償する補助パタンを付加したゲートパタンを
生成するゲートパタン生成手段と、ゲートパタンを含ん
だトランジスタを配線する配線手段とを備えている。
生成装置は、設計データとして複数のトランジスタを含
む回路図を取り込む回路図入力手段と、この回路図入力
手段で取り込んだ回路図から各トランジスタの配置場所
を決定するトランジスタ配置手段と、形状シミュレーシ
ョンにより製造工程におけるゲート寸法を予測し、この
予測寸法と設計寸法との差を補償する補償値を算出する
ゲート寸法補償値算出手段と、このゲート寸法補償値算
出手段で算出した補償値に基づいて予測寸法と設計寸法
との差を補償する補助パタンを付加したゲートパタンを
生成するゲートパタン生成手段と、ゲートパタンを含ん
だトランジスタを配線する配線手段とを備えている。
【００１３】請求項９の半導体回路用パタンレイアウト
生成装置は、請求項６，７または８記載の半導体回路用
パタンレイアウト生成装置において、ゲート寸法補償値
算出手段は、形状シミュレーションによるゲート寸法の
予測を製造工程中のリソグラフィ工程に限定し、光強度
計算によって行なうようにしたことを特徴とする。請求
項１０の半導体回路用パタンレイアウト生成装置は、請
求項６，７または８記載の半導体回路用パタンレイアウ
ト生成装置において、ゲート寸法補償値算出手段は、形
状シミュレーションによるゲート寸法の予測を製造工程
中のリソグラフィ工程に限定し、光強度計算とレジスト
溶解速度計算によって行なうようにしたことを特徴とす
る。
生成装置は、請求項６，７または８記載の半導体回路用
パタンレイアウト生成装置において、ゲート寸法補償値
算出手段は、形状シミュレーションによるゲート寸法の
予測を製造工程中のリソグラフィ工程に限定し、光強度
計算によって行なうようにしたことを特徴とする。請求
項１０の半導体回路用パタンレイアウト生成装置は、請
求項６，７または８記載の半導体回路用パタンレイアウ
ト生成装置において、ゲート寸法補償値算出手段は、形
状シミュレーションによるゲート寸法の予測を製造工程
中のリソグラフィ工程に限定し、光強度計算とレジスト
溶解速度計算によって行なうようにしたことを特徴とす
る。
【００１４】
【作用】この発明によれば、寸法に対する規定が重要な
ゲートに対して、形状シミュレーションによって加工寸
法を予測し、この予測寸法と設計寸法との差を補償して
ゲートパタンを生成することにより、全てのゲート寸法
が許容範囲内となるように加工できるパタンレイアウト
の生成を可能とする。
ゲートに対して、形状シミュレーションによって加工寸
法を予測し、この予測寸法と設計寸法との差を補償して
ゲートパタンを生成することにより、全てのゲート寸法
が許容範囲内となるように加工できるパタンレイアウト
の生成を可能とする。
【００１５】また、予測寸法と設計寸法との差を補償す
る波形エッジを有するゲートパタンを生成することによ
り、リソグラフィ工程において設計データで設定された
寸法よりも小さな寸法を制御することが可能となり、高
価なマスクを使用しなくても全てのゲート寸法が許容範
囲内となるように加工できるパタンレイアウトの生成を
可能とする。
る波形エッジを有するゲートパタンを生成することによ
り、リソグラフィ工程において設計データで設定された
寸法よりも小さな寸法を制御することが可能となり、高
価なマスクを使用しなくても全てのゲート寸法が許容範
囲内となるように加工できるパタンレイアウトの生成を
可能とする。
【００１６】また、予測寸法と設計寸法との差を補償す
る補助パタンを付加してゲートパタンを生成することに
より、パタンの疎密による寸法バラツキを抑制でき、全
てのゲート寸法が許容範囲内となるように加工できるパ
タンレイアウトの生成を可能とする。
る補助パタンを付加してゲートパタンを生成することに
より、パタンの疎密による寸法バラツキを抑制でき、全
てのゲート寸法が許容範囲内となるように加工できるパ
タンレイアウトの生成を可能とする。
【００１７】
〔第１の実施例〕以下、この発明の第１の実施例につい
て、図面を参照しながら説明する。図１はこの発明の第
１の実施例における半導体回路用パタンレイアウト生成
装置の構成図である。図１において、１０１は設計デー
タの回路図、１０２は回路図入力部（回路図入力手
段）、１０３はトランジスタの配置部（トランジスタ配
置手段）、１０４は配線部、１０５はゲートの主要部の
セグメント作成部、１０６は形状シミュレータによるゲ
ート寸法の計算部（ゲート寸法補償値算出手段）、１０
７はゲートパタン発生部（ゲートパタン生成手段）、１
０８は最終配線部（配線手段）、１０９はパタンレイア
ウト出力部、１１０はマスクデータである。
て、図面を参照しながら説明する。図１はこの発明の第
１の実施例における半導体回路用パタンレイアウト生成
装置の構成図である。図１において、１０１は設計デー
タの回路図、１０２は回路図入力部（回路図入力手
段）、１０３はトランジスタの配置部（トランジスタ配
置手段）、１０４は配線部、１０５はゲートの主要部の
セグメント作成部、１０６は形状シミュレータによるゲ
ート寸法の計算部（ゲート寸法補償値算出手段）、１０
７はゲートパタン発生部（ゲートパタン生成手段）、１
０８は最終配線部（配線手段）、１０９はパタンレイア
ウト出力部、１１０はマスクデータである。
【００１８】図２はこの発明の第１の実施例における半
導体回路用パタンレイアウト生成方法を示すフローチャ
ートである。以下、図１の半導体回路用パタンレイアウ
ト生成装置の動作を、図２に示すフローチャートに基づ
いて、さらに図３を用いて説明する。図３はこの実施例
における処理説明のためのフローを示す図である。な
お、図２と図３との対応を示すために、図２の処理ブロ
ックの隣に図３の符号を付している。
導体回路用パタンレイアウト生成方法を示すフローチャ
ートである。以下、図１の半導体回路用パタンレイアウ
ト生成装置の動作を、図２に示すフローチャートに基づ
いて、さらに図３を用いて説明する。図３はこの実施例
における処理説明のためのフローを示す図である。な
お、図２と図３との対応を示すために、図２の処理ブロ
ックの隣に図３の符号を付している。
【００１９】まず、回路図入力部１０２に、回路図１０
１として例えば所定の設計装置により設計された図３
（ａ）に示す回路図３０１を入力する（ステップＳ１
１）。次に、トランジスタの配置部１０３により回路図
３０１に記されたトランジスタの配置を行なったレイア
ウト３０２を作成する（ステップＳ１２）。次に、配線
部１０４により配置されたトランジスタの仮配線を行な
ったレイアウト３０３を作成する（ステップＳ１３）。
１として例えば所定の設計装置により設計された図３
（ａ）に示す回路図３０１を入力する（ステップＳ１
１）。次に、トランジスタの配置部１０３により回路図
３０１に記されたトランジスタの配置を行なったレイア
ウト３０２を作成する（ステップＳ１２）。次に、配線
部１０４により配置されたトランジスタの仮配線を行な
ったレイアウト３０３を作成する（ステップＳ１３）。
【００２０】次に、ゲートの主要部のセグメント作成部
１０５により、ゲート配線を表すセグメント３０４を作
成した後、ゲートの主要部を表すセグメント３０５を作
成する（ステップＳ１４）。このとき、ゲートの主要部
を表すセグメント３０５の端には、連続結線となる端で
あるか、開放端であるかを設定する。この実施例では、
連続結線となる端にフラグ３０６を設け、開放端には何
も設けていない。
１０５により、ゲート配線を表すセグメント３０４を作
成した後、ゲートの主要部を表すセグメント３０５を作
成する（ステップＳ１４）。このとき、ゲートの主要部
を表すセグメント３０５の端には、連続結線となる端で
あるか、開放端であるかを設定する。この実施例では、
連続結線となる端にフラグ３０６を設け、開放端には何
も設けていない。
【００２１】次に、形状シミュレータによるゲート寸法
の計算部１０６によりゲートの主要部を表すセグメント
３０５に対して各ゲート寸法の設計値からのずれを計算
し、そのずれを補償するための寸法補償値３０７を作成
する（ステップＳ１５）。このときに用いる形状シミュ
レータとしては光強度のみで実際のプロセス条件にフィ
ッティングを行なったものでもよいし、光強度計算とレ
ジスト溶解速度計算を組み合わせたものでもよい。
の計算部１０６によりゲートの主要部を表すセグメント
３０５に対して各ゲート寸法の設計値からのずれを計算
し、そのずれを補償するための寸法補償値３０７を作成
する（ステップＳ１５）。このときに用いる形状シミュ
レータとしては光強度のみで実際のプロセス条件にフィ
ッティングを行なったものでもよいし、光強度計算とレ
ジスト溶解速度計算を組み合わせたものでもよい。
【００２２】一例としては、ゲート長が０．１μｍ太く
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。次に、ゲートパタン発生部１０７により、ゲート寸
法の計算部１０６で計算された寸法補償値３０７に基づ
いてゲートパタン３０８を生成（ステップＳ１６）した
後、最終配線部１０８により最終配線を行ない、パタン
レイアウト３０９を作成する（ステップＳ１７）。
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。次に、ゲートパタン発生部１０７により、ゲート寸
法の計算部１０６で計算された寸法補償値３０７に基づ
いてゲートパタン３０８を生成（ステップＳ１６）した
後、最終配線部１０８により最終配線を行ない、パタン
レイアウト３０９を作成する（ステップＳ１７）。
【００２３】最後に、パタンレイアウト出力部１０９に
より、パタンレイアウト３０９をマスクデータ１１０と
して出力する（ステップＳ１８）。以上のようにこの実
施例によれば、形状シミュレーションにより、ゲート寸
法の設計値からのずれを予測し、パタンレイアウト生成
段階でそのずれ量を補償したパタンレイアウトの発生が
可能となり、その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
より、パタンレイアウト３０９をマスクデータ１１０と
して出力する（ステップＳ１８）。以上のようにこの実
施例によれば、形状シミュレーションにより、ゲート寸
法の設計値からのずれを予測し、パタンレイアウト生成
段階でそのずれ量を補償したパタンレイアウトの発生が
可能となり、その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
【００２４】なお、この実施例では、ゲートの主要部は
ひとつのセグメントのみで表したが、複数のセグメント
でひとつのゲートを表し、各セグメントにおける線幅を
独立に調整してもよい。 〔第２の実施例〕以下、この発明の第２の実施例につい
て、図面を参照しながら説明する。
ひとつのセグメントのみで表したが、複数のセグメント
でひとつのゲートを表し、各セグメントにおける線幅を
独立に調整してもよい。 〔第２の実施例〕以下、この発明の第２の実施例につい
て、図面を参照しながら説明する。
【００２５】図４はこの発明の第２の実施例における半
導体回路用パタンレイアウト生成装置の構成図である。
図４において、４０１は設計データの回路図、４０２は
回路図入力部（回路図入力手段）、４０３はトランジス
タの配置部（トランジスタ配置手段）、４０４は配線
部、４０５はゲートの主要部のセグメント作成部、４０
６は形状シミュレータによるゲート寸法の計算部（ゲー
ト寸法補償値算出手段）、４０７は波形エッジのゲート
パタン発生部（ゲートパタン生成手段）、４０８は最終
配線部（配線手段）、４０９はパタンレイアウト出力
部、４１０はマスクデータである。
導体回路用パタンレイアウト生成装置の構成図である。
図４において、４０１は設計データの回路図、４０２は
回路図入力部（回路図入力手段）、４０３はトランジス
タの配置部（トランジスタ配置手段）、４０４は配線
部、４０５はゲートの主要部のセグメント作成部、４０
６は形状シミュレータによるゲート寸法の計算部（ゲー
ト寸法補償値算出手段）、４０７は波形エッジのゲート
パタン発生部（ゲートパタン生成手段）、４０８は最終
配線部（配線手段）、４０９はパタンレイアウト出力
部、４１０はマスクデータである。
【００２６】この実施例では、図１のゲートパタン発生
部１０７の代わりに、波形エッジのゲートパタン発生部
４０７を設けた点が、第１の実施例と異なる。波形エッ
ジのゲートパタン発生部４０７は、ゲート長を表す線幅
を単純に寸法補償値に基づいて生成する代わりに、波形
エッジ図形の波形のピッチをそれぞれの寸法補償値に合
わせて変更することにより、リソグラフィ行程における
仕上がり寸法の調整を行なう機能を備えたものである。
なお、ゲート幅については、第１の実施例と同様、単純
に寸法補償値に基づいて補償する。
部１０７の代わりに、波形エッジのゲートパタン発生部
４０７を設けた点が、第１の実施例と異なる。波形エッ
ジのゲートパタン発生部４０７は、ゲート長を表す線幅
を単純に寸法補償値に基づいて生成する代わりに、波形
エッジ図形の波形のピッチをそれぞれの寸法補償値に合
わせて変更することにより、リソグラフィ行程における
仕上がり寸法の調整を行なう機能を備えたものである。
なお、ゲート幅については、第１の実施例と同様、単純
に寸法補償値に基づいて補償する。
【００２７】図５はこの発明の第２の実施例における半
導体回路用パタンレイアウト生成方法を示すフローチャ
ートである。以下、図４の半導体回路用パタンレイアウ
ト生成装置の動作を、図５に示すフローチャートに基づ
いて、さらに図６を用いて説明する。図６はこの実施例
における処理説明のためのフローを示す図である。な
お、図５と図６との対応を示すために、図５の処理ブロ
ックの隣に図６の符号を付している。
導体回路用パタンレイアウト生成方法を示すフローチャ
ートである。以下、図４の半導体回路用パタンレイアウ
ト生成装置の動作を、図５に示すフローチャートに基づ
いて、さらに図６を用いて説明する。図６はこの実施例
における処理説明のためのフローを示す図である。な
お、図５と図６との対応を示すために、図５の処理ブロ
ックの隣に図６の符号を付している。
【００２８】まず、回路図入力部４０２に、回路図４０
１として例えば所定の設計装置により設計された図６
（ａ）に示す回路図６０１を入力する（ステップＳ２
１）。次に、トランジスタの配置部４０３により回路図
６０１に記されたトランジスタの配置を行なったレイア
ウト６０２を作成する（ステップＳ２２）。次に、配線
部４０４により配置されたトランジスタの仮配線を行な
ったレイアウト６０３を作成する（ステップＳ２３）。
１として例えば所定の設計装置により設計された図６
（ａ）に示す回路図６０１を入力する（ステップＳ２
１）。次に、トランジスタの配置部４０３により回路図
６０１に記されたトランジスタの配置を行なったレイア
ウト６０２を作成する（ステップＳ２２）。次に、配線
部４０４により配置されたトランジスタの仮配線を行な
ったレイアウト６０３を作成する（ステップＳ２３）。
【００２９】次に、ゲートの主要部のセグメント作成部
４０５により、ゲート配線を表すセグメント６０４を作
成した後、ゲートの主要部を表すセグメント６０５を作
成する（ステップＳ２４）。このとき、ゲートの主要部
を表すセグメント６０５の端には、連続結線となる端で
あるか、開放端であるかを設定する。この実施例では、
連続結線となる端にフラグ６０６を設け、開放端には何
も設けていない。
４０５により、ゲート配線を表すセグメント６０４を作
成した後、ゲートの主要部を表すセグメント６０５を作
成する（ステップＳ２４）。このとき、ゲートの主要部
を表すセグメント６０５の端には、連続結線となる端で
あるか、開放端であるかを設定する。この実施例では、
連続結線となる端にフラグ６０６を設け、開放端には何
も設けていない。
【００３０】次に、形状シミュレータによるゲート寸法
の計算部４０６によりゲートの主要部を表すセグメント
６０５に対して各ゲート寸法の設計値からのずれを計算
し、そのずれを補償するための寸法補償値６０７を作成
する（ステップＳ２５）。このときに用いる形状シミュ
レータとしては光強度のみで実際のプロセス条件にフィ
ッティングを行なったものでもよいし、光強度計算とレ
ジスト溶解速度計算を組み合わせたものでもよい。
の計算部４０６によりゲートの主要部を表すセグメント
６０５に対して各ゲート寸法の設計値からのずれを計算
し、そのずれを補償するための寸法補償値６０７を作成
する（ステップＳ２５）。このときに用いる形状シミュ
レータとしては光強度のみで実際のプロセス条件にフィ
ッティングを行なったものでもよいし、光強度計算とレ
ジスト溶解速度計算を組み合わせたものでもよい。
【００３１】一例としては、ゲート長が０．１μｍ太く
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。以上の動作は第１の実施例と同様である。
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。以上の動作は第１の実施例と同様である。
【００３２】次に、波形エッジのゲートパタン発生部４
０７により、ゲート寸法の計算部４０６で計算された寸
法補償値に基づいて波形エッジを有するゲートパタン６
０８を生成（ステップＳ２６）した後、最終配線部４０
８により最終配線を行ない、パタンレイアウト６０９を
作成する（ステップＳ２７）。図７に波形エッジを有す
るゲートパタンを示す。図７において、Ｄｗは波形エッ
ジの振幅の寸法、Ｐｗは波形エッジのピッチ幅、Ｏｗは
波形エッジの山部分の寸法、Ｗは線幅である。
０７により、ゲート寸法の計算部４０６で計算された寸
法補償値に基づいて波形エッジを有するゲートパタン６
０８を生成（ステップＳ２６）した後、最終配線部４０
８により最終配線を行ない、パタンレイアウト６０９を
作成する（ステップＳ２７）。図７に波形エッジを有す
るゲートパタンを示す。図７において、Ｄｗは波形エッ
ジの振幅の寸法、Ｐｗは波形エッジのピッチ幅、Ｏｗは
波形エッジの山部分の寸法、Ｗは線幅である。
【００３３】リソグラフィ工程で形成される線幅は、波
形エッジ図形のピッチ幅Ｐｗを変更することによっても
調整できる。ここでは、一例として、図８に、０．４μ
ｍの線幅Ｗを持った波形エッジ図形で、波形エッジの振
幅の寸法Ｄｗを０．０５μｍ、波形エッジの山部分の寸
法Ｏｗを０．２μｍとして固定したときに、波形エッジ
のピッチ幅Ｐｗを０．１０μｍから０．３０μｍまで変
化させたときの光強度から計算される線幅寸法を示す。
ただし、計算条件は、光源はｉ線で、干渉度は０．６
で、開口数は０．５である。なお、上記のリソグラフィ
工程で形成される線幅は実際の加工での仕上がり寸法で
あり、線幅Ｗは設計寸法であり、光強度から計算される
線幅はシミュレーションから計算される設計寸法の線幅
Ｗに対する仕上がり予想寸法である。
形エッジ図形のピッチ幅Ｐｗを変更することによっても
調整できる。ここでは、一例として、図８に、０．４μ
ｍの線幅Ｗを持った波形エッジ図形で、波形エッジの振
幅の寸法Ｄｗを０．０５μｍ、波形エッジの山部分の寸
法Ｏｗを０．２μｍとして固定したときに、波形エッジ
のピッチ幅Ｐｗを０．１０μｍから０．３０μｍまで変
化させたときの光強度から計算される線幅寸法を示す。
ただし、計算条件は、光源はｉ線で、干渉度は０．６
で、開口数は０．５である。なお、上記のリソグラフィ
工程で形成される線幅は実際の加工での仕上がり寸法で
あり、線幅Ｗは設計寸法であり、光強度から計算される
線幅はシミュレーションから計算される設計寸法の線幅
Ｗに対する仕上がり予想寸法である。
【００３４】このように、波形エッジ図形を用いると
０．０５μｍ程度（実際には５倍マスクを用いれば０．
２５μｍ）の寸法制御で作成できるピッチ図形を用い
て、リソグラフィ工程で生成されるパタンに対して０．
０１μｍ程度の寸法調整が可能である。なお、マスクの
作成において、０．０１μｍ程度（実際には５倍マスク
を用いれば０．０５μｍ）の寸法を制御するためには、
非常に高価なマスクを作成する必要があるが、波形エッ
ジ図形を用いる方法では、高価なマスクを使用しなくて
も十分な効果を得ることができる。
０．０５μｍ程度（実際には５倍マスクを用いれば０．
２５μｍ）の寸法制御で作成できるピッチ図形を用い
て、リソグラフィ工程で生成されるパタンに対して０．
０１μｍ程度の寸法調整が可能である。なお、マスクの
作成において、０．０１μｍ程度（実際には５倍マスク
を用いれば０．０５μｍ）の寸法を制御するためには、
非常に高価なマスクを作成する必要があるが、波形エッ
ジ図形を用いる方法では、高価なマスクを使用しなくて
も十分な効果を得ることができる。
【００３５】最後に、パタンレイアウト出力部４０９に
より、パタンレイアウト６０９をマスクデータ４１０と
して出力する（ステップＳ２８）。以上のようにこの実
施例によれば、形状シミュレーションにより、ゲート寸
法の設計値からのずれを予測し、パタンレイアウト生成
段階でそのずれ量を補償したパタンレイアウトの発生が
可能となり、その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
より、パタンレイアウト６０９をマスクデータ４１０と
して出力する（ステップＳ２８）。以上のようにこの実
施例によれば、形状シミュレーションにより、ゲート寸
法の設計値からのずれを予測し、パタンレイアウト生成
段階でそのずれ量を補償したパタンレイアウトの発生が
可能となり、その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
【００３６】なお、この実施例では、第１の実施例同様
に、ゲートの主要部はひとつのセグメントのみで表した
が、複数のセグメントでひとつのゲートを表し、各セグ
メントにおける波形エッジのピッチ幅Ｐｗを独立に調整
してもよい。また、この実施例では、波形エッジ図形に
よる寸法調整は、図７に示す波形エッジのピッチ幅Ｐｗ
を変化させて行なったが、波形エッジの山部分の寸法Ｏ
ｗあるいは波形エッジの振幅の寸法Ｄｗをそれぞれ単独
あるいは組み合わせて変化させてもよい。
に、ゲートの主要部はひとつのセグメントのみで表した
が、複数のセグメントでひとつのゲートを表し、各セグ
メントにおける波形エッジのピッチ幅Ｐｗを独立に調整
してもよい。また、この実施例では、波形エッジ図形に
よる寸法調整は、図７に示す波形エッジのピッチ幅Ｐｗ
を変化させて行なったが、波形エッジの山部分の寸法Ｏ
ｗあるいは波形エッジの振幅の寸法Ｄｗをそれぞれ単独
あるいは組み合わせて変化させてもよい。
【００３７】〔第３の実施例〕以下、この発明の第３の
実施例について、図面を参照しながら説明する。図９は
この発明の第３の実施例における半導体回路用パタンレ
イアウト生成装置の構成図である。図９において、８０
１は設計データの回路図、８０２は回路図入力部（回路
図入力手段）、８０３はトランジスタの配置部（トラン
ジスタ配置手段）、８０４は配線部、８０５はゲートの
主要部のセグメント作成部、８０６は形状シミュレータ
によるゲート寸法の計算部（ゲート寸法補償値算出手
段）、８０７はゲートの並行補助付加パタン発生部（ゲ
ートパタン生成手段）、８０８は最終配線部（配線手
段）、８０９はパタンレイアウト出力部、８１０はマス
クデータである。
実施例について、図面を参照しながら説明する。図９は
この発明の第３の実施例における半導体回路用パタンレ
イアウト生成装置の構成図である。図９において、８０
１は設計データの回路図、８０２は回路図入力部（回路
図入力手段）、８０３はトランジスタの配置部（トラン
ジスタ配置手段）、８０４は配線部、８０５はゲートの
主要部のセグメント作成部、８０６は形状シミュレータ
によるゲート寸法の計算部（ゲート寸法補償値算出手
段）、８０７はゲートの並行補助付加パタン発生部（ゲ
ートパタン生成手段）、８０８は最終配線部（配線手
段）、８０９はパタンレイアウト出力部、８１０はマス
クデータである。
【００３８】この実施例では、図１のゲートパタン発生
部１０７の代わりに、ゲートの並行補助付加パタン発生
部８０７を設けた点が、第１の実施例と異なる。ゲート
の並行補助付加パタン発生部８０７は、ゲート長を表す
線幅を単純に寸法補償値に基づいて生成する代わりに、
それぞれの寸法補償値に合わせてゲートの主パタンに並
行な補助パタンを付加したゲートパタンを生成し、リソ
グラフィ行程における仕上がり寸法の調整を行なう機能
を備えたものである。なお、ゲート幅については、第１
の実施例と同様、単純に寸法補償値に基づいて補償す
る。
部１０７の代わりに、ゲートの並行補助付加パタン発生
部８０７を設けた点が、第１の実施例と異なる。ゲート
の並行補助付加パタン発生部８０７は、ゲート長を表す
線幅を単純に寸法補償値に基づいて生成する代わりに、
それぞれの寸法補償値に合わせてゲートの主パタンに並
行な補助パタンを付加したゲートパタンを生成し、リソ
グラフィ行程における仕上がり寸法の調整を行なう機能
を備えたものである。なお、ゲート幅については、第１
の実施例と同様、単純に寸法補償値に基づいて補償す
る。
【００３９】図１０はこの発明の第３の実施例における
半導体回路用パタンレイアウト生成方法を示すフローチ
ャートである。以下、図９の半導体回路用パタンレイア
ウト生成装置の動作を、図１０に示すフローチャートに
基づいて、さらに図１１を用いて説明する。図１１はこ
の実施例における処理説明のためのフローを示す図であ
る。なお、図１０と図１１との対応を示すために、図１
０の処理ブロックの隣に図１１の符号を付している。
半導体回路用パタンレイアウト生成方法を示すフローチ
ャートである。以下、図９の半導体回路用パタンレイア
ウト生成装置の動作を、図１０に示すフローチャートに
基づいて、さらに図１１を用いて説明する。図１１はこ
の実施例における処理説明のためのフローを示す図であ
る。なお、図１０と図１１との対応を示すために、図１
０の処理ブロックの隣に図１１の符号を付している。
【００４０】まず、回路図入力部８０２に、回路図８０
１として例えば所定の設計装置により設計された図１１
（ａ）に示す回路図１００１を入力する（ステップＳ３
１）。次に、トランジスタの配置部８０３により回路図
１００１に記されたトランジスタの配置を行なったレイ
アウト１００２を作成する（ステップＳ３２）。
１として例えば所定の設計装置により設計された図１１
（ａ）に示す回路図１００１を入力する（ステップＳ３
１）。次に、トランジスタの配置部８０３により回路図
１００１に記されたトランジスタの配置を行なったレイ
アウト１００２を作成する（ステップＳ３２）。
【００４１】次に、配線部８０４により配置されたトラ
ンジスタの仮配線を行なったレイアウト１００３を作成
する（ステップＳ３３）。次に、ゲートの主要部のセグ
メント作成部８０５により、ゲート配線を表すセグメン
ト１００４を作成した後、ゲートの主要部を表すセグメ
ント１００５を作成する（ステップＳ３４）。このと
き、ゲートの主要部を表すセグメント１００５の端に
は、連続結線となる端であるか、開放端であるかを設定
する。この実施例では、連続結線となる端にフラグ１０
０６を設け、開放端には何も設けていない。
ンジスタの仮配線を行なったレイアウト１００３を作成
する（ステップＳ３３）。次に、ゲートの主要部のセグ
メント作成部８０５により、ゲート配線を表すセグメン
ト１００４を作成した後、ゲートの主要部を表すセグメ
ント１００５を作成する（ステップＳ３４）。このと
き、ゲートの主要部を表すセグメント１００５の端に
は、連続結線となる端であるか、開放端であるかを設定
する。この実施例では、連続結線となる端にフラグ１０
０６を設け、開放端には何も設けていない。
【００４２】次に、形状シミュレータによるゲート寸法
の計算部８０６によりゲートの主要部を表すセグメント
１００５に対して各ゲート寸法の設計値からのずれを計
算し、そのずれを補償するための寸法補償値１００７を
作成する（ステップＳ３５）。このときに用いる形状シ
ミュレータとしては光強度のみで実際のプロセス条件に
フィッティングを行なったものでもよいし、光強度計算
とレジスト溶解速度計算を組み合わせたものでもよい。
の計算部８０６によりゲートの主要部を表すセグメント
１００５に対して各ゲート寸法の設計値からのずれを計
算し、そのずれを補償するための寸法補償値１００７を
作成する（ステップＳ３５）。このときに用いる形状シ
ミュレータとしては光強度のみで実際のプロセス条件に
フィッティングを行なったものでもよいし、光強度計算
とレジスト溶解速度計算を組み合わせたものでもよい。
【００４３】一例としては、ゲート長が０．１μｍ太く
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。以上の動作は第１，第２の実施例と同様である。
なる場合はゲートパタンとして設計値に対してライン幅
として−０．１μｍの補償値を与え、活性領域からの突
き出しを含めたゲート幅が０．２μｍ短くなる場合には
ライン長として＋０．２μｍの補償値を与える方法があ
る。以上の動作は第１，第２の実施例と同様である。
【００４４】次に、ゲートの並行補助付加パタン発生部
８０７より、ゲート寸法の計算部８０６で計算された寸
法補償値１００７に基づいて並行補助パタンを付加した
ゲートパタン１００８を生成（ステップＳ３６）した
後、最終配線部８０８により最終配線を行ない、パタン
レイアウト１００９を作成する（ステップＳ３７）。図
１２に並行補助パタンを付加したゲートパタンを示す。
図１２において、１１０１は並行補助パタン、Ｄは並行
補助パタン１１０１の幅、Ｓは並行補助パタン１１０１
と主パタンとの距離、Ｗは主パタンの線幅である。
８０７より、ゲート寸法の計算部８０６で計算された寸
法補償値１００７に基づいて並行補助パタンを付加した
ゲートパタン１００８を生成（ステップＳ３６）した
後、最終配線部８０８により最終配線を行ない、パタン
レイアウト１００９を作成する（ステップＳ３７）。図
１２に並行補助パタンを付加したゲートパタンを示す。
図１２において、１１０１は並行補助パタン、Ｄは並行
補助パタン１１０１の幅、Ｓは並行補助パタン１１０１
と主パタンとの距離、Ｗは主パタンの線幅である。
【００４５】リソグラフィ工程で形成される線幅は、並
行補助パタンを付加することによっても調整できる。こ
こでは、一例として、図１３に、０．４μｍの線幅Ｗを
持った主パタンに、幅Ｄが０．１５μｍの並行補助パタ
ン１１０１を付加した場合において、距離Ｓを０．２μ
ｍから１．２μｍまで変化させたときの光強度から計算
される線幅寸法を示す。ただし、計算条件は、光源はｉ
線で、干渉度は０．６で、開口数は０．５である。
行補助パタンを付加することによっても調整できる。こ
こでは、一例として、図１３に、０．４μｍの線幅Ｗを
持った主パタンに、幅Ｄが０．１５μｍの並行補助パタ
ン１１０１を付加した場合において、距離Ｓを０．２μ
ｍから１．２μｍまで変化させたときの光強度から計算
される線幅寸法を示す。ただし、計算条件は、光源はｉ
線で、干渉度は０．６で、開口数は０．５である。
【００４６】最後に、パタンレイアウト出力部８０９に
より、パタンレイアウト１００９をマスクデータ８１０
として出力する（ステップＳ３８）。以上のようにこの
実施例によれば、形状シミュレーションにより、ゲート
寸法の設計値からのずれを予測し、そのずれ量を補償す
るために、ゲート領域となるマスクパタンに対して並行
な補助パタンを追加することにより、パタンの疎密によ
る線幅のバラツキを抑制したパタンレイアウトの発生が
可能となる。その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
より、パタンレイアウト１００９をマスクデータ８１０
として出力する（ステップＳ３８）。以上のようにこの
実施例によれば、形状シミュレーションにより、ゲート
寸法の設計値からのずれを予測し、そのずれ量を補償す
るために、ゲート領域となるマスクパタンに対して並行
な補助パタンを追加することにより、パタンの疎密によ
る線幅のバラツキを抑制したパタンレイアウトの発生が
可能となる。その結果、全てのゲート寸法が許容範囲内
となるように加工できる。
【００４７】なお、ゲートパタン発生においては、この
実施例の並行補助パタン発生方法、第１の実施例の線幅
の調整方法、第２の実施例の波形エッジ図形の方法の複
数の方法を組み合わせてもよい。以上のように上記実施
例によれば、回路図からパタンレイアウトの発生におい
て、設計寸法とリソグラフィ工程における仕上がり寸法
におけるずれを抑制し、全てのゲート寸法が許容範囲内
となるように加工できるパタンレイアウトを生成でき、
自動レイアウトを用いたＬＳＩ設計手法によっても人で
作成されたパタンレイアウト同様に製造における不良率
を低減できる。
実施例の並行補助パタン発生方法、第１の実施例の線幅
の調整方法、第２の実施例の波形エッジ図形の方法の複
数の方法を組み合わせてもよい。以上のように上記実施
例によれば、回路図からパタンレイアウトの発生におい
て、設計寸法とリソグラフィ工程における仕上がり寸法
におけるずれを抑制し、全てのゲート寸法が許容範囲内
となるように加工できるパタンレイアウトを生成でき、
自動レイアウトを用いたＬＳＩ設計手法によっても人で
作成されたパタンレイアウト同様に製造における不良率
を低減できる。
【００４８】
【発明の効果】以上のようにこの発明は、寸法に対する
規定が重要なゲートに対して、形状シミュレーションに
よって加工寸法を予測し、この予測寸法と設計寸法との
差を補償してゲートパタンを生成することにより、全て
のゲート寸法が許容範囲内となるように加工できるパタ
ンレイアウトの生成を可能とする。
規定が重要なゲートに対して、形状シミュレーションに
よって加工寸法を予測し、この予測寸法と設計寸法との
差を補償してゲートパタンを生成することにより、全て
のゲート寸法が許容範囲内となるように加工できるパタ
ンレイアウトの生成を可能とする。
【００４９】また、予測寸法と設計寸法との差を補償す
る波形エッジを有するゲートパタンを生成することによ
り、リソグラフィ工程において設計データで設定された
寸法よりも小さな寸法を制御することが可能となり、高
価なマスクを使用しなくても全てのゲート寸法が許容範
囲内となるように加工できるパタンレイアウトの生成を
可能とする。
る波形エッジを有するゲートパタンを生成することによ
り、リソグラフィ工程において設計データで設定された
寸法よりも小さな寸法を制御することが可能となり、高
価なマスクを使用しなくても全てのゲート寸法が許容範
囲内となるように加工できるパタンレイアウトの生成を
可能とする。
【００５０】また、予測寸法と設計寸法との差を補償す
る補助パタンを付加してゲートパタンを生成することに
より、パタンの疎密による寸法バラツキを抑制でき、全
てのゲート寸法が許容範囲内となるように加工できるパ
タンレイアウトの生成を可能とする。
る補助パタンを付加してゲートパタンを生成することに
より、パタンの疎密による寸法バラツキを抑制でき、全
てのゲート寸法が許容範囲内となるように加工できるパ
タンレイアウトの生成を可能とする。
【図１】この発明の第１の実施例における半導体回路用
パタンレイアウト生成装置の構成図である。
パタンレイアウト生成装置の構成図である。
【図２】同実施例における半導体回路用パタンレイアウ
ト生成方法のフローチャートである。
ト生成方法のフローチャートである。
【図３】同実施例における処理説明のためのフローを示
す図である。
す図である。
【図４】この発明の第２の実施例における半導体回路用
パタンレイアウト生成装置の構成図である。
パタンレイアウト生成装置の構成図である。
【図５】同実施例における半導体回路用パタンレイアウ
ト生成方法のフローチャートである。
ト生成方法のフローチャートである。
【図６】同実施例における処理説明のためのフローを示
す図である。
す図である。
【図７】同実施例における波形エッジを有するゲートパ
タンを示す図である。
タンを示す図である。
【図８】同実施例における波形エッジ図形のピッチ幅と
線幅との関係を示す図である。
線幅との関係を示す図である。
【図９】この発明の第３の実施例における半導体回路用
パタンレイアウト生成装置の構成図である。
パタンレイアウト生成装置の構成図である。
【図１０】同実施例における半導体回路用パタンレイア
ウト生成方法のフローチャートである。
ウト生成方法のフローチャートである。
【図１１】同実施例における処理説明のためのフローを
示す図である。
示す図である。
【図１２】同実施例における並行補助パタンを付加した
ゲートパタンを示す図である。
ゲートパタンを示す図である。
【図１３】同実施例における並行補助パタン−主パタン
の距離と線幅との関係を示す図である。
の距離と線幅との関係を示す図である。
【図１４】従来例における処理説明のためのフローを示
す図である。
す図である。
１０１，４０１，８０１ 回路図 １０２，４０２，８０２ 回路図入力部 １０３，４０３，８０３ トランジスタの配置部 １０４，４０４，８０４ 配線部 １０５，４０５，８０５ ゲート主要部のセグメント作
成部 １０６，４０６，８０６ ゲート寸法の計算部 １０７ ゲートパタン発生部 ４０７ 波形エッジのゲートパタン発生部 ８０７ ゲートの並行補助付加パタン発生部 １０８，４０８，８０８ 最終配線部 １０９，４０９，８０９ パタンレイアウト出力部 １１０，４１０，８１０ マスクデータ
成部 １０６，４０６，８０６ ゲート寸法の計算部 １０７ ゲートパタン発生部 ４０７ 波形エッジのゲートパタン発生部 ８０７ ゲートの並行補助付加パタン発生部 １０８，４０８，８０８ 最終配線部 １０９，４０９，８０９ パタンレイアウト出力部 １１０，４１０，８１０ マスクデータ
Claims (10)
- 【請求項１】 設計データとして取り込んだ複数のトラ
ンジスタを含む回路図から各トランジスタの配置場所を
決定した後、形状シミュレーションにより製造工程にお
けるゲート寸法を予測し、この予測寸法と設計寸法との
差を補償してゲートパタンを生成することを特徴とする
半導体回路用パタンレイアウト生成方法。 - 【請求項２】 設計データとして取り込んだ複数のトラ
ンジスタを含む回路図から各トランジスタの配置場所を
決定した後、形状シミュレーションにより製造工程にお
けるゲート寸法を予測し、この予測寸法と設計寸法との
差を補償する波形エッジを有するゲートパタンを生成す
ることを特徴とする半導体回路用パタンレイアウト生成
方法。 - 【請求項３】 設計データとして取り込んだ複数のトラ
ンジスタを含む回路図から各トランジスタの配置場所を
決定した後、形状シミュレーションにより製造工程にお
けるゲート寸法を予測し、この予測寸法と設計寸法との
差を補償する補助パタンを付加してゲートパタンを生成
することを特徴とする半導体回路用パタンレイアウト生
成方法。 - 【請求項４】 形状シミュレーションによるゲート寸法
の予測を製造工程中のリソグラフィ工程に限定し、光強
度計算によって行なうことを特徴とする請求項１，２ま
たは３記載の半導体回路用パタンレイアウト生成方法。 - 【請求項５】 形状シミュレーションによるゲート寸法
の予測を製造工程中のリソグラフィ工程に限定し、光強
度計算とレジスト溶解速度計算によって行なうことを特
徴とする請求項１，２または３記載の半導体回路用パタ
ンレイアウト生成方法。 - 【請求項６】 設計データとして複数のトランジスタを
含む回路図を取り込む回路図入力手段と、この回路図入
力手段で取り込んだ前記回路図から各トランジスタの配
置場所を決定するトランジスタ配置手段と、形状シミュ
レーションにより製造工程におけるゲート寸法を予測
し、この予測寸法と設計寸法との差を補償する補償値を
算出するゲート寸法補償値算出手段と、このゲート寸法
補償値算出手段で算出した補償値に基づいて前記予測寸
法と設計寸法との差を補償するゲートパタンを生成する
ゲートパタン生成手段と、前記ゲートパタンを含んだト
ランジスタを配線する配線手段とを備えた半導体回路用
パタンレイアウト生成装置。 - 【請求項７】 設計データとして複数のトランジスタを
含む回路図を取り込む回路図入力手段と、この回路図入
力手段で取り込んだ前記回路図から各トランジスタの配
置場所を決定するトランジスタ配置手段と、形状シミュ
レーションにより製造工程におけるゲート寸法を予測
し、この予測寸法と設計寸法との差を補償する補償値を
算出するゲート寸法補償値算出手段と、このゲート寸法
補償値算出手段で算出した補償値に基づいて前記予測寸
法と設計寸法との差を補償する波形エッジを有するゲー
トパタンを生成するゲートパタン生成手段と、前記ゲー
トパタンを含んだトランジスタを配線する配線手段とを
備えた半導体回路用パタンレイアウト生成装置。 - 【請求項８】 設計データとして複数のトランジスタを
含む回路図を取り込む回路図入力手段と、この回路図入
力手段で取り込んだ前記回路図から各トランジスタの配
置場所を決定するトランジスタ配置手段と、形状シミュ
レーションにより製造工程におけるゲート寸法を予測
し、この予測寸法と設計寸法との差を補償する補償値を
算出するゲート寸法補償値算出手段と、このゲート寸法
補償値算出手段で算出した補償値に基づいて前記予測寸
法と設計寸法との差を補償する補助パタンを付加したゲ
ートパタンを生成するゲートパタン生成手段と、前記ゲ
ートパタンを含んだトランジスタを配線する配線手段と
を備えた半導体回路用パタンレイアウト生成装置。 - 【請求項９】 ゲート寸法補償値算出手段は、形状シミ
ュレーションによるゲート寸法の予測を製造工程中のリ
ソグラフィ工程に限定し、光強度計算によって行なうよ
うにしたことを特徴とする請求項６，７または８記載の
半導体回路用パタンレイアウト生成装置。 - 【請求項１０】 ゲート寸法補償値算出手段は、形状シ
ミュレーションによるゲート寸法の予測を製造工程中の
リソグラフィ工程に限定し、光強度計算とレジスト溶解
速度計算によって行なうようにしたことを特徴とする請
求項６，７または８記載の半導体回路用パタンレイアウ
ト生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15906095A JPH096831A (ja) | 1995-06-26 | 1995-06-26 | 半導体回路用パタンレイアウト生成方法および生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15906095A JPH096831A (ja) | 1995-06-26 | 1995-06-26 | 半導体回路用パタンレイアウト生成方法および生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096831A true JPH096831A (ja) | 1997-01-10 |
Family
ID=15685350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15906095A Pending JPH096831A (ja) | 1995-06-26 | 1995-06-26 | 半導体回路用パタンレイアウト生成方法および生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096831A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449758B1 (en) | 1999-06-09 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for and method of automatically placing and routing |
| US7216320B2 (en) * | 2003-11-06 | 2007-05-08 | Clear Shape Technologies, Inc. | Delta-geometry timing prediction in integrated circuit fabrication |
| US7360191B2 (en) | 2003-11-06 | 2008-04-15 | Clear Shape Technologies, Inc. | Delta information design closure integrated circuit fabrication |
| US7385988B2 (en) | 2005-02-28 | 2008-06-10 | Cisco Technology, Inc. | Method and apparatus for limiting VPNv4 prefixes per VPN in an inter-autonomous system environment |
| US7669161B2 (en) | 2007-06-22 | 2010-02-23 | Synopsys, Inc. | Minimizing effects of interconnect variations in integrated circuit designs |
| US7673260B2 (en) | 2005-10-24 | 2010-03-02 | Cadence Design Systems, Inc. | Modeling device variations in integrated circuit design |
| US7879538B2 (en) | 2003-09-24 | 2011-02-01 | Cadence Design Systems, Inc. | Frequency division multiplexing (FDM) lithography |
-
1995
- 1995-06-26 JP JP15906095A patent/JPH096831A/ja active Pending
Cited By (10)
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| US8225248B2 (en) | 2005-10-24 | 2012-07-17 | Cadence Design Systems, Inc. | Timing, noise, and power analysis of integrated circuits |
| US7669161B2 (en) | 2007-06-22 | 2010-02-23 | Synopsys, Inc. | Minimizing effects of interconnect variations in integrated circuit designs |
| US7908573B2 (en) | 2007-06-22 | 2011-03-15 | Synopsys, Inc. | Minimizing effects of interconnect variations in integrated circuit designs |
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