KR100437980B1

KR100437980B1 - 디자인 룰 작성 방법, 디자인 룰 작성 시스템 및 기록 매체

Info

Publication number: KR100437980B1
Application number: KR10-2001-0038245A
Authority: KR
Inventors: 고따니도시야; 다나까사또시; 이노우에소이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-06-30
Filing date: 2001-06-29
Publication date: 2004-07-02
Also published as: JP2002026126A; USRE42302E1; US20020002697A1; KR20020002323A; JP4077141B2; TW516077B; US6507931B2; USRE43659E1; USRE42294E1

Abstract

많은 시간이나 노동력을 필요로 하지 않고서, 최적의 디자인 룰을 용이하게 얻을 수 있는 디자인 룰 작성 방법을 제공하다.

규정된 디자인 룰을 만족시키도록 하여 반도체 집적 회로 장치의 설계 레이아웃의 컴팩션(compaction)을 행하는 공정과, 컴팩션된 설계 레이아웃에 기초하여 웨이퍼 상에 있어서의 패턴의 완성 형상을 예측하는 공정과, 예측된 완성 형상과 컴팩션된 설계 레이아웃을 비교하는 공정과, 비교 공정에 의해서 얻어진 평가 결과가 미리 주어진 기준을 만족시키는지의 여부를 판단하는 공정과, 평가 결과가 미리 주어진 기준을 만족하고 있지 않다고 판단된 경우에 디자인 룰을 변경하는 공정과, 변경된 디자인 룰을 컴팩션 공정에 있어서의 새로운 디자인 룰로서 규정하는 공정을 갖는다.

Description

디자인 룰 작성 방법, 디자인 룰 작성 시스템 및 기록 매체{DESIGN RULE MANUFACTURING METHOD, DESIGN RULE MANUFACTURING SYSTEM AND RECORDING MEDIA THEREOF}

본 발명은 반도체 집적 회로 장치에 있어서의 디자인 룰 작성 방법에 관한 것이다.

최근의 반도체 집적 회로의 제조 기술의 진보는 눈부시고, 최소 가공 치수 0.20㎛ 사이즈의 반도체 집적 회로가 양산되고 있다. 이러한 미세화는 마스크 프로세스 기술, 광 리소그래피 기술 및 에칭 기술 등의 미세 패턴 형성 기술의 비약적인 진보에 의해서 실현되고 있다.

패턴 사이즈가 충분히 큰 시대는 원하는 LSI 패턴의 평면 형상을 그대로 설계 패턴으로서 그려 이 설계 패턴에 충실한 마스크 패턴을 작성하면 되었다. 이 마스크 패턴을 투영 광학계에 의해서 웨이퍼 상의 포토레지스트에 전사하고, 현상된 포토레지스트 마스크로 에칭을 행함으로써, 거의 설계 패턴대로의 패턴을 웨이퍼 상에 형성할 수 있었다.

그러나, 패턴의 미세화가 진행됨에 따라서 각 프로세스에서 패턴을 충실하게 형성하는 것이 곤란해지고, 최종 완성 치수가 설계 패턴대로 되지 않는 문제가 생겼다. 이러한 문제를 해결하기 위해서, 각 프로세스에서의 변환차를 고려하여, 최종 완성 치수가 설계 패턴 치수대로 되도록 설계 패턴과 다른 마스크 패턴을 작성하는 기법(이하, 마스크 데이터 처리라고 함)이 중요시되고 있다.

마스크 데이터 처리에는 도형 연산 처리 혹은 디자인 룰 체커(D.R.C.) 등에 의해서 마스크 패턴을 변화시키는 MDP(마스크·데이터·프로세싱/프리프로세싱) 처리, 그 위에 광 근접 효과(OPE)를 보정하기 위한 OPC(광 근접 효과 보정) 처리 등이 있다. 이들의 처리를 행함으로써, 최종 완성 치수가 원하는 치수대로 되도록 마스크 패턴을 적절하게 보정하는 것이 가능하다.

그러나, 논리 디바이스와 같이 한층 더 TAT(turn around time)가 요구되는 디바이스에 있어서는, 마스크 데이터 처리에 요하는 처리 시간의 증대가 그대로 TAT를 증대시키는 원인이 된다. 마스크 데이터 처리의 부담을 줄여 디바이스를 작성하기 위해서는 디자인 룰(D.R.)의 완화가 필요해지지만, 디자인 룰의 완화에 의해서 칩 사이즈가 증대되어 경쟁력의 저하를 초래할 우려가 있다.

TAT의 향상과 칩 사이즈의 축소를 양립시키기 위해서는, 디자인 룰의 완화 및 마스크 데이터 처리 부하의 저감에 관하여 설계자와 프로세스 개발자 간에 면밀하게 논의하는 것이 중요해진다. 그러나, 셀 혹은 매크로 코어 등의 라이브러리 개발에 많은 시간을 요하는 논리 디바이스에 있어서는, 프로세스가 완전하게 결정되어 있지 않은 초기에 리소그래피 시뮬레이터 등을 이용하여 디자인 룰을 결정할 필요가 있다. 설계자는 결정된 디자인 룰에 기초하여 라이브러리 개발을 행하지만, 일단 라이브러리 개발을 시작한 후에 디자인 룰을 변경하면, 설계자가 재차 설계 변경을 해야만 하고, 그 때문에 부담이 매우 커지게 된다.

이러한 문제를 해결하기 위해서, 디자인 룰의 변경에 간편하게 대응할 수 있는 컴팩션(compaction) 툴이 제안되어 있다(예를 들면, 특개평3-108738호 공보, 특개평8-287959호 공보). 이 컴팩션 툴은 디자인 룰이 변경된 경우에 변경 후의 디자인 룰을 만족시키도록 설계 패턴을 개별적으로 축소 혹은 변형시킬 수 있는 툴이고, 금후의 논리 디바이스의 라이브러리 개발에 있어서 매우 중요한 툴이 될 것으로 예측된다.

한편, 디자인 룰을 결정할 때는 실제의 디바이스 패턴에 가까운 기본적인 패턴을 작성하고, 그 패턴으로부터 리소그래피 시뮬레이션 등에 의해서 최종 완성 형상을 예측하고, 그 예측 결과에 기초하여 디자인 룰을 결정하는 작업을 행하고 있다.

그러나, 디자인 룰 결정에 이용하는 패턴은 실제의 디바이스 패턴을 전부 반영하고 있다고는 할 수 없다. 그 때문에, 실제로 작성된 디바이스 패턴은 시뮬레이션으로 예측할 수 없는 곳에서 원하는 대로 작성되지 않은 경우가 생긴다. 또한, 디자인 룰 수의 증가 및 프로세스 기법의 선택의 증가나, 데이터 처리 기법의 복잡화에 따라 개개의 디자인 룰을 결정하기 위해서는 여러 가지 요인을 고려할 필요가 있으므로 디자인 룰을 결정하기까지 많은 노력이 필요해진다. 또한, 프로세스 기법이나 데이터 처리 기법을 디자인 룰을 제시할 때까지 결정할 수 없는 경우도 있기 때문에, 프로세스 기법이나 데이터 처리 기법에 따라서 복수의 디자인 룰을 준비해 둘 필요도 있다.

이와 같이, 디자인 룰의 변경에 간편하게 대응할 수 있는 컴팩션 툴이 제안되어 있지만, 컴팩션 툴로 처리를 행할 때는 미리 디자인 룰을 결정해 둘 필요가있다. 그러나, 디자인 룰의 결정에 있어서는 상술한 바와 같은 여러 가지의 어려움이 존재하기 때문에, 디자인 룰을 결정할 때까지 많은 시간과 노동력이 필요해진다. 또한, 결정된 디자인 룰도 반드시 최적의 것이라고 할 수 없고, 컴팩션 툴에 의해서 컴팩션된 설계 패턴을 이용하여 실제의 디바이스 패턴을 작성했을 때, 원하는 디바이스 패턴이 얻어지지 않을 우려가 있다.

본 발명은 위에서 언급한 종래기술의 문제점을 해결하기 위한 것으로, 많은 시간이나 노력을 필요로 하지 않고, 최적의 디자인 룰을 용이하게 얻을 수 있는 디자인 룰 작성 방법 등을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예에 따른 디자인 룰 작성 시스템의 개념을 나타낸 기능 블록도.

도 2는 본 발명의 실시예에 따른 디자인 룰 작성 시스템의 동작을 나타낸 플로우차트.

<도면의 주요 부분에 대한 부호의 설명>

11 : 컴팩션 툴

12 : 시뮬레이터

13 : 디자인 룰 제약 파일

14 : 디자인 룰 작성용 패턴

15 : 마스크 데이터 처리 시스템

16 : 비교 평가 수단

17 : 기준치

18 : 판정 수단

19 : 디자인 룰 결정 수단

20 : 디자인 룰 변경 수단

본 발명은 반도체 집적 회로 장치의 설계 레이아웃에 대한 디자인 룰을 결정하기 위한 디자인 룰 작성 방법에 있어서, 규정된 디자인 룰을 만족시키도록 하여 반도체 집적 회로 장치의 설계 레이아웃의 컴팩션을 행하는 공정과, 컴팩션 공정에 의해서 컴팩션된 설계 레이아웃에 기초하여 반도체 집적 회로 장치가 형성되는 웨이퍼 상에 있어서의 패턴의 완성 형상을 예측하는 공정과, 예측 공정에 의해서 예측된 완성 형상과 컴팩션 공정에 의해서 컴팩션된 설계 레이아웃을 비교하는 공정과, 비교 공정에 의해서 얻어진 평가 결과가 미리 주어진 기준을 만족시키는지의 여부를 판단하는 공정과, 상기 평가 결과가 미리 주어진 기준을 만족시키고 있지 않다고 판단된 경우에 디자인 룰을 변경하는 공정과, 변경된 디자인 룰을 상기 컴팩션 공정에 있어서의 새로운 디자인 룰로서 규정하는 공정을 갖는 것을 특징으로 한다.

상기 완성 형상을 예측하는 공정은, 상기 컴팩션 공정에 의해서 컴팩션된 설계 레이아웃의 데이터를 포토리소그래피용 마스크 데이터 또는 전자 빔 리소그래피용 데이터로 변환한 데이터를 이용하여 행해지는 것이 바람직하다.

상기 완성 형상을 예측하는 공정은, 웨이퍼 표면의 노광 상태를 산출하기 위한 예측 모델, 레지스트 현상 후의 완성 형상을 산출하기 위한 예측 모델 또는 웨이퍼 가공 후의 완성 형상을 산출하기 위한 예측 모델 중 적어도 하나의 예측 모델을 이용하여 행해지는 것이 바람직하다.

본 발명에 따르면, 규정된 디자인 룰을 만족시키도록 하여 설계 레이아웃의 컴팩션을 행하고, 컴팩션된 설계 레이아웃에 기초하여 웨이퍼 상에 있어서의 패턴의 완성 형상을 예측하고, 그 예측 결과에 기초하여 변경된 디자인 룰을 새로운 디자인 룰로서 컴팩션 공정으로 피드백함으로써, 종래 소비되었던 많은 시간이나 노동력을 대폭 저감할 수 있고, 정밀도가 높은 디자인 룰을 용이하게 얻는 것이 가능해진다.

<실시예>

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 실시예에 따른 디자인 룰 작성 시스템의 개념을 나타낸 기능 블록도이다.

본 시스템에서는 설계 레이아웃 면적을 될 수 있는 한 작게 하도록 설계 레이아웃의 컴팩션을 행하는 컴팩션 툴(11)과, 설계 레이아웃에 기초하여 반도체 웨이퍼 상에서의 최종적인 완성 평면 형상을 예측하는 시뮬레이터(12)가 공존하고 있다.

컴팩션 툴(11)에는 디자인 룰을 규정하는 디자인 룰 제약 파일(13)과, 디자인 룰 산출을 위해 이용되는 디자인 룰 작성용 패턴(14)이 입력되도록 되어 있다. 컴팩션 툴(11)에서는 디자인 룰 작성용 패턴(14)을 디자인 룰 제약 파일(13)에서 규정한 디자인 룰에 따라서 컴팩션하고, 컴팩션 후의 패턴은 시뮬레이터(12)로 출력된다.

시뮬레이터(12)에는 소정의 패턴을 노광 장치에 의해서 웨이퍼 상에 형성된 레지스트에 전사할 때의 웨이퍼 상의 노광 상태를 산출하기 위한 리소그래피 시뮬레이터(광 강도 시뮬레이터 혹은 전자 빔 노광 시뮬레이터 등) 외에, 웨이퍼 상에 형성된 레지스트에 패턴을 전사하여 현상 처리를 행한 후의 완성 형상을 산출하기 위한 시뮬레이터 및 현상 처리 후의 레지스트 패턴을 이용하여 웨이퍼의 표면 영역을 패턴 가공(에칭)한 후의 완성 형상을 산출하기 위한 시뮬레이터가 포함되어 있다. 이 시뮬레이터(12)에 의해, 임의의 프로세스 조건을 선택한 경우의 웨이퍼 표면의 최종 완성 평면 형상이 예측된다.

또한, 본 시스템에서는 컴팩션된 패턴의 데이터를 포토리소그래피용 마스크 데이터 또는 전자 빔 리소그래피용 데이터로 변환하고, 변환 후의 데이터를 이용하여 시뮬레이션을 행할 수 있게 되어 있다. 본 시스템에는 MDP 처리나 OPC 처리 등의 마스크 데이터 처리를 행하는 마스크 데이터 처리 시스템(15)이 탑재되어 있고, 컴팩션 툴(11)에 의해서 컴팩션된 설계 패턴에 대하여 마스크 데이터 처리를 실시할 수 있게 되어 있다. 이와 같이 마스크 데이터 처리를 실시한 패턴에 대하여 시뮬레이션을 행함으로써, 현실에 가능한 마스크 데이터 처리와 달성 가능한 디자인 룰과의 관계를 명확하게 할 수 있다.

시뮬레이터(12)에 의해서 예측된 최종적인 완성 형상과, 컴팩션 툴(11)에 의해서 컴팩션된 설계 패턴은 비교 평가 수단(16)에 의해서 비교되고, 비교 결과에 기초하여 얻어지는 평가치와 미리 주어진 기준치(17)와의 대소 관계 등이 판정 수단(18)에 의해서 판정되도록 되어 있다. 판정 결과가 소정의 조건을 충족시키고 있는 경우에는, 디자인 룰 결정 수단(19)에 의해 먼저 규정된 디자인 룰이 목적으로 하는 디바이스의 디자인 룰로서 결정된다. 판정 결과가 소정의 조건을 충족시키고 있지 않은 경우에는 먼저 규정된 디자인 룰을 디자인 룰 변경 수단(20)에 의해서 새로운 디자인 룰로 변경하고, 새로운 디자인 룰이 디자인 룰 제약 파일(13)로 피드백되도록 되어 있다.

다음에, 본 발명의 실시예에 따른 디자인 룰 작성 시스템의 동작을 도 2에 나타낸 플로우차트를 참조하여 설명한다.

우선, 디자인 룰 제약 파일과 디자인 룰 작성용 패턴을 컴팩션 툴에 입력하고 디자인 룰 제약 파일에서 지정한 디자인 룰을 만족시키도록 하여 디자인 룰 작성용 패턴의 컴팩션을 행한다(S1). 디자인 룰 제약 파일에서 초기 값으로서 이용하는 디자인 룰에는, 예를 들면 전(前) 세대의 디자인 룰을 일률적으로 수축(shrink)한 것 등을 이용할 수 있다. 또한, 디자인 룰 작성용 패턴은 실제로 작성하는 디바이스 패턴과 마찬가지인 패턴인 것이 바람직하고, 예를 들면 논리 디바이스에 있어서는 표준 셀 패턴 등을 이용하는 것이 바람직하다. 보다 규모가 큰경우에는 PR 공정에 의해서 상층의 배선도 행해져 있는 논리 디바이스 패턴을 이용하는 것이 바람직하다.

계속해서, 컴팩션된 패턴에 대하여 마스크 데이터 처리를 행한다(S2). 상정되는 MDP 처리나 OPC 처리가 층(layer)마다 다르기 때문에, 현실의 처리 능력과 TAT를 고려하면서 마스크 데이터 처리 방법을 결정한다.

다음에, 시스템에 탑재된 시뮬레이터를 이용하여, 마스크 데이터 처리에 의해서 작성된 마스크 패턴으로부터 최종 완성 형상을 예측한다(S3).

계속해서, 최종 완성 형상과 컴팩션 후의 설계 패턴으로부터, 예를 들면, 선 폭의 완성 치수의 원하는 치수로부터의 어긋난 량이나, 라인 끝단에 있어서의 완성 치수의 후퇴량(shortening량) 등의 부분적인 평가치를 산출한다. 또한, 칩 면적이나 컴팩션에 의한 수축율 등도 평가치로서 산출한다(S4).

계속해서, 각 평가치마다 미리 정해진 기준 평가치를 입력하고(S5), 산출된 평가치와 기준 평가치를 비교하여 평가치가 기준 평가치를 만족시키고 있는지의 여부를 판단한다(S6). 평가치가 기준 평가치를 만족하고 있는 경우에는 먼저 규정된 디자인 룰이 목적으로 하는 디바이스의 디자인 룰로서 결정된다(S7).

계속해서, 산출된 평가치에 영향을 주고 있는 디자인 룰이 복수의 디자인 룰 내의 어떠한 디자인 룰인지를 판단하고, 그 디자인 룰을 추출한다(S8). 예를 들면, 게이트층이 확산층으로부터 돌출되어 있는 부분의 후퇴량이 그 기준 평가치보다도 큰 경우에는, 게이트 선단부로부터 확산층까지의 거리를 규정하고 있는 디자인 룰을 기준 평가치를 만족시키도록 크게 한다. 또한, 컨택트홀이 확산층의 각부에 형성된 경우에는 확산층 각부에서의 완성 형상의 라운딩에 의해서 컨택트홀과 확산층과의 도전이 얻어지지 않을 우려가 있기 때문에, 확산층 단으로부터 컨택트홀까지의 거리를 규정하고 있는 디자인 룰을 기준 평가치를 만족시키도록 크게 한다. 또한, 디바이스 상에서 칩 사이즈를 규정하고 있는 기준을 조사하여, 그 기준에 영향을 미치고 있는 디자인 룰을 추출한다.

이와 같이 하여, 추출된 디자인 룰을 기준 평가치를 만족시키는 방향으로 변경한 후, 변경된 디자인 룰을 디자인 룰 제약 파일로 피드백하고, 적어도 1 이상의 평가치가 기준 평가치를 만족시키도록 디자인 룰 제약 파일의 디자인 룰을 변경한다(S9).

이상과 같이 하여, 목적하는 평가치가 기준 평가치를 만족시킬 때까지 상술한 각 공정을 반복하여 행한다.

또, 상술한 디자인 룰 작성 방법은, 예를 들면 자기 디스크 등의 기록 매체에 기록된 프로그램을 판독하고, 이 프로그램에 의해서 동작이 제어되는 컴퓨터 등의 제어 수단에 의해서 실현하는 것이 가능하다.

이와 같이, 본 실시예에 따르면, 디자인 룰의 수치를 실제의 디바이스 패턴을 이용하여 산출할 수 있기 때문에, 실제의 프로세스에 적합한 고정밀도의 디자인 룰을 단시간에 산출할 수 있다. 또한, 실제의 디바이스로 행해지는 것으로 상정되는 마스크 데이터 처리도 고려한 디자인 룰이기 때문에, 마스크 데이터 처리 시간과, 디자인 룰의 완화에 의한 칩 사이즈의 증대와의 균형을 잡는 것이 가능해진다. 또, 기준 평가치를 설치함으로써, 소정의 조건을 충족하는지(OK인지 NG인)지의 판단이 용이해져 디자인 룰에 대한 수치화가 용이해진다. 또한, 평가치에 대하여 영향을 미치는 디자인 룰을 판별함으로써, 어떠한 디자인 룰을 엄격하게 해야할지, 반대로 어떠한 디자인 룰을 느슨하게 해야할지의 판단이 용이해지기 때문에, 프로세스 처리나 마스크 데이터 처리로서 주력해야 할 패턴을 용이하게 판단하는 것이 가능해진다.

또, 디자인 룰을 작성할때, 상술한 실시예와 같이 컴팩션 툴과 시뮬레이션을 이용하는 것 외에, 또한 실제의 마스크 작성이나 전사 실험 등을 보충적으로 행하여도 된다.

이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예로 한정되는 것이 아니라, 그 취지를 벗어나지 않는 범위 내에서 여러 가지 변형하여 실시하는 것이 가능하다. 또한, 상기 실시예에는 여러 가지의 단계의 발명이 포함되어 있고, 개시된 구성 요건을 적절하게 조합함으로써 여러 가지의 발명을 추출할 수 있다. 예를 들면, 개시된 구성 요건으로부터 몇개의 구성 요건이 삭제되어도 소정의 효과을 얻을 수 있는 것이면 발명으로서 추출할 수 있다.

본 발명에 따르면, 디자인 룰 작성에 있어서 많은 시간이나 노동력을 필요로 하지 않고, 최적의 디자인 룰을 용이하게 얻는 것을 수 있다.

Claims

반도체 집적 회로 장치의 설계 레이아웃에 대한 디자인 룰을 결정하기 위한 디자인 룰 작성 방법에 있어서,

규정된 디자인 룰을 만족시키도록 하여 반도체 집적 회로 장치의 설계 레이아웃의 컴팩션(compaction)을 행하는 공정과,

컴팩션 공정에 의해서 컴팩션된 설계 레이아웃에 기초하여 반도체 집적 회로 장치가 형성되는 웨이퍼 상에 있어서의 패턴의 완성 형상을 예측하는 공정과,

예측 공정에 의해서 예측된 완성 형상과 컴팩션 공정에 의해서 컴팩션된 설계 레이아웃을 비교하는 공정과,

비교 공정에 의해서 얻어진 평가 결과가 미리 주어진 기준을 만족시키는지의 여부를 판단하는 공정과,

상기 평가 결과가 미리 주어진 기준을 만족시키고 있지 않다고 판단된 경우에 디자인 룰을 변경하는 공정, 및

변경된 디자인 룰을 상기 컴팩션 공정에 있어서의 새로운 디자인 룰로서 규정하는 공정

을 포함하는 것을 특징으로 하는 디자인 룰 작성 방법.
제1항에 있어서,

상기 완성 형상을 예측하는 공정은 상기 컴팩션 공정에 의해서 컴팩션된 설계 레이아웃의 데이터를 포토리소그래피용 마스크 데이터 또는 전자 빔 리소그래피용 데이터로 변환한 데이터를 이용하여 행하는 것을 특징으로 하는 디자인 룰 작성 방법.
제1항에 있어서,

상기 완성 형상을 예측하는 공정은 웨이퍼 표면의 노광 상태를 산출하기 위한 예측 모델, 레지스트 현상 후의 완성 형상을 산출하기 위한 예측 모델 또는 웨이퍼 가공 후의 완성 형상을 산출하기 위한 예측 모델 중 적어도 하나의 예측 모델을 이용하여 행하는 것을 특징으로 하는 디자인 룰 작성 방법.
반도체 집적 회로 장치의 설계 레이아웃에 대한 디자인 룰을 결정하기 위한 디자인 룰 작성 시스템에 있어서,

규정된 디자인 룰을 만족시키도록 하여 반도체 집적 회로 장치의 설계 레이아웃의 컴팩션을 행하는 컴팩션 수단과,

상기 컴팩션 수단에 의해서 컴팩션된 설계 레이아웃에 기초하여 반도체 집적 회로 장치가 형성되는 웨이퍼 상에 있어서의 패턴의 완성 형상을 예측하는 예측 수단과,

상기 예측 수단에 의해서 예측된 완성 형상과 상기 컴팩션 수단에 의해서 컴팩션된 설계 레이아웃을 비교하는 비교 수단과,

상기 비교 수단에 의해서 얻어진 평가 결과가 미리 주어진 기준을 만족시키는지의 여부를 판단하는 판단 수단과,

상기 판단 수단에 의해서 상기 평가 결과가 미리 주어진 기준을 만족시키고 있지 않다고 판단된 경우에 디자인 룰을 변경하는 변경 수단, 및

상기 변경 수단에 의해서 변경된 디자인 룰을 상기 컴팩션 수단에 있어서의 새로운 디자인 룰로서 규정하는 수단

을 포함하는 것을 특징으로 하는 디자인 룰 작성 시스템.
제4항에 있어서,

상기 예측 수단에 의한 완성 형상의 예측은 상기 컴팩션 수단에 의해서 컴팩션된 설계 레이아웃의 데이터를 포토리소그래피용 마스크 데이터 또는 전자 빔 리소그래피용 데이터로 변환한 데이터를 이용하여 행해지는 것을 특징으로 하는 디자인 룰 작성 시스템.
제4항에 있어서,

상기 예측 수단에 의한 완성 형상의 예측은 웨이퍼 표면의 노광 상태를 산출하기 위한 예측 모델, 레지스트 현상 후의 완성 형상을 산출하기 위한 예측 모델 또는 웨이퍼 가공 후의 완성 형상을 산출하기 위한 예측 모델 중 적어도 하나의 예측 모델을 이용하여 행하는 것을 특징으로 하는 디자인 룰 작성 시스템.
제1항 내지 제3항 중 어느 한 항에 기재된 디자인 룰 작성 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.