KR19990062811A - 패턴왜곡 검출장치 및 검출방법과 프로그램 기록매체 - Google Patents

Abstract

본 발명은 반도체 제조에 있어서 형성되는 패턴의 패턴왜곡을 예측하여, 허용값 이상의 패턴왜곡이 생기는 부분을 검출하는 것을 목적으로 한다. 본 발명에 따르면, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴을 기초로 형성되는 완성패턴을 예측하여, 완성 예측패턴의 윤곽을 다각형화한다. 한편, 설계 레이아웃 패턴을 기초로 검사용 기준패턴을 작성한다. 그리고, 다각화된 완성 예측패턴과 검사용 기준패턴을 비교함으로써 완성 예측패턴의 패턴왜곡을 검출한다. 또한, 검출된 패턴왜곡을 중요도에 따라 식별한다. 또한, 패턴의 콘트라스트에 관해 검증한다.

Description

패턴왜곡 검출장치 및 검출방법과 프로그램 기록매체

본 발명은, 반도체 제조에서 사용하는 광리소그래피나 에칭 등의 패턴형성 프로세스에서 생기는 패턴왜곡을 검출하는 패턴왜곡 검출장치 및 검출방법과 프로그램 기록매체에 관한 것이다. 보다 상세하게는, 반도체 제조 프로세스에서 형성하는 패턴을 예측하여, 그 예측과 설계 레이아웃 패턴과의 차이를 검출함으로써, 허용범위 이상의 패턴왜곡이 생길 가능성이 있는 부분을 검출하는 패턴왜곡 검출장치 및 검출방법과 프로그램 기록매체에 관한 것이다.

현재, 반도체 디바이스의 디자인 룰은, 0.2㎛ 레벨까지 달해 있어, 그것을 전사하기 위한 스텝퍼의 광원 파장(엑시머 레이저를 사용하는 경우에 0.248㎛)보다도 작아져 있는 것이 현 상황이다. 이러한 상황에서는 해상성(解像性)이 극단적으로 악화하기 때문에, 변형조명 기술이라고 하는 특수한 전사기술에 의해 해상성능을 향상시키고 있다.

이러한 변형조명을 사용한 경우에는, 해상성은 향상되지만, 패턴의 충실성은 악화된다. 이것을 도 67을 사용하여 설명한다. 도 67은 패턴형성에 있어서 광 근접효과의 일례를 나타낸 도면이다. 도 67은, 라인 폭 0.25㎛으로 고정된 설계 레이아웃 패턴에 대해, 서로 인접하는 패턴간의 거리, 즉 피치를 변화시킨 경우에, 변형조명 기술을 사용하여 형성된 레지스트 패턴치수가 어떻게 변화되는가를 나타내고 있다.

도 67에서 알 수 있는 것 같이, 피치가 0.5㎛∼1.0㎛일 때에, 레지스트 치수가 급격히 변화된다. 이 변동량은, 프로세스의 조건에 의해 변화되지만, 본 발명자들의 실험에 따르면, 최대 0.05㎛ 발생되는 것을 알았다. 이 변동량은, 0.25㎛ 디바이스가 필요로 하는 치수 정밀도가 ±0.03㎛ 이하인 것을 고려하면, 허용할 수 있는 양은 아니다.

또한, 에칭 프로세스에 있어서도, 패턴의 미세화에 의해 패턴의 조밀차(粗密差)에 의한 패턴의 치수변동이 발생한다.

이러한 문제에 대응하기 위해 개발된 기술의 하나로서, 피치 검증기술이 있다. 이것을 도 17을 사용하여 설명한다. 도 68은 피치 검증방법의 예를 나타낸 것이다. 이러한 피치검증에서는, 어떤 특정한 선폭 L을 갖는 패턴(161, 162, 163, 164)을 추출하고, 다음에 그들 패턴의 각 변과 그 변에 인접하는 다른 패턴의 변까지의 거리가 특정값 S2인 변(165, 166)을 추출한다. 이 방법에 의해, 패턴의 선폭과, 인접하는 변 사이의 거리의 합을 피치라고 생각하면, 어떤 특정한 선폭과 피치를 갖는 패턴이 존재하지 않는다는 것을 검증할 수 있다. 만약에, 특정한 선폭과 피치를 갖는 패턴이 검출된 경우에는, 필요에 따라 레이아웃 패턴의 수정을 행한다.

이와 같은 피치 검증의 문제점에 대해, 도 69를 사용하여 설명한다. 상기한 방법으로, 어떤 특정한 선폭 L1을 갖는 패턴을 추출하면, 패턴 171, 172, 174, 175의 전부와, 패턴 173의 일부가 추출된다. 다음에, 추출된 패턴의 변에서, 인접하는 다른 패턴의 변까지의 거리가 특정한 값 S2인 변을 추출하면, 변 176, 177, 179가 추출된다. 이 추출된 변 중에서, 변 176의 일부인 변 178과 변 179는 원래 추출해야 할 변이 아니다. 왜냐하면, 도 67에 나타낸 패턴변동은, 동일 선폭의 패턴만이 인접하는 경우에는 허용범위 이상이 되지만, 변 178의 경우와 같이 인접하는 패턴 폭이 큰 경우에는, 반드시 허용범위 이상의 치수변동이 생긴다고는 할 수 없다. 또한, 변 179의 경우에는, 대향하는 변의 길이가 짧기 때문에, 이 경우에는, 허용범위 이상의 치수변동은 생기지 않는다. 즉, 종래기술인 피치검증으로서는, 이러한 검출 미스를 피할 수 없다고 하는 문제가 있다.

본 발명은, 상기한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 검출 미스가 없고 고정밀도인 패턴왜곡의 검출을 행할 수 있는 패턴왜곡 검출장치 및 검출방법을 얻는 것을 목적으로 한다.

또한, 복수의 광학 조건이나 복수의 패턴형성 프로세스조건의 변화에 대해 완성 예측패턴 치수의 변동이 현저한 부분의 검증을 행할 수 있는 패턴왜곡 검출장치 및 검출방법을 얻는 것을 목적으로 한다.

또한, 본 발명은, 회로적으로 중요한 부분의 패턴왜곡을 고정밀도로 검출하는 동시에, 예컨대 광학강도의 콘트라스트를 고려한 검증을 할 수 있는 패턴왜곡 검출장치 및 검출방법을 얻는 것을 목적으로 한다.

또한, 본 발명은, 서로 다른 광학적, 프로세스적 조건에 따라 서로 다른 복수의 완성 예측패턴을 작성하고, 이들 복수의 완성 예측패턴 사이에서 도형연산을 행함으로써, 또는, 이들과 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과의 사이에서 도형연산을 행함으로써, 패턴왜곡 에러의 검증을 보다 고정밀도로 행하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 패턴왜곡 검출장치의 구성도를 나타낸 도면,

도 2는 본 발명의 실시예 1에 따른 패턴왜곡 검출방법을 나타낸 플로우챠트,

도 3은 본 발명의 실시예 1에 있어서, 설계 레이아웃 패턴을 나타낸 도면,

도 4는 본 발명의 실시예 1에 있어서, 완성 예측패턴의 계산결과를 나타낸 도면,

도 5는 본 발명의 실시예 1에 있어서, 완성 예측패턴 윤곽의 다각형을 나타낸 도면,

도 6은 본 발명의 실시예 1에 있어서, 하한검사용 기준패턴의 형성을 나타낸 도면,

도 7은 본 발명의 실시예 1에 있어서, 상한검사용 기준패턴의 형성을 나타낸 도면,

도 8은 본 발명의 실시예 1에 있어서, 하한검사용 기준패턴과 완성 예측패턴의 비교를 나타낸 도면,

도 9는 본 발명의 실시예 1에 있어서, 상한검사용 기준패턴과 완성 예측패턴의 비교를 나타낸 도면,

도 10은 본 발명의 실시예 1에 있어서, 검사용 기준패턴 발생상의 문제를 설명하기 위한 도면,

도 11은 본 발명의 실시예 2에 있어서, 패턴 코너간 거리가 작은 경우의 검사용 기준패턴의 형성을 나타낸 도면,

도 12는 본 발명의 실시예 1에 있어서, 패턴에 미소단차가 있는 경우의 검사용 기준패턴 발생상의 문제를 설명하기 위한 도면,

도 13은 본 발명의 실시예 3에 있어서, 패턴에 미소단차가 있는 경우의 검사용 기준패턴의 형성을 나타낸 도면,

도 14는 본 발명의 실시예 4에 있어서, 검사용 기준패턴의 작성을 나타낸 도면,

도 15는 본 발명의 실시예 5에서의 패턴왜곡 검출장치의 구성을 나타낸 블록도,

도 16은 실시예 6 및 7에 있어서, 패턴왜곡 에러 선별기능을 갖는 패턴왜곡 검출장치의 구성을 나타낸 도면,

도 17은 검증 레이아웃 패턴으로서 라인앤드공간 패턴의 구체적인 보정예를 나타낸 도면,

도 18은 도 17의 검증 레이아웃 패턴에 의한 완성패턴의 구체예를 나타낸 도면,

도 19는 도 18의 완성패턴을 보정한 후의 설계 레이아웃 패턴과 비교한 경우의 에러출력의 구체예를 나타낸 도면,

도 20은 기준 레이아웃 패턴으로서, 보정 전의 설계 레이아웃 패턴의 구체예를 나타낸 도면,

도 21은 보정후의 레이아웃 패턴에서 구한 완성패턴과 보정전의 설계 레이아웃 패턴을 비교한 경우의 에러출력의 구체예를 나타낸 도면,

도 22는 실시예 6에 의한 패턴왜곡 검출 플로우, 즉 다른 설계 레이어와의 논리연산을 행하는 것에 의한 에러선별 플로우를 나타낸 도면,

도 23은 실시예 6에서의 입력 레이아웃 패턴의 구체예를 나타낸 도면,

도 24는 실시예 6에 의한 에러 출력예를 비교를 위해 나타낸 도면,

도 25는 실시예 6의 패턴왜곡 검출의 처리과정의 구체예를 나타낸 도면,

도 26은 실시예 6의 패턴왜곡 검출결과의 구체예를 나타낸 도면,

도 27은 실시예 7에 의한 패턴왜곡 검출 플로우, 즉 특히 완성패턴이 좁아지는 경우 또는 넓어지는 경우에 에러를 선별하는 플로우를 나타낸 도면,

도 28은 실시예 7의 패턴왜곡 검출결과의 구체예를 나타낸 도면,

도 29는 실시예 7의 다른 패턴왜곡 검출의 구체예를 나타낸 도면,

도 30은 실시예 8에 있어서 입력 레이아웃 패턴의 구체예를 나타낸 도면,

도 31은 도 30에서의 광학강도 등의 강도분포의 구체예를 나타낸 도면,

도 32는 실시예 8에 있어서 다른 입력 레이아웃 패턴의 구체예를 나타낸 도면,

도 33은 도 32에 있어서 광학강도 등의 강도분포의 구체예를 나타낸 도면,

도 34는 도 30의 설계 레이아웃 패턴에 대한 실시예 1에 의한 검증결과를 비교를 위해 나타낸 도면,

도 35는 도 32의 설계 레이아웃 패턴에 대한 실시예 1에 의한 검증결과를 비교를 위해 나타낸 도면,

도 36은 도 30의 설계 레이아웃 패턴에 대한 완성패턴의 구체예를 나타낸 도면,

도 37은 도 32의 설계 레이아웃 패턴에 대한 완성패턴의 구체예를 나타낸 도면,

도 38은 실시예 8에 의한 패턴왜곡 검출장치의 구성, 즉 콘트라스트 검증 기능을 갖는 패턴왜곡 검출장치의 구성을 나타낸 도면,

도 39는 실시예 8에 의한 패턴왜곡 검출 플로우, 즉 콘트라스트 검증 플로우를 나타낸 도면,

도 40은 도 30을 실시예 8의 방법에 의해 처리하는 과정의 구체예를 나타낸 도면,

도 41은 도 30을 실시예 8의 방법에 의해 이와 다른 조건으로 처리하는 과정의 구체예를 나타낸 도면,

도 42는 도 30을 실시예 8의 방법에 의해 처리하는 과정의 차이연산 결과의 구체예를 나타낸 도면,

도 43은 도 30을 실시예 8의 방법에 의해 언더사이징 처리한 결과의 구체예를 나타낸 도면,

도 44는 도 32를 실시예 8의 방법에 의해 처리하는 과정의 구체예를 나타낸 도면,

도 45는 도 32를 실시예 8의 방법에 의해 이와 다른 조건으로 처리하는 과정의 구체예를 나타낸 도면,

도 46은 도 32를 실시예 8의 방법에 의해 처리하는 과정의 차이연산 결과의 구체예를 나타낸 도면,

도 47은 도 32를 실시예 8의 방법에 의해 언더사이징 처리한 결과의 구체예를 나타낸 도면,

도 48은 실시예 9에 의한 패턴왜곡 검출장치의 구성을 나타낸 도면,

도 49는 실시예 10의 패턴왜곡 검증장치의 구성을 나타낸 도면,

도 50은 실시예 10의 패턴왜곡 검증 플로우를 나타낸 도면,

도 51은 실시예 10 및 11의 입력 레이아웃 패턴의 구체에를 나타낸 도면,

도 52는 실시예 1 등에 의한 완성패턴 예측예를 비교하기 위해 나타낸 도면,

도 53은 도 51의 입력 레이아웃 패턴을 실제로 웨이퍼 상에 형성한 예를 나타낸 도면,

도 54는 실시예 10의 패턴예측 사양의 구체예를 설명하기 위한 도면,

도 55는 실시예 10에 의한 사양패턴 예측예를 나타낸 도면,

도 56은 실시예 11∼13의 패턴왜곡 검증장치의 구성을 나타낸 도면,

도 57은 실시예 11∼13의 패턴왜곡 검증 플로우를 나타낸 도면,

도 58은 실시예 11에 의한 패턴예측의 과정을 설명하기 위한 도면,

도 59는 실시예 12의 입력 레이아웃 패턴의 구체예를 나타낸 도면,

도 60은 실시예 12에 의한 패턴예측의 과정을 설명하는 패턴도,

도 61은 실시예 12에 의한 패턴예측의 과정을 설명하는 패턴도,

도 62는 실시예 12에 의한 패턴예측의 과정을 설명하는 패턴도,

도 63은 실시예 12에 의한 패턴예측 사양의 구체예를 설명하기 위한 패턴 합성도,

도 64는 실시예 12에 의한 패턴예측 사양의 구체예를 설명하기 위한 도면,

도 65는 실시예 14에 의한 패턴왜곡 검증장치의 구성을 나타낸 도면,

도 66은 실시예 14에 의한 패턴왜곡 검증 플로우를 나타낸 도면,

도 67은 패턴형성에서의 광 근접효과의 일례를 나타낸 도면,

도 68은 종래의 패턴피치 검증방법을 나타낸 도면,

도 69는 종래의 패턴피치 검증의 문제점을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 설계 레이아웃 패턴 데이터 유지부

1a : 기준 레이아웃 패턴 데이터 유지부

1b : 검증 레이아웃 패턴 데이터 유지부

2 : 완성패턴 예측수단

3 : 완성 예측패턴 윤곽의 다각형화수단

4 : 정점수 삭감수단 5 : 완성 예측패턴 데이터 유지부

6 : 검사용 기준패턴 작성수단

7 : 검사용 기준패턴 데이터 유지부 8 : 패턴왜곡 검출수단

9 : 패턴왜곡 정보 유지부

10 : 패턴형성 프로세스 조건 유지부 11 : 패턴왜곡량 산출수단

12 : 패턴왜곡량 표시수단

13 : 패턴왜곡 정보 선별조건 유지부 14 : 패턴왜곡 정보 선별수단

15 : 에러정보 유지부 16 : 콘트라스트 검증조건 유지부

17 : 콘트라스트 정보 검출수단 18 : 콘트라스트 정보 유지부

19 : 제 1 고정밀도화 완성패턴 예측수단

20 : 제 1 완성패턴 예측사양 유지부

21 : 제 1 고정밀도화 완성 예측패턴 데이터 유지부

22 : 제 2 고정밀도화 완성패턴 예측수단

23 : 제 2 완성패턴 예측사양 유지부

24 : 제 2 고정밀도화 완성 예측패턴 데이터 유지부

25 : 완성 예측패턴 비교수단

26 : 완성 예측패턴 데이터 비교사양 유지부

27 : 완성패턴 상위정보 유지부

31,61,71,101,111,121,141,201,301,321 : 설계 레이아웃 패턴

40,50,80,90,181,361,362,363,371,372,373,401,411,441,451 : 완성 예측패턴

62,72,102,112,122,132 : 장방형

63,83,103,113,123,143 : 하한검사용 기준패턴

73,93 : 상한검사용 기준패턴 124 : 미소단차부

125 : 단차부 중앙점 141c : 코너 부분

171 : 검증 레이아웃 패턴 421,461 : 차이연산 패턴

471 : 언더사이징 패턴

본 발명의 페턴왜곡 검출장치는, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 완성패턴 예측수단과, 상기 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화 수단과, 다각형화된 완성 예측패턴 만, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단을 구비한 것을 특징으로 하는 것이다.

본 발명의 페턴왜곡 검출방법은, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과, 상기 완성 예측패턴의 윤곽을 다각형화하는 스텝과, 다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 스텝을 포함하는 것을 특징으로 하는 것이다.

본 발명의 컴퓨터 판독가능한 기록매체는, 반도체 제조 프로세스에 있어서 적용되는 설계 레이아웃 패턴 또는 검증 레이아웃 만을, 또는, 설계 레이아웃 패턴 또는 검증 레이아웃 패턴과 기준 레이아웃 패턴의 데이터를 메모리 영역에 형성하는 처리와, 상기 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 처리와, 상기 완성 예측패턴의 윤곽을 다각형화하는 처리와,

다각형화된 완성 예측패턴 만을, 또는, 다각형화된 완성 예측패턴과 설계 레이아웃 패턴 또는 기준 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 처리를, 컴퓨터에서 실행시키기 위한 프로그램을 기록한 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 형성되는 완성패턴을 예측하는 완성패턴 예측수단과, 상기 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화수단과, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴을 기초로 검사용 기준패턴을 작성하는 검사용 기준패턴 작성수단과, 상기 다각형화된 완성 예측패턴과 상기 검사용 기준패턴을 비교함으로써 상기 완성패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 완성 예측패턴, 다각형화수단에 완성 예측패턴 다각형의 정점수(頂点數)를 삭감하는 정점수 삭감수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 검사용 기준패턴으로서, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 확대된 허용상한을 그리는 상한검사용 기준패턴과, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 축소된 허용하한을 그리는 하한검사용 기준패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 상한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 있어서 소정 사이즈의 장방형 영역을 부가하고, 다시 패턴왜곡 허용량 분만큼 오버사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 상한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 짧은 변의 코너부에 부가하는 인접하는 장방형 영역이 겹치지 않도록 상기 장방형 영역의 사이즈를 조정하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 코너부에 있어서 변의 코너부에 부가하는 장방형 영역보다도 축소된 장방형 영역을 부가하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 상한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 중간점에서 소정 사이즈의 장방형 영역을 부가하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 있어서 소정의 사이즈의 장방형 영역을 삭제하고, 다시 패턴왜곡 허용량 분만큼 오버사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 짧은 변의 코너부에 설정된 인접하는 장방형 영역이 겹치지 않도록 상기 장방형 영역의 사이즈를 조정하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 코너부에 있어서 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 삭제하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 중간점에서 설정된 소정 사이즈의 장방형 영역을 삭제하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단이, 상기 하한검사용 기준패턴으로서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 있어서 상기 코너부를 경사지게 잘라내서 삭제하고, 다시 패턴왜곡 허용량 분만큼 언더사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 패턴왜곡 검출수단에 의해 패턴왜곡이 검출된 영역에 대해 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 상기 완성 예측패턴의 차이로부터 패턴 왜곡량을 산출하는 패턴왜곡량 산출수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 패턴왜곡 검출수단이, 상기 다각형화된 완성 예측패턴과 상기 검사용 기준패턴을 비교함으로써 상기 완성패턴이 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 좁은지 넓은지를 선별하여 검출하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 완성 예측패턴의 상기 패턴왜곡과 다른 설계 레이어와의 논리연산을 행하는 패턴왜곡 정보 선별수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 논리연산에 의해 상기 패턴왜곡의 중요도 선별을 행하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대해 상기 완성패턴 예측수단에 의해 복수의 완성 예측패턴을 구하고, 상기 복수의 완성 예측패턴의 차이로부터 상기 완성 예측패턴의 콘트라스트 정보를 얻는 콘트라스트 정보 검출수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 콘트라스트 정보 검출수단이, 상기 복수의 완성 예측패턴의 사이에서 차이연산을 행하고, 얻어진 도형에 대해서 지정량의 언더사이징을 행하는 것에 의해, 상기 완성 예측패턴의 콘트라스트가 작은 부분을 검출하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응한 완성패턴 예측사양에 근거하여, 상기 다각형화된 완성 예측패턴을 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 도형연산하여 상기 다각형화된 완성 예측패턴을 고정밀도화하는 고정밀도화 완성패턴 예측수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응하여 작성된 복수의 다각형화된 완성 예측패턴을 소정의 완성패턴 예측사양에 근거하여 각각 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴으로 도형연산하고, 그 결과를 병합(merge)하여 고정밀도화한 완성 예측패턴을 작성하는 고정밀도화 완성패턴 예측수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응하여 작성된 복수의 다각형화된 완성 예측패턴의 사이에서 도형연산하고, 그 결과를 완성 예측패턴으로서 출력하는 고정밀도화 완성패턴 예측수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 반도체 제조 프로세스에 있어서, 복수의 패턴형성 프로세스 조건, 및/또는 복수의 검증 레이아웃 패턴 또는 설계 레이아웃 패턴을 기초로 복수의 완성패턴을 예측하는 완성패턴 예측수단과, 복수의 완성 예측패턴을 비교함으로써 그들 사이의 상위(相違) 부분을 검출하는 완성 예측패턴 비교수단을 구비한 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 복수의 완성 예측패턴 중 특정한 완성 예측패턴을 기초로 검사용 기준패턴을 작성하는 검사용 기준패턴 작성수단을 구비하고, 상기 완성 예측패턴 비교수단에 의해 상기 복수의 완성 예측패턴과 상기 검사용 기준패턴을 비교하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출장치는, 상기 검사용 기준패턴 작성수단은, 검사용 기준패턴으로서, 상기 특정한 완성 예측패턴보다 확대된 허용상한을 그리는 상한검사용 기준패턴과, 상기 특정한 완성 예측패턴보다 축소된 허용하한을 그리는 하한검사용 기준패턴을 작성하는 것을 특징으로 하는 것이다.

다음에, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과, 상기 완성 예측패턴의 윤곽을 다각형화하는 스텝과, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴을 기초로 검사용 기준패턴을 작성하는 스텝과, 상기 다각형화된 완성 예측패턴과 상기 검사용 기준패턴을 비교함으로써 상기 완성 예측패턴의 패턴왜곡을 검출하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 완성패턴의 윤곽을 다각형화하는 스텝에 있어서, 완성 예측패턴 다각형의 정점수를 삭감하는 서브스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 검사용 기준패턴을 작성하는 스텝에 있어서, 검사용 기준패턴으로서, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 확대된 허용상한을 그리는 상한검사용 기준패턴을 작성하는 서브스텝과, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 축소된 허용하한을 그리는 하한검사용 기준패턴을 작성하는 서브스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 상한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 있어서 소정 사이즈의 장방형 영역을 부가하고, 다시 패턴왜곡 허용량 분만큼 오버사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 상한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 짧은 변의 코너부에 설정하는 인접하는 장방형 영역이 겹치지 않도록 상기 장방형 영역의 사이즈를 조정하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 상한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 코너부에 있어서 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 부가하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 상한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 중간점에 설정된 소정 사이즈의 장방형 영역을 부가하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 하한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에서 소정 사이즈의 장방형 영역을 삭제하고, 다시 패턴왜곡 허용량 분만큼 언더사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 하한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 짧은 변의 코너부에 설정된 인접하는 장방형 영역이 겹치지 않도록 상기 장방형 영역의 사이즈를 조정하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 하한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 코너부에 있어서 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 삭제하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 하한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 변에 미소단차부가 있는 경우에는, 상기 미소단차부의 중간점에 설정된 소정 사이즈의 장방형 영역을 삭제하여 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 하한검사용 기준패턴을 작성하는 서브스텝에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 있어서 상기 코너부를 경사지게 잘라내어 삭제하고, 다시 패턴왜곡 허용량 분만큼 언더사이즈된 패턴을 작성하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 패턴왜곡을 검출하는 스텝에 의해 패턴왜곡이 검출된 영역에 대해서 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 상기 완성 예측패턴의 차이로부터 패턴왜곡량을 산출하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 패턴왜곡을 검출하는 스텝에 있어서, 상기 다각형화된 완성 예측패턴과 상기 검사용 기준패턴을 비교함으로써, 상기 완성패턴이 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 좁은지 넓은지를 선별하여 검출하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 상기 패턴왜곡과 다른 설계 레이어와의 논리연산을 행하여 패턴왜곡의 정보를 선별하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 논리연산에 의해 상기 패턴왜곡의 중요도 선별을 행하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대해서, 상기 완성패턴을 예측하는 스텝에 의해 복수의 완성 예측패턴을 구하고, 상기 복수의 완성 예측패턴의 차이로부터 상기 완성 예측패턴의 정보를 얻는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 정보를 얻는 스텝에 있어서, 상기 복수의 완성 예측패턴 사이에서 차이연산을 행하고, 얻어진 도형에 대해서 지정량의 언더사이징을 행하는 것에 의해, 상기 완성 예측패턴의 콘트라스트가 작은 부분을 검출하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응한 완성패턴 예측사양에 근거하여, 상기 다각형화된 완성 예측패턴을 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 도형연산하여 상기 다각형화된 완성 예측패턴을 고정밀도화하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응하여 복수의 다각형화된 완성 예측패턴을 작성하는 스텝과, 상기 복수의 다각형화된 완성 예측패턴을 각각 상기 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 도형연산하여, 그 결과를 병합하여 고정밀도화된 완성 예측패턴을 작성하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 복수의 광학 조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응하여 복수의 다각형화된 완성 예측패턴을 작성하는 스텝과, 상기 복수의 다각형화된 완성 예측패턴의 사이에서 도형연산하여, 그 결과를 완성 예측패턴으로서 출력하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 반도체 제조 프로세스에 있어서, 복수의 패턴형성 프로세스 조건, 및/또는 복수의 검증 레이아웃 패턴 또는 설계 레이아웃 패턴을 기초로 복수의 완성패턴을 예측하는 스텝과, 복수의 완성 예측패턴을 비교함으로써 그들 사이의 상위 부분을 검출하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 복수의 완성 예측패턴 중 특정한 완성 예측패턴을 기초로 검사용 기준패턴을 작성하는 스텝을 포함하고, 상기 복수의 완성 예측패턴과 상기 검사용 기준패턴을 비교하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 또 다른 일면에 따른 패턴왜곡 검출방법은, 상기 검사용 기준패턴으로서, 상기 특정한 완성 예측패턴보다 확대된 허용상한을 그리는 상한검사용 기준패턴을 작성하는 스텝과, 상기 특정한 완성 예측패턴보다 축소된 허용하한을 그리는 하한검사용 기준패턴을 작성하는 스텝을 포함하는 것을 특징으로 하는 것이다.

또한, 본 발명의 일면에 따른 반도체장치는, 상기 어느 하나의 패턴왜곡 검출방법을 포함하는 제조 프로세스에 의해 제조된 것을 특징으로 하는 것이다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 따른 패턴왜곡 검출장치의 구성을 나타낸 블록도이다. 도 1에 있어서, 1은 설계 레이아웃 패턴을 유지하는 설계 레이아웃 패턴 데이터 유지부, 2는 패턴전사 프로세스 및 에칭 프로세스 후의 완성패턴의 형상을 시뮬레이션 등에 의해 예측하는 완성패턴 예측수단, 3은 완성패턴 예측수단(2)으로부터 출력된 데이터에서, 완성패턴의 윤곽을 다각형 데이터(정점 좌표의 리스트 형식)로 변환하는 완성 예측패턴 윤곽의 다각형화수단, 4는 완성 예측패턴 윤곽의 다각형화수단(3)으로부터 출력된 다각형태의 정점수를 일반적인 CAD 소프트웨어에서 취급할 수 있는 정점수까지 삭감하는 정점수 삭감수단, 5는 정점수를 삭감한 다각형 데이터를 유지하는 완성 예측패턴 데이터 유지부이다.

또한, 6은 설계 레이아웃 패턴 데이터로부터, 허용범위 이상의 패턴왜곡을 검출하기 위해 사용하는 기준패턴을 작성하는 검사용 기준패턴 작성수단, 7은 검사용 기준패턴 데이터 유지부, 8은 완성 예측패턴과 비교용 기준패턴을 비교하여, 허용범위 이상의 패턴왜곡이 생기고 있는 부분을 추출하는 패턴왜곡 검출수단, 9는 패턴왜곡 정보 유지부이다. 또한, 10은 패턴형성 프로세스 조건 유지부이다.

다음에, 도 2∼도 9를 참조하여 동작에 대해 설명한다.

도 2는, 전술한 구성의 패턴왜곡 검출장치의 동작을 나타낸 플로우챠트이다. 도 3은 설계 레이아웃 패턴을 나타낸 도면, 도 4는 도 3의 설계 레이아웃 패턴에 근거하여 패턴형성 프로세스 조건을 받아들여 계산한 완성 예측패턴을 나타낸 도면, 도 5는 도 4의 완성 예측패턴의 윤곽을 다각형화한 다각형화 패턴이다. 또한, 도 6은 하한검사용 기준패턴 데이터의 작성방법을 나타낸 도면이고, 도 7은 상한검사용 기준패턴 데이터의 작성방법을 나타낸 도면이며, 도 8은 하한검사용 기준패턴과 완성 예측패턴과의 비교를 나타낸 도면, 도 9는 상한검사용 기준패턴과 완성 예측패턴과의 비교를 나타낸 도면이다.

도 1의 장치구성을 참조하면서, 도 2의 플로우챠트의 흐름에 따라 동작을 설명한다. 먼저, 완성패턴 예측수단(2)에 있어서, 설계 레이아웃 패턴 데이터 유지부(1)로부터의 설계 레이아웃 패턴(31)(도 3)의 데이터와, 패턴형성 프로세스 조건 유지부(10)로부터의 패턴형성 프로세스 조건을 입력으로 하여, 광학 시뮬레이션 등을 이용하여 웨이퍼 상에 형성되는 완성 예측패턴(40)의 형상(도 4)을 계산한다(도 2의 스텝 ST21). 통상적으로, 완성패턴 형상 데이터는 비트맵 형태의 데이터 구조로 되어 있는 경우가 많다.

다음에, 완성 예측패턴 윤곽의 다각형화수단(3)에 있어서, 완성 예측패턴 형상 데이터로부터, 패턴형상의 윤곽을 도 5에 나타낸 것 같은 다각형화된 완성 예측패턴(50)으로 변환하여, 정점좌표를 출력한다(ST22).

다음에, 이 다각형화된 완성 예측패턴(50)의 윤곽은, 방대한 정점수를 갖고 있기 때문에, 정점수 삭감수단(4)에 있어서, 쓸데없이 긴 정점을 가능한 한 제거하거나, 장방형이나 사다리꼴로 분할함으로써, 일반적인 CAD 소프트웨어에서 취급할 수 있는 정점수(통상 200 정점 정도)까지 삭감한다(ST23). 이와 같이 하여 정점수가 삭감된 완성 예상패턴 데이터를 유지부(5)에 보존한다.

다음에, 검사용 기준패턴 작성수단(6)에 있어서, 완성 예측패턴에 허용범위 이상으로 패턴왜곡이 발생하는 영역을 추출하기 위해 사용되는 2가지 종류의 검사용 기준패턴 데이터를, 설계 레이아웃 패턴 데이터 유지부(1)로부터의 설계 레이아웃 패턴 데이터를 이용하여 작성한다(ST24).

그 중 한 개는, 하한검사용 기준패턴 데이터이다. 이 하한검사용 기준패턴 데이터의 작성방법을 도 6에 나타내었다. 도 6에 있어서, 61은 설계 레이아웃 패턴, 62는 장방형, 63은 하한검사용 기준패턴을 나타내고 있다.

먼저, 설계 레이아웃 패턴 데이터의 코너부에 소정 사이즈의 장방형(62)을 발생시키고, 설계 레이아웃 패턴 데이터와 이 장방형(62)의 AND 부분을 설계 레이아웃 패턴 데이터로부터 제거하고, 다시 패턴왜곡의 허용값만큼 언더사이즈한다. 도 6에 나타낸 실선의 패턴(63)의 데이터가 하한검사용 기준패턴 데이터이다.

또 한개는, 상한검사용 기준패턴 데이터이다. 이 상한검사용 기준패턴 데이터의 작성방법을 도 7에 나타내었다. 도 7에 있어서, 71은 설계 레이아웃 패턴, 72는 장방형, 73은 상한검사용 기준패턴을 나타내고 있다.

먼저, 설계 레이아웃 패턴 데이터의 코너부에 소정 사이즈의 장방형(72)을 발생시키고, 설계 레이아웃 패턴 데이터와 이 장방형(72)을 OR하여, 다시 패턴왜곡의 허용값만큼 오버사이즈한다. 도 7에 나타낸 실선 패턴(73)의 데이터가 상한검사용 기준패턴 데이터이다. 이렇게 해서 얻어진 검사용 기준패턴 데이터를 검사용 기준패턴 데이터 유지부(7)에 보존한다.

다음에, 패턴왜곡 검출수단(8)에 있어서, 완성 예측패턴 데이터 유지부(5)에 보존된 완성 예측패턴과, 검사용 기준패턴 데이터 유지부(7)에 보존된 하한검사용 기준패턴을 비교한다(ST25).

도 8은 하한검사용 기준패턴과 완성 예측패턴의 비교를 나타낸 도면이다. 도 8에 있어서, 80은 완성 예측패턴, 83은 하한검사용 기준패턴을 나타낸다. 도 8에 나타낸 것과 같이, 하한검사용 기준패턴(83)의 내부영역에, 완성 예측패턴(80)이 존재하는 영역(84, 85)이, 허용범위 이상의 패턴왜곡이 생기고 있는 부분이다. 이 영역의 위치 및 크기의 정보를 출력하여(ST26), 패턴왜곡 정보 유지부(9)에 보존한다.

다음에 완성 예측패턴과 상한검사용 기준패턴을 비교한다(ST27). 도 9는 상한검사용 기준패턴과 완성 예측패턴의 비교를 나타낸 도면이다. 도 9에 있어서, 90은 완성 예측패턴, 93은 하한검사용 기준패턴을 나타낸다. 도 9에 나타낸 것과 같이, 완성 예측패턴(90)이 상한검사용 기준패턴(93)의 내부에 완전히 포함되어 있으면, 허용범위 이상의 패턴왜곡이 생기고 있지 않다는 것이다. 만약에, 완성 예측패턴(90)이 상한검사용 기준패턴(93)의 외부에 존재하는 경우에는, 허용범위 이상의 왜곡이 발생하고 있기 때문에, 이 영역의 위치 및 크기의 정보를 출력하여(ST28), 패턴왜곡 정보 유지부(9)에 보존한다.

이상과 같이, 본 실시예에 따르면, 광학강도 시뮬레이션 등을 사용하여 계산한 정밀도가 높은 완성 예측패턴과, 설계 레이아웃 데이터를 직접 비교하기 위해, 특히 패턴 선폭에 관해서 고정밀도로 패턴왜곡을 검출할 수 있다.

즉, 반도체 패턴형성 프로세스에서 생기는 패턴왜곡을 예측하여, 허용범위 이상의 패턴왜곡이 생기는 부분을 검출할 수 있다.

또한, 본 실시예에 따른 패턴왜곡 검출장치 및 검출방법은, 정점수를 삭감하는 정점수 삭감수단 및 스텝을 갖고 있기 때문에, 검사용 기준패턴의 생성 및 검사용 기준패턴과 완성 예측패턴의 비교에 범용의 디자인 룰 체크 프로그램을 사용할 수 있다.

또한, 본 실시예에 따른 패턴왜곡 검출장치 및 검출방법에서는, 패턴왜곡의 상한검사용 기준패턴과 하한검사용 기준패턴을 각각 별개로 형성하고, 이들 상한검사용 기준패턴 및 하한검사용 기준패턴의 비교에 의해 패턴왜곡을 검출한다. 따라서, 패턴왜곡의 허용상한값 및 허용하한값을 별개로 설정하여, 패턴왜곡을 검출할 수 있다.

또한, 본 실시예에 따른 패턴왜곡 검출장치 및 검출방법에서는, 패턴 코너부에서의 패턴왜곡을 검출하지 않도록 검사용 기준패턴을 변형시키고 있기 때문에, 고정밀도가 요구되는 패턴선폭에 관한 패턴왜곡 만을 고정밀도로 검출할 수 있다.

또한, 검사용 기준패턴의 생성은, 코너에 장방형을 발생시키고, 그 장방형과 설계 레이아웃 패턴과의 도형연산, 및 사이징 처리만으로 행하기 때문에, 이것도 범용의 디자인 룰 체크 프로그램을 사용할 수 있어, 간편하게 시스템을 구축할 수 있다.

또한, 본 실시예 1을 다음과 같이 요약할 수 있다.

본 실시예 1의 패턴 검출장치는, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴을 기초로 완성 패턴을 예측하는 완성패턴 예측수단과, 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화수단과, 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단으로 구비하여 이루어진 것이다.

또한, 본 실시예 1의 패턴 검출방법은, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과, 완성 예측패턴의 윤곽을 다각형화하는 스텝과, 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 스텝을 포함하여 이루어진 것이다.

다음에, 본 실시예 1에 있어서, 도 1에 도시된 패턴왜곡 검출장치는, 컴퓨터에 의해 구성할 수 있다. 또한, 도 2에 도시된 패턴왜곡 검출방법은, 그 프로세스를 컴퓨터로 판독가능한 기록매체에 컴퓨터 프로그램으로서 기록하고, 그 연산을 컴퓨터에 의해 실행시킴으로써 행할 수 있다.

이 경우에, 본 실시예 1에 있어서, 프로그램 기록매체에 기록하는 컴퓨터에서 실행시키기 위한 프로그램으로서는, 다음과 같은 것을 기록한다. 즉, 반도체 제조 프로세스에 적용되는 설계 레이아웃 패턴의 데이터와 패턴 형성 프로세스 조건을 메모리 영역에 형성하는 처리와, 설계 레이아웃 패턴을 기초로 완성패턴을 예측하는 처리와, 완성 예측패턴의 윤곽을 다각형화하는 처리와, 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 처리를 프로그램으로서 기록한다.

또한, 여기에서의 도형연산은, 설계 레이아웃 패턴을 기초로 작성된 검사용 기준패턴과 다각형화된 완성 예측패턴을 비교하는 연산인 경우를 포함하는 것이다.

또한, 이상에 기재된 각 실시예도, 그 패턴왜곡 검출장치는, 컴퓨터에 의해 구성할 수 있다. 또한, 그 패턴왜곡 검출방법은, 그 프로세스를 컴퓨터에서 판독가능한 기록매체에 컴퓨터 프로그램으로서 기록하여, 그 연산을 컴퓨터에서 실행시킴으로써 행할 수 있다. 각각의 패턴왜곡 검출방법을, 컴퓨터에서 실행시키기 위한 프로그램으로서 기록된 컴퓨터 판독가능한 기록매체를 제공할 수 있다.

(실시예 2)

도 10 및 도 11은, 본 발명의 실시예 2에 있어서, 패턴왜곡의 검사용 기준패턴의 작성을 설명하기 위한 도면이다. 도 10은 실시예 1에 있어서 검사용 기준패턴 작성 상의 문제를 설명하기 위한 도면이고, 도 11은 본 실시예 2에 있어서 패턴의 코너간 거리가 작은 경우의 검사용 기준패턴 작성방법을 나타낸 도면이다.

상기한 실시예 1에서는, 코너부의 패턴왜곡을 무시할 수 있도록 하기 위해, 설계 레이아웃 패턴의 코너부에 소정 사이즈의 장방형을 발생시키고, 이 장방형과 설계 레이아웃 패턴과의 도형연산으로 기준패턴을 발생시키고 있었다.

도 10은, 이 경우에 발생할 수 있는 문제를 설명하기 위한 도면으로, 도 10에 있어서, 101은 설계 레이아웃 패턴, 102는 장방형, 103은 하한검사용 기준패턴을 나타낸다. 도 10에 나타낸 것 같이, 이 장방형(102)의 사이즈가, 설계 레이아웃 패턴(101)의 폭에 비해, 또는 그 짧은 변의 길이에 비해, 상대적으로 큰 경우에는, 장방형(102)이 서로 중복하여, 하한검사용 기준패턴(103)이 필요 이상으로 작아져 버린다. 그 결과, 완성패턴의 짧은 변의 패턴왜곡이 검출되지 않는다고 하는 문제가 발생한다.

본 실시예 2에서는, 이러한 문제를 해결하기 위해, 검사용 기준패턴을 작성할 때에 설계 레이아웃 패턴의 코너부에 발생된 장방형이 서로 접하거나, 또는 겹치는 경우에는, 미리 설정된 값만큼 쌍방의 장방형이 분리되도록 장방형의 사이즈를 조정한다. 이러한 모양을 도 11에 나타내었다. 도 11에 있어서, 111은 설계 레이아웃 패턴, 112는 장방형, 113은 하한검사용 기준패턴을 나타낸다.

도 11을 참조하여, 상기한 것을 정식화하면 다음과 같아진다.

설계 레이아웃 패턴(111)의 코너 사이의 최단거리를 cd, 발생한 장방형(112)의 변의 길이를 w1, 허용패턴 왜곡량을 a, 사이즈 조정후의 장방형의 변의 길이를 w2, 하한검사용 기준패턴(113)으로서 최저한으로 잔존시키고자 하는 패턴폭을 sd라 하면, cd≤w1일 때, 하기 수학식 1에서 계산된 폭 w2로, 장방형의 변의 길이를 변경한다.

w2 = cd - 2×a - sd

이상과 같이, 설계 레이아웃 패턴의 코너부에서 발생하는 장방형의 사이즈를 조정함으로써, 패턴 짧은 변의 패턴왜곡도 정밀도가 우수하게 검출할 수 있게 된다.

(실시예 3)

도 12 및 도 13은, 본 발명의 실시예 3에 있어서, 패턴왜곡 검사용 기준패턴의 작성을 설명하기 위한 도면이다. 도 12는 실시예 1에 있어서, 패턴의 변에 미소단차가 있는 경우의 검사용 기준패턴 작성상의 문제를 설명하기 위한 도면이고, 도 13은 본 실시예 3에 의해 패턴의 변에 미소단차가 있는 경우의 검사용 기준패턴의 작성방법을 나타낸 도면이다.

도 12에 있어서, 121은 설계 레이아웃 패턴, 122는 장방형, 123은 하한검사용 기준패턴, 124는 미소단차부를 나타낸다. 도 12에 나타낸 것 같이, 상기한 실시예 1에서는, 설계 레이아웃 패턴(121)에 미소단차부(124)가 존재한 경우에는, 미소단차부(124)에 필요 이상으로 큰 기준패턴 작성용의 장방형(122)이 발생되고, 이와 같이 형성된 하한검사용 기준패턴(123)에서는, 미소단차부(124)에 가까운 변의 패턴왜곡을 검출할 수 없게 된다.

본 실시예 3에서는, 이러한 문제를 해결하기 위해, 검사용 기준패턴을 작성할 때에 설계 레이아웃 패턴의 미소단차부에서 발생된 장방형이 필요 이상으로 커지는 경우에는, 발생시키는 장방형의 변의 길이를, 코너간 거리에 연동시켜 조정한다. 이 모양을 도 13에 나타내었다. 도 13에 있어서, 131은 설계 레이아웃 패턴, 132는 장방형, 133은 하한검사용 기준패턴, 134는 미소단차부를 나타낸다.

도 13을 참조하여, 상기한 것을 정식화하면 아래와 같아진다.

설계 레이아웃 패턴(131)의 미소단차부(134)의 코너간 거리 cd'가, 소정의 값 이하가 되는 미소단차의 경우에는, 발생시키는 장방형(132)의 변의 길이를, 코너간 거리 cd'에 연동시켜 조정하여, 도 13에 나타낸 것 같이, 그 장방형을 코너간의 중앙점(135)에 발생시킨다.

k를 적절히 설정된 계수, b를 적절히 설정한 상수로 하여, 조정 후의 장방형 사이즈 w3의 계산방법의 일례를 아래 수학식 2에 나타낸다.

w3 = k × cd' + b

상기한 예에서는, 미소단차부를 내부에 포함하는 1개의 축소된 소정 사이즈의 장방형을 단차부의 중앙점에 설정하였지만, 이것은 미소단차부의 양 코너 사이의 어딘가의 중간점에 설정해도 된다.

또한, 미소단차부의 양 코너부에, 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 서로 연결되도록 설정하여도 좋다.

이상과 같이, 본 실시예에 따르면, 미소단차부 가까운 변의 패턴왜곡도 고 정밀도로 검출할 수 있다.

(실시예 4)

도 14는 본 발명의 실시예 4에 있어서, 패턴왜곡 검사용 기준패턴의 작성을 설명하기 위한 도면이다. 도 14에 있어서, 141은 설계 레이아웃 패턴, 141c는 그것의 코너 부분, 143은 하한검사용 기준패턴을 나타낸다.

상기한 실시예 1에 있어서는, 패턴 코너부에 있어서 패턴의 변형을 무시하기 위해, 코너부에 장방형을 발생시키고, 도형논리 연산에 의해 코너부를 제거하였다.

이것에 비해, 본 실시예 4에서는, 도 14에 도시된 것 같이, 설계 레이아웃 패턴(141)의 코너 부분(141c)을 경사지게 컷트하여 삭제하고, 다시 패턴왜곡의 허용값만 언더사이즈하여, 코너 부분을 무시할 수 있는 하한검사용 기준패턴 데이터(143)를 작성한다.

이상과 같이, 본 실시예에 따르면, 도형논리 연산처리가 불필요하게 되어, 처리고속화가 가능하게 된다.

(실시예 5)

도 15는 본 발명의 실시예 5에 있어서 패턴왜곡 검출장치의 구성을 나타낸 블록도이다. 도 15에 있어서, 11은 패턴왜곡량 산출수단, 12는 패턴왜곡량 표시수단을 나타낸다. 이것들은, 도 1에 나타낸 패턴왜곡 검출장치에 부가, 합체되는 것이다.

도 15에 있어서, 패턴왜곡량 산출수단(11)은, 패턴왜곡 정보 유지부(9)로부터, 허용범위 이상의 패턴왜곡이 생기고 있는 영역의 위치정보를 얻어, 그 영역에 관해, 설계 레이아웃 패턴 데이터 유지부(1)로부터의 설계 레이아웃 패턴 데이터와, 예측패턴 데이터 유지부(5)로부터의 예측패턴 데이터를 비교하여, 그 차이를 도형논리 연산으로 구하여, 패턴왜곡량 표시수단(11)에 출력한다.

이상과 같이, 본 실시예 5에서는, 허용범위 이상의 패턴왜곡이 발생하는 패턴의 변이 검출가능한 경우에는, 그 부분의 왜곡량을 정확히 리포트하기 위해, 그 변에 대응하는 부분의, 설계 레이아웃 패턴 데이터와 완성 예측패턴의 차이를 도형논리 연산으로 구하여 출력한다.

이것에 의해, 설계 레이아웃 패턴 데이터의 수정을 정확히 행할 수 있다. 또한, 설계 레이아웃 패턴 데이터를 자동수정하는 것도 가능하다.

또한, 상기한 각 실시예에서는, 완성 예측패턴과 검사용 기준패턴의 비교를 예로서 기술하였지만, 본 발명에 따르면, 이와 다른 설계 레이아웃 패턴으로부터 계산된 완성 예측패턴끼리의 차이, 또는 이와 다른 패턴형성 프로세스 조건으로 계산된 완성 예측패턴끼리의 차이가 어느 허용값 이내에 있는지 여부를 검증하는 것도 가능하다.

또한, 이상의 실시예 1∼5의 설명에 있어서. 「설계 레이아웃 패턴」을 검사용 기준패턴을 작성하는 기본으로 하는 경우에는, 이것을 「기준 레이아웃 패턴」으로 칭할 수 있다. 본 명세서에 있어서, 필요에 따라, 또는 적절하게 이 표현을 사용한다.

또한, 이상의 실시예 1∼5의 설명에서는, 완성패턴의 예측을, 「설계 레이아웃 패턴」을 기초로 하여 행하였다. 그러나, 실제로 패턴형성 프로세사를 거친 경우에, 최종적으로 「설계 레이아웃 패턴」 또는 「기준 레이아웃 패턴」과 마찬가지로 패턴이 얻어지도록, 「설계 레이아웃 패턴」을 보정한 것을 기초로 완성패턴의 예측을 행할 수 있다. 이 경우에, 이러한 보정된 설계 레이아웃 패턴을, 「검증 레이아웃 패턴」으로 칭할 수 있다. 또한, 완성패턴의 예측의 기초가 되는 「설계 레이아웃 패턴」과 이것의 보정된 설계 레이아웃 패턴을 포함하여, 「검증 레이아웃 패턴」으로 칭할 수 있다. 본 명세서에 있어서, 필요에 따라, 또는 적절히 이 표현을 사용한다.

그런데, 이상에서 설명한 실시예에서는, 패턴형성 프로세스에서 생기는 패턴왜곡을 검출하기 위해, 설계 레이아웃 패턴으로부터 프로세스 후의 완성패턴을 구하여, 그 윤곽을 다각형화한 후, 설계 레이아웃 패턴을 오버 또는 언더 사이징한 것과 완성패턴 사이에서 차이연산을 행함으로써, 일정 이상의 패턴왜곡이 생기는 부분을 검증하는 것이다.

이 방법에서는, 설계 레이아웃 패턴과 프로세스 후의 완성패턴의 차이가 (코너부 이외에서) 규정값 이상인 경우, 전체를 에러로 하고 있다.

이하에 설명하는 실시예에서는, 다시 이것을 개선하여, 회로적으로 중요하지 않은 부분의 에러와 중요한 부분의 에러의 양쪽을 구별하여 검출할 수 있도록 한다.

또한, 복수의 광학조건이나 복수의 패턴형성 프로세스 조건의 변화에 대해 완성 예측패턴 치수의 변동이 현저한 부분의 검증을 행할 수 있도록 하는 것이다.

또한, 완성패턴의 치수 만을 검증s의 조건으로 하는 것에 그치지 않고, 프로세스상 중요한, 예를 들면 광학강도의 콘트라스트를 고려하여 에러가 생기기 쉬운 패턴 부분을 검출할 수 있도록 한 것이다.

(실시예 6)

도 16은 본 발명의 실시예 6에 따른 패턴왜곡 검출장치의 구성을 나타낸 블록도이다. 도 16에 있어서, 1a는 기준 레이아웃 패턴을 유지하는 기준 레이아웃 패턴 데이터 유지부, 1b는 검증 레이아웃 패턴을 유지하는 검증 레이아웃 패턴 데이터 유지부이다.

또한, 13은 패턴왜곡 정보 유지부(9)에 유지된 패턴왜곡 정보를, 주어진 조건을 기초로 선별하기 위한 선별조건을 유지하는 패턴왜곡 정보 선별조건 유지부, 14는 패턴왜곡 정보 선별조건 유지부(13)에서의 선별조건에 근거하여, 패턴왜곡 정보 유지부(9)에서의 패턴왜곡 정보를 선별하는 패턴왜곡 정보 선별수단, 15는 패턴왜곡 정보 선별수단(14)으로부터 출력된 에러정보를 유지하는 에러정보 유지부이다. 일례로서, 패턴왜곡 정보 선별조건으로서는, 반도체 제조 프로세스에 사용되는 다른 설계 레이어의 데이터를 사용하여, 패턴왜곡 정보 선별수단(14)에 있어서, 검출한 패턴왜곡 정보와 다른 설계 레이어의 데이터와의 논리연산을 행하게 한다. 그 밖의 부분은 도 1과 마찬가지이다.

본 실시예에서는, 패턴왜곡 정보 유지부(9), 기준 레이아웃 패턴 데이터 유지부(1a) 및 패턴왜곡 정보 선별조건 유지부(13)를 입력으로 하는 패턴왜곡 정보 선별수단(14)을 포함하는 것이 특징이다.

실시예 1의 도 1에 나타낸 구성에서는, 완성패턴 예측수단(2)과 검사용 기준패턴 작성수단(6)에는 모두 설계 레이아웃 패턴 데이터 유지부(1)를 입력으로 하고 있지만, 도 16에서는, 검증 레이아웃 패턴 데이터 유지부(1b)와 기준 레이아웃 패턴 데이터 유지부(1a)가 서로 다른 데이터를 입력으로 하고 있다. 이것은, 일반적으로 사용되는 예를 나타낸 것으로, 이것에 한정되는 것은 아니다.

여기에서, 기준 레이아웃 패턴은, 보정전의 설계 레이아웃 패턴으로, 최종적으로 형성하고자 하는 패턴이다.

검증 레이아웃 패턴은, 보정전의 설계 레이아웃 패턴과 동일한 패턴(요컨대, 기준 레이아웃 패턴과 동일한 패턴)인 경우와, 보정 후의 레이아웃 패턴의 경우가 있다. 이 보정 후의 레이아웃 패턴이란, 실제로 패턴형성 프로세스를 거친 경우에, 최종적으로 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 동일한 패턴을 얻을 수 있도록 설계 레이아웃 패턴을 보정한 패턴이다.

이것을 구체예에 입각하여 설명하면, 도 17은 검증 레이아웃 패턴(171)으로서, 라인앤드공간 패턴을 나타낸 것이다. 도 18은 도 17의 검증 레이아웃 패턴(171)에 의한 완성패턴(181)을 나타낸 것이다. 도 19는 도 18의 완성패턴(181)을 검증 레이아웃 패턴(171)과 비교한 경우의 에러출력(191)을 참고로 나타낸 것이다.

또한, 도 20은 기준 레이아웃 패턴(보정전의 설계 레이아웃 패턴)(201)을 나타낸 것이다. 도 21은 검증 레이아웃 패턴(171)으로부터 구한 완성패턴(181)과 기준 레이아웃 패턴(201)을 비교한 경우의 에러출력을 나타낸 것이다. 이와 같이 에러출력이 나가지 않도록, 기준 레이아웃 패턴(201)을 보정해서 검증 레이아웃 패턴(171)으로 하여, 실제의 패턴형성장치로 사용하는 것이다.

이상은, 실시예 1의 도 1의 변형으로서, 검증 레이아웃 패턴이 사용되는 예를 나타낸 것으로, 이것은 본 실시예 6에 본질적인 것은 아니다.

한편, 다음에, 본 실시예 6의 특징점의 동작에 관해 설명한다.

도 22는 도 16의 패턴왜곡 검출장치의 동작을 나타낸 플로우챠트이다. 먼저, 도 22의 스텝 221(ST221)에 있어서, 실시예 1의 도 2의 패턴왜곡 검출 플로우의 스텝 21(ST2l)에서 스텝 28(ST28)까지의 플로우와 동일한 플로우에 의해, 도 16의 패턴왜곡 정보 유지부(9)에 패턴왜곡 정보를 출력한다.

다음에, 스텝 222(ST222)에 있어서, 패턴왜곡 정보 선별조건 유지부(13)로부터의 패턴왜곡 정보 선별조건에 근거하여, 패턴왜곡 정보 선별수단(14)에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 패턴왜곡 정보 사이에서 도형연산을 행하고, 결과를 에러정보로서 에러정보 유지부(15)에 출력한다. 예컨대, 다른 설계 레이어와 에러와의 논리연산을 행함으로써 에러를 선별한다.

상기한 동작을 구체예에 입각하여 설명한다. 도 23은 설계 레이아웃 패턴의 구체예를 나타낸 것이다. 도 23에 있어서, 231은 트랜지스터의 게이트배선, 232는 활성영역을 나타낸다.

도 24는 게이트배선(231)을 입력으로 하여, 실시예 1의 방법에 의해, 패턴왜곡 검증을 행한 결과의 에러출력예를 비교를 위해 나타낸 것이다. 도 24에 있어서, 231은 트랜지스터의 게이트 배선, 232는 활성영역, 241은 패턴왜곡 에러이다. 이 도 24에 있어서, 회로적으로는 활성영역(232) 상에 있는 에러(241)가 트랜지스터의 특성을 결정하는 치수로서 중요하지만, 그 이외의 부분은 회로적으로 고정밀도를 요구하지 않는다. 따라서, 회로 상의 중요도에 따라 이들 에러를 분류하는 기능이 요구되고, 또한 필요하게 된다.

도 25는 본 실시예 6에 의해 패턴왜곡 검증을 행한 결과의 에러출력예를 나타낸 것이다. 도 25에 있어서, 232는 활성영역, 251은 도 22의 스텝 221(ST221)에서 패턴왜곡 정보 유지부(9)로부터 출력되는 에러를 나타낸다.

본 실시예 6에 있어서, 회로 상의 중요도에 따른 에러의 분류는, 도 16의 패턴왜곡 정보 선별조건 유지부(13)로부터, 패턴왜곡 정보 선별조건을 「에러와 활성영역의 AND 연산을 행하라」로서, 패턴왜곡 정보 선별수단(14)에 입력함으로써 행한다.

이것을 입력으로 하여, 패턴왜곡 정보 선별수단(14)에서 「에러와 활성영역의 AND 연산을 행하라」고 하는 연산을 행하면, 활성영역 상의 에러 만을 선별하는 것이 가능하다.

도 26은 이와 같이 하여 선별되어, 에러정보 유지부(15)에 출력된 에러를 나타낸 것으로, 도 26에 있어서, 231은 트랜지스터의 게이트 배선, 232는 활성영역, 261이 중요도로 분류된 에러를 나타낸다.

이상과 같이, 본 실시예에 따르면, 회로적으로 중요한 부분의 에러를 선별하여 검출하는 것이 가능하다.

이상 설명한 것 같이, 본 실시예에 따르면, 반도체 패턴형성 프로세스에서 생기는 패턴왜곡을 예측하여, 허용범위 이상의 패턴왜곡이 생기는 부분을 검출할 수 있다.

또한, 다른 설계층과 패턴왜곡 에러와의 논리연산을 행함으로써 에러를 선별할 수 있는 패턴왜곡 검출방법 및 패턴왜곡 검출장치를 얻을 수 있다.

또한, 이것에 의해, 에러의 중요도의 선별을 행하는 패턴왜곡 에러 선별기능을 구비할 수 있다. 요컨대, 검출된 패턴왜곡 에러를 선별함으로써, 중요한 에러의 검출을 고기능으로 행할 수 있다.

(실시예 7)

실시예 7에서도, 실시예 6에 나타낸 도 16의 패턴왜곡 검출장치를 사용한다.

다음에, 동작에 관해 설명한다.

도 27은 본 실시예 7에서의 에러선별 플로우이다. 실시예 1의 도 2의 플로우와 다른 것은 스텝 26a(ST26a)와 스텝 28a(ST28a)이며, 그 이외는 동일하다. 단, 도 27의 스텝 ST 21에서는, 검증 레이아웃 패턴을 기초로 하고 있고, 스텝 ST24에서는, 기준 레이아웃 패턴을 기초로 하고 있다.

실시예 1의 도 2에서는, 스텝 25(ST25)에서, 완성 예측패턴 내부에 하한검사용 기준패턴 데이터가 완전히 포함되는가를 묻고, 스텝 26(ST26)에서 포함되지 않은 부분의 위치, 크기의 정보를 출력한다. 또한, 스텝 27(ST27)에서, 상한검사용 기준패턴의 내부에 완성 예측패턴이 완전히 포함되는가를 묻고, 스텝 28(ST28)에서 포함되지 않은 부분의 위치, 크기의 정보를 출력한다. 그리고, 이 양쪽의 출력은 모두 동일한 표시처로 출력하고 있다.

이에 대해, 본 실시예 7에서는, 스텝 25(ST25)에서 완성 예측패턴 내부에 하한검사용 기준패턴 데이터가 완전히 포함되는가를 묻고, 스텝 26a(ST26a)에서 포함되지 않은 부분의 위치, 크기의 정보를 축소 에러로 하여 정해진 표시처로 출력한다. 또한, 스텝 27(ST27)에서, 상한검사용 기준패턴의 내부에, 완성 예측패턴이 완전히 포함되는가를 묻고, 스텝 28a(ST28a)에서 포함되지 않은 부분의 위치, 크기의 정보를 확대에러로 하여 별도의 표시처에 출력한다. 즉, 이 양쪽의 출력을 각각 별도의 표시처에 출력하여, 별도로 표시하거나, 색분류하여 표시하거나 한다.

이와 같이, 본 실시예에서는 스텝 26a(ST26a)와 스텝 28a(ST28a)에서 검출된 에러의 출력처가 다른 점이, 실시예 1과 크게 다르다.

이것을 구체예에 입각해서 설명한다. 도 28에 도 23의 트랜지스터 게이트 배선(231)을 검증대상으로 한 경우의 검증결과를 나타낸다. 도 28에 있어서, 231은 트랜지스터의 게이트 배선, 232는 활성영역, 281은 패턴이 좁은 방향으로 벗어나는 에러, 282는 패턴이 넓은 방향으로 벗어나는 에러이며, 양자는 선별되어 출력되고 있는 것을 알 수 있다. 이 예에서는 색표시가 다른 것을 해칭의 차이에 의해 표시하고 있다.

이상과 같이, 본 실시예에 따르면, 패턴왜곡이 넓은 부분과 좁은 부분을 선별하여 검출할 수 있다.

더구나, 도 29는 실시예 6과 실시예 7을 조합하여, 회로적으로 중요한 부분의 에러를 선별하고, 또한, 패턴이 좁은 에러(291)와 넓은 에러(292)를 구별하여 검출한 결과를 나타내고 있다.

이상 설명한 것 같이, 본 실시예에 따르면, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴에 대해 완성패턴이 좁은지 넓은지로 에러를 선별하는 패턴왜곡 검출방법 및 장치를 얻을 수 있다.

(실시예 8)

이상 설명한 각 실시예에서는, 완성 예측패턴 데이터와 설계 레이아웃 데이터(또는 기준 레이아웃 데이터)의 사이에서 비교를 행함으로써, 패턴왜곡이 큰 부분을 검출하였다. 그런데, 프로세스상 중요한 팩터로서는 예측패턴 치수에 덧붙여, 콘트라스트의 문제가 있다.

도 30에 설계 레이아웃 패턴(301)의 일례를 나타낸다. 도 31은 도 30의 점선 A-A로 표시되는 부분에 대해, 광학강도, 광학강도 등으로부터 계산되는 레지스트의 용해도, 또는 에칭 레이트의 분포를 나타낸 것이다. 횡축은 도 30의 점선 A-A 상에서의 위치, 세로축은 강도를 나타낸다. 마찬가지로, 도 32는 다른 설계 레이아웃 패턴(321)을 나타내고, 도 33은 도 32의 점선 B-B에 대한 동일한 그래프를 나타낸다.

실시예 1의 패턴왜곡 검증에서는, 도 31, 도 33에 있어서 강도 t와 같은, 어떤 1개의 강도가 되는 부분이 완성패턴의 엣지로 되는 것으로서 완성패턴을 예측하고, 이 패턴과 설계 레이아웃 패턴 사이에서 왜곡이 큰 부분을 검출하고 있었다. 도 30, 도 32의 설계 레이아웃 패턴에 대해, 실시예 1에 의한 검증을 행한 결과를 각각 도 34, 도 35에 나타낸다. 도 34에 있어서, 301은 설계 레이아웃 패턴, 341은 전술한 강도 t에 의해 예측된 완성패턴이다. 또한, 도 35에 있어서, 321은 설계 레이아웃 패턴, 351은 전술한 강도 t에 의해 예측된 완성패턴이다. 도 34에서도, 도 35에서도, 완성패턴과 설계 레이아웃 패턴 사이의 벗어난 양은 변하지 않기 때문에, 검증결과에서는 서로 차이가 나지 않는다.

그런데, 어떠한 요인에 의해 프로세스의 조건이 변동하여, 도 31 또는 도 33의 강도 t에서 결정된 패턴엣지가, 강도 tu, 또는 강도 tl에서 결정되는 일이 있다. 도 36에, 도 30의 설계 레이아웃 패턴에 대해, 패턴엣지를 결정하는 강도를 바꾼 경우의 완성패턴을 나타낸다. 도 36에 있어서, 301은 설계 레이아웃 패턴, 361은 강도 t에서, 362는 강도 tu에서, 363은 강도 tl에서 완성패턴 엣지가 결정된다고 했을 때의 완성패턴을 나타낸다.

마찬가지로 해서, 도 32의 설계 레이아웃 패턴에 대한 완성 예측패턴을 도 37에 나타낸다. 도 37에 있어서, 321은 설계 레이아웃 패턴, 371은 강도 t에서, 372는 강도 tu에서, 373은 강도 t1에서 완성패턴 엣지가 결정된다고 했을 때의 완성패턴을 나타낸다. 도 36과 비교하여, 도 37에서는 완성패턴을 결정하는 강도를 변화시켰을 때의 완성패턴의 치수변동이 현저한 것을 알 수 있다. 이것은, 도 31과 도 33의 그래프를 비교하여 알 수 있는 것 같이, 도 37의 경우에 있어서, 도 36의 경우에 비해, 패턴엣지에서의 강도 콘트라스트가 작기 때문이다. 콘트라스트가 작은 부분에서는 패턴의 완성이 나쁘기 때문에, 이러한 부분을 검증할 필요가 있다.

또한, 광학조건을 변화시킨 경우에는, 광학강도 분포 자체가 변화한다. 예컨대, 광학조건 중에서 디포커스값을 바꾼 경우, 광학강도 자체가 변화한다. 이러한 경우에도, 패턴변동의 차이가 큰 부분을 검증할 필요가 있다.

본 실시예 8에서는, 이러한 과제에 대응한 패턴왜곡 검출에 관해 설명한다.

도 38은 본 실시예 8의 패턴왜곡 검출장치의 구성을 나타낸 블록도이다.

도 38에 있어서, 16은 패턴의 콘트라스트를 검증하는 조건을 유지하기 위한 콘트라스트 검증조건 유지부, 17은 콘트라스트 검증조건을 바탕으로 패턴의 콘트라스트 정보를 검출하는 콘트라스트 정보 검출수단, 18은 검증한 결과를 유지하는 콘트라스트 정보 유지부를 나타낸다. 또한, 완성 예측패턴 데이터 유지부(5)는 복수개 설정되며, 여기에서는 예로서 2개가 표시되어 있다.

본 실시예 8의 구성이 본 실시예 1과 다른 것은, 완성 예측패턴 데이터 유지부(5)를 복수개 구비하여, 복수의 광학조건 또는 패턴형성 프로세스 조건, 예컨대 복수의 광학강도에 의해 예측된 복수의 완성 예측패턴 데이터를 각각 유지하도록 하고 있는 것과, 콘트라스트 검증조건 유지부(16)를 입력으로 하는 정보 검출수단(17)을 구비하여, 그 출력을 콘트라스트 정보 유지부(18)에 유지하도록 하고 있는 점이다. 또한, 콘트라스트 검증조건으로서는, 예컨대, 나중에 설명하는 패턴의 언더사이징량을 소정값으로 정한 것으로 하고, 콘트라스트 정보 유지부(18)는 이 값을 유지한다.

다음에, 동작에 관해 설명한다.

도 39는 도 38의 패턴왜곡 검출장치의 동작을 나타낸 플로우챠트이다. 스텝 391(ST 391), 스텝 392(ST392)에서는, 도 38의 장치에 의해 다른 광학조건 또는 패턴형성 프로세스 조건으로 완성 예측패턴을 계산하고, 각각 완성 예측패턴 데이터 유지부(5)에 출력한다. 스텝 393(ST393)에서는, 콘트라스트 정보 검출수단(17)에서, 이들 출력에 대해 마스크 정반정보(正反情報), 또는 출력된 도형 사이에서의 대소포함 관계를 바탕으로 하여, 다음 공정의 차이연산으로 어느 쪽에서 어느 쪽을 차이연산하면 좋은지를 구한다.

스텝 394(ST394)에서는, 완성 예측패턴 사이에서 차이연산을 행한다. 스텝 395(ST395)에서 차이연산의 결과에 대해, 콘트라스트 검증조건 유지부(16)로부터의 검증조건에 따라, 지정량 만큼 언더사이징을 행하여, 결과를 콘트라스트 정보유지부(18)에 출력한다. 이와 같이 언더사이징을 행하는 것에 의해, 콘트라스트의 작은 부분 만을 검출하는 것이 가능하다.

이하, 구체예에 입각하여 설명한다. 도 30의 검증 레이아웃 패턴(301)을 입력으로 한 경우, 도 39의 스텝 391(ST391)에서는, 도 40에 나타낸 것 같은 완성 예측패턴(401)이, 스텝 392(ST392)에서는 도 41에 나타낸 도면 같은 완성 예측패턴 (411)이 출력된다. 이 경우에, 복수의 광학조건 또는 패턴형성 프로세스 조건으로서는, 패턴형성의 노광의 광학강도를 변화시키고 있다.

다음에, 스텝 393(ST393)에서, 도 40의 결과로부터 도 41의 결과를 차이연산하는 것을 판단한다. 도 42에, 스텝 394(ST394)에서 차이연산을 행한 결과의 패턴(421)을 나타내었다. 더구나, 콘트라스트가 낮은 부분을 검출하기 위해 언더사이징하면, 도 43과 같이 된다. 콘트라스트가 낮은 부분이 없기 때문에 에러 도형은 출력되지 않는다.

또한, 여기에서 언더사이징이란, 도 42의 패턴(421)의 외측(요컨대, 도 40의 패턴(401)의 외측)을 소정량 축소하고, 도 42의 패턴(421)의 내측(요컨대, 도 41의 패턴(411)의 외측)을 소정량 확대하는 것을 말한다.

마찬가지로 하여, 도 32의 검증 레이아웃 패턴(321)을 입력으로 한 경우에는, 도 39의 스텝 391(ST39l)에서는 도 44에 나타낸 것 같은 완성패턴(441)이, 스텝 392(ST392)에서는 도 45에 나타낸 것 같은 완성패턴(451)이 출력된다. 스텝 393(ST393)을 거쳐, 스텝 394(ST394)에서 도 44로부터 도 45의 도형을 차이연산하여 도 46에 나타낸 패턴(461)을 얻을 수 있고, 더구나 언더사이징하면, 도 47과 같은 에러패턴(471)을 얻을 수 있다.

이와 같이, 본 실시예에 따르면, 완성 예측패턴에 대해 프로세스 조건이 열악한 부분인 저 콘트라스트부를 검출할 수 있다.

이상 설명한 것 같이, 본 실시예에 따르면, 복수의 광학조건 또는 복수의 패턴형성 프로세스 조건, 예컨대 복수의 광학강도에 대해 완성 예측패턴을 구하고, 그들 사이에서 차이연산을 행하여, 남은 도형에 대해 지정량 언더사이징을 행하는 것에 의해, 콘트라스트가 작은 부분을 검출하여, 콘트라스트 검증을 행하는 패턴왜곡 검출방법 및 장치를 얻을 수 있다.

또한, 이것에 의해, 광학강도의 콘트라스트가 어떤 값보다도 작은 부분에 패턴왜곡 에러를 출력하는 검증기능을 갖는 패턴왜곡 검출방법 및 장치를 얻을 수 있다.

이와 같이 본 실시예에서는, 복수의 광학조건이나 복수의 패턴형성 프로세스조건의 변화에 대해 완성 예측패턴 치수의 변동이 현저한 부분의 검증을 행할 수 있다.

또한, 본 실시예 8을 다음과 같이 요약할 수 있다.

본 실시예 8의 패턴 검출장치는, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 완성패턴 예측수단과, 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화 수단과, 다각형화된 완성 예측패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단을 구비하여 이루어진 것이다.

또한, 본 실시예 8의 패턴 검출방법은, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과, 완성 예측패턴의 윤곽을 다각형화하는 스텝과, 다각형화된 완성 예측패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 스텝으로 포함하여 이루어진 것이다.

다음에, 본 실시예 8에 있어서, 그 패턴왜곡 검출장치는, 컴퓨터에 의해 구성될 수 있다. 또한, 그 패턴왜곡 검출방법은, 그 프로세스를 판독가능한 기록매체에 컴퓨터 프로그램으로서 기록하고, 그 연산을 컴퓨터에서 실행시키는 것에 의해 행할 수 있다.

이 경우, 본 실시예 8에 있어서, 프로그램 기록매체에 기록하는 컴퓨터에서 실행시키기 위한 프로그램으로서는, 다음의 것을 기록한다. 즉, 반도체 제조 프로세시에 적용되는 설계 레이아웃 패턴 또는 검증 레이아웃 패턴의 데이터와 패턴 형성 프로세스 조건을 메모리 영역에 형성하는 처리와, 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 처리와, 완성 예측패턴의 윤곽을 다각형화하는 처리와, 다각형화된 완성 예측패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 완성 예측패턴의 패턴왜곡을 검출하는 처리를, 프로그램으로서 기록한다.

또한, 여기에서의 도형연산은, 다각형화된 복수의 완성 예측패턴을 서로 비교하는 연산인 경우를 포함하는 것이다.

또한, 이에서 기재된 각 실시예도, 그 패턴왜곡 검출장치는 컴퓨터에 의해 구성할 수 있다. 또한, 그 패턴왜곡 검출방법은, 그 프로그램을 컴퓨터에서 판독가능한 기록매체에 컴퓨터 프로그램으로서 기록하고, 그 연산을 컴퓨터에서 실행시키는 것에 의해 행할 수 있다. 그리고, 각각의 패턴왜곡 검출방법을, 컴퓨터에서 실행시키기 위한 프로그램으로서 기록된 컴퓨터 판독가능한 기록매체를 제공할 수 있다.

(실시예 9)

도 48은, 도 16 및 도 38을 조합한 것으로, 실시예 6∼8에서 설명한 기능을 모두 포함하는 패턴왜곡 검출장치의 구성의 예를 나타낸 블록도이다. 이상과 같이 하면, 실시예 6∼8의 전체의 기능을 갖는 패턴왜곡 검출장치를 얻을 수 있다.

또한, 상기 실시예 6∼9에서는, 패턴왜곡부의 검출에 대해서만 기술하였으나, 이 검출결과를 바탕으로, 설계 레이아웃 패턴 데이터를 자동수정하는 것도 가능한 것은 분명하다. 또한, 콘트라스트의 고저에 의해서 에러의 선별을 행하는 것, 및 그 결과를 사용하여 설계 레이아웃 패턴 데이터를 자동수정하는 것도 가능한 것은 명백하다.

(실시예 10)

이상 설명한 각 실시예, 예컨대 전형적으로는, 실시예 1에 있어서, 도 1 및 도 2를 참조하여 설명한 패턴왜곡 검출장치 및 패턴왜곡 검출방법에 있어서는, 단일의 완성 예측패턴에 의해 패턴왜곡의 검증을 행하고 있기 때문에, 부분적으로 광학적, 프로세스적 조건이 다른 경우에 고정밀도한 검증을 행하는데는 한도가 있다.

이제부터 설명하는 각 실시예는, 상기한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 서로 다른 광학적, 프로세스적 조건에 따라 서로 다른 복수의 예측패턴을 작성하고, 이것들과 설계 레이아웃 패턴(기준 레이아웃 패턴)과의 사이에서 도형연산을 행함으로써, 패턴왜곡 에러의 검증을 더욱 고정밀도로 행하는 것을 목적으로 한다.

도 49는 본 실시예 10의 패턴왜곡 검출장치의 구성을 나타낸 블록도이다.

도 49를 도 1과 대비하면, 도 1에 있어서 설계 레이아웃 패턴 데이터 유지부(1)가, 도 49에서는 기준 레이아웃 패턴 데이터 유지부(1a)와 검증 레이아웃 패턴 데이터 유지부(1b)로 분해되어 있지만, 이것은 실시예 6에서의 도 16의 구성에서 이미 나타낸 것으로, 본 실시예의 새로운 점은 아니다.

도 49의 구성이 도 1의 구성과 다른 점은 다음과 같다. 먼저, 완성 예측패턴 데이터 유지부(5)에 새로운 제 1의 고정밀도화 완성패턴 예측수단(19)이 접속되어 있다. 또한, 제 1 고정밀도화 완성패턴 예측수단(19)에 제 1 완성패턴 예측사양 유지부(20)가 입력으로 접속되고, 제 1 고정밀도화 완성 예측패턴 데이터 유지부(21)가 출력으로서 접속되어 있다. 더구나, 제 1 고정밀도화 완성패턴 예측수단(19)에는, 기준 레이아웃 패턴 데이터 유지부(1a)가 입력으로서 접속되어 있다. 또한, 제 1 고정밀도화 완성 예측패턴 데이터 유지부(21)의 출력이 패턴왜곡 검출수단(8)에 접속되어 있다.

이와 같이, 본 실시예 10에서는, 기준 레이아웃 패턴 데이터 유지부(1a)와 완성 예측패턴 데이터 유지부(5)와 제 1 완성패턴 예측사양 유지부(20)를 입력으로 하는, 제 1 고정밀도화 완성패턴 예측수단(19)을 포함하는 것이 특징이다.

다음에, 동작에 관해 설명한다.

도 50은, 전술한 구성의 패턴왜곡 검출장치의 동작을 나타낸 플로우챠트이다.

도 50의 플로우에 있어서 스텝 501(ST501)에서 스텝 503(ST503)까지는, 실시예 1의 도 2에서의 스텝 21(ST21)부터 스텝 23(ST23)까지와 마찬가지이다. 또한, 도 50의 스텝 505(ST505) 이후도 도 2의 스텝 25(ST25) 이후와 마찬가지이다.

도 50에 있어서 스텝 504(ST504)가 본 실시예의 특징으로, 이 스텝 504(ST504)에서는, 복수의 광학조건, 및/또는 복수의 패턴형성 프로세스 조건에 대응하여 완성 예측패턴을 고정밀도화하기 위한 제 1 완성패턴 예측사양에 근거하여, 기준 레이아웃 패턴과 예측패턴 사이에서 도형연산을 행한다.

여기에서, 완성패턴 예측사양이란, 복수의 서로 다른 광학조건 또는 패턴형성 프로세스 조건에 의해 예측된 완성 예측패턴과, 기준 레이아웃 패턴 사이에서 도형연산을 행하기 위한 논리를 의미한다.

또한, 제 1 완성패턴 예측사양에 근거하는 제 1 완성패턴 예측에 있어서는, 기준 레이아웃 패턴과 단일의 완성 예측패턴과의 사이에서 도형연산을 행한다.

또한, 본 명세서에서 도형연산이란, 일반적인 레이아웃 검증 룰에서 가능한, AND, OR, NOT, XOR, 사이징, 도형끼리의 포함관계, 접촉, 코너부 처리, 내부·외부 간격 등의 처리를 단독, 또는 조합하여 행하는 것이다.

도 51에 입력 레이아웃 패턴, 즉 설계 레이아웃 패턴의 구체예를 나타내었다.

도 51에 있어서, 511은 트랜지스터의 활성영역, 512는 트랜지스터의 게이트 배선을 나타낸다. 이 중에서 게이트배선(512)을 입력으로 하여 실시예 1 등의 방법에 의해 패턴예측을 행한 결과를 도 52에 나타낸다. 도 52에 있어서, 521은 도 51과 동일한 활성영역이며, 522는 도 51의 게이트 배선(512)을 입력으로 하였을 때의 패턴예측이다.

한편, 입력 레이아웃 패턴에 대해, 실제로 웨이퍼 상에 패턴을 형성했을 때의 패턴형상을 도 53에 나타내었다. 도 53에 있어서, 531은 도 51과 동일한 활성영역이며, 532는 도 51의 게이트 배선(512)이 실제로 웨이퍼 상에 형성된 패턴의 형상이다. 도 52와 도 53을 비교하면, 활성영역(521, 531)과 겹치지 않은 부분의 형상이 크게 다른 것을 알 수 있다.

실제의 웨이퍼 프로세스에서는, 활성영역(521)의 영역을 형성한 후, 게이트 배선(522) 영역의 형성을 행하지만, 실제의 웨이퍼에서는 활성영역(521)의 도형의 영역 내외에서는, 지면의 법선 방향에서 고저차가 있다. 이 때문에, 게이트 배선(522)의 패턴은, 도 53과 같이 활성영역(531)의 영역 내외에서 다르게 형성되는 것이다. 따라서, 활성영역(531)의 영역 내외 등, 레이아웃 상의 조건이 다른 부분에서 패턴의 예측방향을 바꾸는 기능이 필요하게 된다.

도 54는 실시예 1의 패턴예측 사양의 구체예를 설명하기 위한 것으로, 게이트 배선의 예측패턴과 활성영역(도 51∼도 53의 활성영역 511, 521, 531)과의 관계를 나타낸 것이다.

도 54에 있어서, 541은 활성영역, 542는 게이트 배선의 예측패턴으로, 그 중에서 542a는 영역(541) 밖에 있는 예측패턴, 542b는 영역(541) 내부에 있는 예측패턴이다. 예측패턴 542a 및 542b는, 각각 예측패턴 542와 활성영역 541의 NOT 처리 및 AND 처리로 구할 수 있다.

여기에서, 제 1 고정밀도화 완성패턴 예측수단(19)이, 제 1 완성패턴 예측사양 유지부(20)로부터 공급되어 도형연산하기 위한 완성패턴 예측사양을「예측패턴(542a)의 영역을 언더사이즈하고, 그 결과로 예측패턴(542b)을 병합(OR 처리)하라」고 함으로써, 도 55에 나타낸 예측패턴(552)을 얻을 수 있다. 도 55의 활성영역(551)은 도 51∼도 53과 동일하다. 이와 같이, 도 55는 본 실시예에 의한 완성패턴 예측의 예를 나타낸 것이다.

이상과 같이, 완성패턴 예측사양을 도 50의 플로우에 적용함으로써, 도 53의 상태에 가까운 예측패턴을 얻는 것이 가능해진다.

또한, 여기에서는, 예측패턴(542)의 영역을 한정한 후, 예측패턴(542)과 활성영역(541)의 도형연산을 행하였으나, 영역을 한정하지 않고 예측패턴(542) 전체에 대해 도형연산을 행하는 것도 가능하다.

이상 설명한 것 같이, 본 실시예에서는, 복수의 광학조건 또는 복수의 패턴형성 프로세스 조건에 대응한 완성패턴 예측사양에 근거하여, 다각형화된 완성 예측패턴과 기준 레이아웃 패턴을, 고정밀도화 완성패턴 예측수단(19)에 있어서 도형연산하여, 다각형화된 완성 예측패턴을 고정밀도화할 수 있다.

이와 같이, 본 실시예에 따르면, 부분적으로 조건이 다른 프로세스에 대한 완성패턴의 예측 및, 이것에 따른 패턴왜곡 검증이 가능해진다. 또한, 본 실시예는 상기 단차에 의한 영향에 멈추지 않고, 일반적으로 레이아웃과 상관이 있는 예측패턴의 변형에 관해 유효한 것은 분명하다.

(실시예 11)

도 56은, 본 실시예 11에 의한 패턴왜곡 검출장치의 구성을 나타낸 블록도이다.

실시예 10의 도 49에 나타낸 구성과의 상위점은 다음과 같다. 먼저, 본 실시예의 도 56에서는, 도 49에서의 완성패턴 예측수단(2)으로부터 완성 예측패턴 데이터 유지부(5)에 이르기까지의 구성, 즉, 완성패턴 예측수단(2), 완성 예측패턴 윤곽의 다각형화수단(3), 정점수 삭감수단(4), 완성 예측패턴 데이터 유지부(5)를 복수계통 구비하는 것이다. 도 56에서는 이것을 2계통 나타내고 있다.

또한, 도 56에서는, 제 2 고정밀도화 완성패턴 예측수단(22)을 구비하고, 이것에 복수의 완성 예측패턴 데이터 유지부(5)가 입력으로서 접속되어 있다. 또한, 제 2 고정밀도화 완성패턴 예측수단(22)에는, 제 2 완성패턴 예측사양 유지부(23)가 입력으로서 접속되고, 제 2 고정밀도화 완성 예측패턴 데이터 유지부(24)가 출력으로서 접속되어 있다. 또한, 제 2 고정밀도화 완성 예측패턴 데이터 유지부(24)의 출력이 패턴왜곡 검출수단(8)에 접속되어 있다. 또한, 제 2 고정밀도화 완성패턴 예측수단(22)에는, 기준 레이아웃 패턴 데이터 유지부(1a)가 입력으로서 접속되어 있다.

이와 같이 본 실시예 11에서는, 기준 레이아웃 패턴 데이터 유지부(1a)와 복수의 완성 예측패턴 데이터 유지부(5)와 제 2 완성패턴 예측사양 유지부(23)를 입력으로 하는 제 2 고정밀도화 완성패턴 예측수단(22)을 포함하는 것이 특징이다.

여기에서, 완성패턴 예측사양이란, 복수의 서로 다른 광학조건 또는 패턴형성 프로세스 조건에 의해 예측된 완성 예측패턴과, 기준 레이아웃 패턴 사이에서 도형연산을 행하기 위한 논리를 의미한다.

또한, 제 2 완성패턴 예측사양에 근거하는 제 2 완성패턴 예측에 있어서는, 복수의 완성 예측패턴 사이에서 도형연산을 행한다.

다음에, 동작에 관해서 설명한다.

도 57은 본 실시예에서의 패턴왜곡 검출 플로우이다. 도 57의 플로우에 있어서 스텝 571(ST571)에서 스텝 573(ST573)까지는 실시예 10의 도 50에서의 스텝 501(ST501)에서 스텝 503(ST503)까지와 동일하다. 또한, 도 57의 스텝 576(ST576) 이후도 도 50의 스텝 505(ST505) 이후와 마찬가지이다.

도 57에 있어서 스텝 574(ST574)와 스텝 575(ST575)가 본 실시예의 특징으로, 실시예 10의 도 50에서는, 완성 예측패턴을 1개의 조건으로 구하고 있는데 반해, 본 실시예의 플로우에서는, 스텝 574(ST574)에서, 스텝 571(ST571)에서 스텝 573(ST573)까지의 플로우를 복수의 조건, 즉 복수의 광학조건 또는 복수의 패턴형성 프로세스 조건에 대응하여 복수회 행한다.

이렇게 하여 복수개 구해진 완성패턴에 대해, 제 2 고정밀도화 완성패턴 예측수단(22)에 있어서, 제 2 완성패턴 예측사양 유지부(23)로부터 공급되는 제 2 완성패턴 예측사양을 기초로, 스텝 585(ST585)에서 도형연산함으로써 완성 예측패턴을 구한다.

이하에서, 이것을 구체적으로 설명한다. 도 58은 본 실시예에 따른 패턴예측의 과정을 설명하기 위한 도면이다. 도 51의 게이트 배선(512)을 검증대상으로 하였을 때, 전술한 것과 같이, 활성영역(511)의 영역 내외에서 광학적 또는 프로세스적 조건이 다르다. 이것에 대해, 이와 다른 조건으로 패턴의 예측을 행한 예를 도 58에 나타내었다. 도 58의 활성영역(581)은 도 51의 활성영역(511)과 동일하고, 도 58의 582는 활성영역(581) 외부에서의 조건으로 예측된 패턴, 583은 활성영역(591) 내부의 조건으로 예측된 패턴이다.

다음에, 제 2 고정밀도화 완성패턴 예측수단(22)에 있어서, 제 2 완성패턴 예측사양 유지부(23)로부터의 제 2 완성패턴 예측사양에 근거하여, 완성 예측패턴을 각각 기준 레이아웃 패턴과 도형연산하여, 그 결과를 병합한다.

여기에서, 제 2 완성패턴의 예측사양을「예측패턴 583과 581의 AND 처리를 행한 결과와, 예측패턴 582와 581의 NOT 처리를 행한 결과를 병합(OR 처리)하라」라고 하면, 도 53에 나타낸 것과 같은 실제의 패턴에 가까운 결과를 얻을 수 있다.

이상과 같이, 본 실시예에 따르면, 광학조건 또는 패턴형성 프로세스 조건이 부분적으로 다른 복수의 프로세스에 대응하여 복수의 완성패턴을 예측하고, 이것들과 기준 레이아웃 패턴(설계 레이아웃 패턴)을 각각 도형연산하여, 그 결과를 병합하여 고정밀도화된 완성 예측패턴을 작성한다. 그리고, 이 고정밀도화된 완성 예측패턴을 사용하여 패턴왜곡 검증을 실시예 10보다도 고정밀도로 행하는 것이 가능해진다. 또한, 본 실시예는 상기 단차에 의한 영향에 멈추지 않고, 일반적으로 레이아웃과 상관이 있는 예측패턴의 변형에 관해 유효한 것은 명백하다.

(실시예 12)

실시예 12에 있어서 패턴왜곡 검증장치 및 검증 플로우의 설명은, 실시예 11과 동일한 도면을 사용하여 행한다. (실시예 12에서의 패턴왜곡 검증장치의 구성 및 검증 플로우는 실시예 11과 같다.)

실시예 11에서는, 복수의 완성 예측패턴과 기준 레이아웃 패턴(설계 레이아웃 패턴) 사이에서 각각 도형연산을 행하였으나, 본 실시예에서는 복수의 완성 예측패턴 사이에서 도형연산을 행하는 예를 나타낸다.

도 59는 입력 레이아웃 패턴, 즉 검증대상의 레이아웃 패턴을 나타낸 것이다. 도 60∼도 62는, 서로 다른 조건으로 예측된 완성 예측패턴을 나타낸 것이다. 도 63은 본 실시예에 의한 패턴예측 사양의 구체예를 설명하기 위한 것으로, 도 60∼도 62를 겹쳐서 표시한 것이다.

복수의 조건으로 패턴왜곡의 검증을 할 때에는, 복수의 조건을 통해 가장 예측패턴이 크게 벗어나고 있는 경우를 구하는 일이 많다.

가장 패턴이 작게 되는 경우는, 전체의 완성 예측패턴의 AND 처리에 의해 구할 수가 있고(도 63의 예측패턴 633), 가장 패턴이 커지는 경우는 전체의 완성 예측패턴의 OR 처리에 의해 구할 수 있다(도 63의 예측패턴 632).

더구나, 본 발명에 따르면, 도 64에 나타낸 것 같이, 실시예 11에서 나타낸 도 58의 활성영역(581) 대신에, 활성영역(581)의 완성 예측패턴(도 64의 641)을 사용하고, 이것과 예측패턴 642, 643과의 사이에서 도형처리를 행하는 것으로, 더욱 고정밀도의 예측이 가능해진다. 도 64는 본 실시예에 따른 패턴예측 사양의 구체예를 설명하기 위한 것이다.

(실시예 13)

실시예 10∼12는 각각 조합시켜서 행하는 것에 의해 동일한 효과를 얻는 것이 가능한 것은 자명하며, 그 경우의 구성은 도 56과 동일하다.

또한, 상기 실시예 10∼13에서는, 패턴왜곡부의 검출에 대해서만 기술하였지만, 이 검출 결과를 바탕으로 설계 레이아웃 패턴 데이터를 자동수정하는 것도 가능한 것은 명백하다.

(실시예 14)

이상 설명한 각 실시예에서는, 예컨대 전형적으로는 실시예 1에 있어서는, 완성패턴을 설계 레이아웃 패턴으로부터 예측하고, 이것과 설계 레이아웃 패턴과의 사이에서 도형연산을 행함으로써, 완성 예측패턴이 설계 레이아웃 패턴에 대해 허용량 이상으로 벗어난 부분을 검출하고 있다(도 1 참조).

또한, 예컨대 실시예 6에 있어서는, 검증 레이아웃 패턴으로부터 완성패턴을 예측하고, 이것과 기준 레이아웃 패턴과의 사이에서 도형연산을 행하는 것에 의해, 완성 예측패턴이 기준 레이아웃 패턴에 대해 허용량 이상으로 벗어난 부분을 검출하고 있다(도 16 참조).

그렇지만, 이들 실시예에서는, 복수의 서로 다른 프로세스 조건이나 복수의 서로 다른 검증레이아웃 패턴 작성방법의 사이에서, 완성패턴이 어떻게 다른가를 검증하는 것은 불가능하다.

지금부터 설명하는 실시예 14는, 상기한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 서로 다른 조건으로 작성된 복수의 완성패턴에 관해 도형연산을 행함으로써, 복수의 완성 예측패턴 사이에서의 상위 부분을 검출함으로써, 각 조건 사이의 결과의 차이를 검증하는 것을 목적으로 한다.

도 65는 본 실시예 14의 패턴왜곡 검출장치의 구성을 나타낸 블록도이다.

제 65도에 있어서, 검증 레이아웃 패턴 데이터 유지부(1b), 패턴형성 프로세스 조건 유지부(10), 완성패턴 예측수단(2), 완성 예측패턴 윤곽의 다각형화수단(3), 정점수 삭감수단(4) 및 완성 예측패턴 데이터 유지부(5)는, 도 16과 동일한 것이지만, 도 65에서는 이것들이 복수 계통 구비되어 있다.

또한, 복수의 완성 예측패턴 데이터 유지부(5)에 새로운 완성 예측패턴 비교수단(25)이 접속되어 있다. 또한, 완성 예측패턴 비교수단(215)에 완성 예측패턴 데이터 비교사양 유지부(26)가 입력으로서 접속되고, 완성패턴 상위정보 유지부(27)가 출력으로서 접속되어 있다.

이와 같이, 본 실시예 14에서는, 복수의 완성 예측패턴 데이터 유지부(5)와 완성 예측패턴 데이터 비교사양 유지부(26)를 입력으로 하는, 완성 예측패턴 비교수단(25)을 포함하는 것이 특징이다.

다음에 동작에 관해 설명한다.

도 66은 전술한 구성의 패턴왜곡 검출장치의 동작을 나타낸 플로우챠트이다. 도 66의 스텝 661∼663(ST661∼ST663) 및 스텝 661'∼663'(ST661'∼ST663')은 도 2의 스텝 21∼23(ST21∼23)과 동일하다. 단, 도 66의 스텝 ST661 및 스텝 ST661'에서는 검증 레이아웃 패턴을 기초로 하고 있다.

이들 스텝 661∼663(ST661∼ST663)과 스텝 661'∼663'(ST661'∼ST663')의 차이는, 각각의 처리에서 사용하는 검증 레이아웃 패턴 데이터, 또는/및 패턴형성 프로세스 조건이 다른 것 뿐이다.

다음에, 스텝 664(ST664)에서는, 완성 예측패턴 비교사양 유지부(26)로부터의 완성 예측패턴 비교사양에 근거하여 복수의 완성 예측패턴 데이터 사이에서 도형연산을 행하고, 그 결과를 완성 예측패턴 상위정보로서 출력하여, 완성 예측패턴 상위정보 유지부(27)에 유지한다.

이와 같이 본 실시예에서는, 스텝 661∼663(ST661∼ST663)의 동작을 복수 계통 포함하는 점과, 이것들에 의해 구해진 복수의 완성 예측패턴 사이에서 도형연산을 행하는 것에 의해 그 상위점을 검출하기 위한 스텝 664(ST664)를 갖는 것이 특징이다.

바꿔 말하면, 본 실시예에서는, 2개의 완성패턴 데이터 사이의 XOR 처리를 행하여, 그 결과를 출력한다.

다음에 본 실시예의 변형예에 대해 설명한다.

복수의 완성 예측패턴 간의 비교의 한 형태로서, 복수의 완성 예측패턴 중에서 특정한 완성 예측패턴을 선택하여, 이것을 기초로 검사용 기준패턴을 작성한다. 그리고, 이 검사용 기준패턴과 복수의 완성 예측패턴을 비교하거나, 또는 복수의 완성 예측패턴 데이터 사이에서 도형연산을 행한다.

이 경우에, 검사용 기준패턴으로서, 특정한 완성 예측패턴보다 확대된 허용상한을 그리는 상한검사용 기준패턴과, 특정된 완성 예측패턴보다 축소된 허용하한을 그리는 하한검사용 기준패턴을 작성하고, 이것들의 상한 및 하한 검사용 기준패턴과 복수의 완성 예측패턴을 NOT 처리에 의해 비교한다.

이러한 프로세스는, 실시예 1에서 도 2(ST24), 도 6, 도 7 등을 참조하여 설명한 것과 마찬가지이므로, 상세한 설명은 생략한다.

이상과 같이, 본 실시예에 따르면, 복수의 완성 예측패턴 사이의 서로 다른 부분을 검출하는 것이 가능하다. 또한, 이 방법에 의해서 검출된 상위 부분에 대해, 다음과 같이 상위 부분의 분류를 행할 수 있는 것도 자명하다.

즉, 완성패턴이 기준 레이아웃 패턴보다 좁은지 넓은지를 선별하는 것, 또한, 패턴왜곡과 다른 설계 레이어와의 논리연산을 행하여 패턴왜곡 정보를 선별하는 것, 또한, 이 논리연산에 의해 패턴왜곡의 중요도 선별을 행하는 것 등이 가능하다. 이들에 대해서도 이미 실시예 6, 7 등에서 설명하고 있기 때문에, 중복 설명은 생략한다.

이상 설명한 것 같이, 본 실시예에서는, 복수의 서로 다른 패턴형성 프로세스 조건, 및/또는 복수의 검증 레이아웃 패턴 데이터에 대응하여 복수의 완성패턴을 예측하고, 예측된 복수의 완성 예측패턴 데이터를 도형연산함으로써, 예측패턴 데이터 사이의 상위 부분을 검출할 수 있다.

한편, 이상에서 각 실시예에 대해 설명한 본 발명의 일 국면을 이하와 같이 요약할 수 있다.

본 발명의 일 국면의 패턴 검출장치는, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성 패턴을 예측하는 완성패턴 예측수단과, 상기 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화수단과, 다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단으로 구비하여 이루어진 것이다.

또한, 본 발명의 일 국면의 패턴 검출방법은, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과, 상기 완성 예측패턴의 윤곽을 다각형화하는 스텝과, 다각형화된 완성 예측패턴 만을, 꼬는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 스텝을 포함하여 이루어진 것이다.

다음에, 본 발명에 있어서, 패턴왜곡 검출장치는, 컴퓨터에 의해 구성할 수 있다. 또한, 패턴왜곡 검출방법은, 그 프로세스를 컴퓨터로 판독가능한 기록매체에 컴퓨터 프로그램으로서 기록하고, 그 연산을 컴퓨터에서 실행시킴으로써 행할 수 있다.

이 경우에, 본 발명의 일 국면에 있어서, 프로그램 기록매체에 기록하는 컴퓨터에서 실행시키기 위한 프로그램으로서는, 다음과 같은 것을 기록한다. 즉, 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴 만을, 또는 설계 레이아웃 패턴 또는 검증 레이아웃 패턴과 기준 레이아웃 패턴의 데이터를 메모리 영역에 형성하는 처리와, 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 처리와, 완성 예측패턴의 윤곽을 다각형화하는 처리와, 다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴 또는 기준 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 처리를 프로그램으로서 기록한다.

이와 같은 패턴왜곡 검출장치, 검출방법 및 프로그램 기록매체에 따르면, 광학강도 시뮬레이션 등을 사용하여 계산된 정밀도 높은 완성 예측패턴의 패턴왜곡을 정밀도가 우수하게 검출할 수 있다.

한편, 이상의 각 실시예에 대해 설명한 본 발명의 패턴왜곡 검출장치 및 검출방법은, 반도체장치의 제조에 유효하게 사용된다.

반도체 제조 프로세스에 있어서는, 광리소그래피 기술 등에 의해 많은 패턴이 형성된다. 또한, 에칭 등의 패턴형성 프로세스도 많이 있다. 이들 많은 패턴형성 프로세스에 있어서, 초미세한 패턴을 정확하게 형성하기 위해, 전술한 패턴왜곡 검출장치 및 검출방법을 사용할 수 있다. 또한, 이러한 제조 프로세스에 의해, 미세하고 왜곡이 적은 패턴이 형성된 반도체장치를 얻을 수 있다.

본 발명은 이상과 같이 구성되어 있기 때문에, 다음과 같은 효과를 나타낸다.

본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 광학강도 시뮬레이션 등을 사용하여 계산된 정밀도가 높은 완성 예측패턴과, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터로부터 형성된 검사용 기준패턴 데이터를 비교하여, 패턴왜곡을 정밀도가 높게 검출할 수 있다.

또한, 완성 예측패턴과, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터를 직접 비교하여, 패턴의 왜곡을 검출할 수 있고, 특히 패턴 선폭에 관해 고정밀도로 패턴왜곡을 검출할 수 있다.

더구나, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 완성 예측패턴의 정점수를 삭감하도록 하였기 때문에, 검사용 기준패턴의 생성 및 검사용 기준패턴과 완성 예측패턴과의 비교에 범용의 디자인 룰 체크 프로그램을 사용할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 패턴왜곡의 상한검사용 기준패턴과, 하한검사용 기준패턴을 각각 별개로 형성하고 있기 때문에, 허용상한값 및 허용하한값을 별개로 설정하여, 패턴왜곡을 정밀도가 높게 검출할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 패턴 코너부에서의 패턴왜곡을 검출하지 않도록 검사용 기준패턴을 변형시키고 있기 때문에, 고정밀도가 요구되는 패턴 선폭에 관한 패턴왜곡만을 고정밀도로 검출할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 검사용 기준패턴의 생성은, 코너에 장방형을 발생시켜, 그 장방형과 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과의 도형연산, 및 사이징 처리 만으로 행하기 때문에, 이것도 범용의 디자인 룰 체크 프로그램을 사용할 수 있어, 간편하게 시스템을 구축할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 검사용 기준패턴의 형성에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너부에 발생하는 장방형의 사이즈를 조정하기 때문에, 패턴의 짧은 변의 패턴왜곡도 고정밀도로 검출할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 검사용 기준패턴의 형성에 있어서, 패턴의 미소단차부의 양 코너부에 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 설정하기 때문에, 미소단차 부근에 있는 변의 패턴왜곡도 고정밀도로 검출할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 검사용 기준패턴의 형성에 있어서, 패턴의 미소 단차부의 양 코너부의 중간점에, 변의 코너부에 설정하는 장방형 영역보다도 축소된 장방형 영역을 설정하기 때문에, 미소단차 부근에 있는 변의 패턴왜곡도 고정밀도로 검출할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 검사용 기준패턴의 형성에 있어서, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴의 코너 부분을 경사지게 컷트하기 때문에, 도형논리 연산처리가 불필요하게 되어, 처리 고속화가 가능해진다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에서는, 허용범위 이상의 패턴왜곡이 발생하는 패턴의 부분에 대해서, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터와 완성 예측패턴을 직접 비교하여, 패턴왜곡을 정확하게 구할 수 있다. 또한, 이 왜곡량을 정확하게 리포트할 수 있다. 또한, 이것에 의해 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 패턴왜곡의 검출에 있어서, 완성패턴이 설계 레이아웃 패턴 또는 기준 레이아웃 패턴보다 좁은지 넓은지를 선별하여 검출할 수 있다. 이에 따라, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 패턴왜곡과 다른 설계 레이어와의 논리연산을 행하여 패턴왜곡의 정보를 선별할 수 있다. 이에 따라, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 상기 논리연산에 의해 상기 패턴왜곡의 중요도 선별을 행할 수 있다. 이에 따라, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 복수의 광학조건, 및/또는 복수의 패턴형성 프로세스 조건에 대해서, 복수의 완성 예측패턴을 구하고, 완성 예측패턴의 정보를 얻을 수 있다. 이에 따라, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 복수의 완성 예측패턴 사이에서 차이연산을 행하고, 다시 언더사이징을 행하는 것에 의해, 완성 예측패턴의 콘트라스트가 작은 부분을 검출할 수 있다. 이에 따라, 설계 레이아웃 패턴 데이터 또는 기준 레이아웃 패턴 데이터의 수정을 정확하게 행할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 복수의 프로세스 조건 등에 대응한 완성 패턴예측 사양에 근거하여, 다각형화된 완성 예측패턴을 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 도형연산하기 때문에, 프로세스 조건 등에 대응하여 완성 예측패턴을 고정밀도화할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 복수의 프로세스 조건 등에 대응하여 복수의 다각형화된 완성 예측패턴을 작성하고, 설계 레이아웃 패턴 또는 기준 레이아웃 패턴과 도형연산하기 때문에, 프로세스 조건 등에 대응하여 완성 예측패턴을 고정밀도화할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 복수의 프로세스 조건 등에 대응하여 복수의 다각형화된 완성 예측패턴을 작성하고, 복수의 완성 예측패턴 사이에서 도형연산하기 때문에, 프로세스 조건 등에 대응하여 완성 예측패턴을 고정밀도화할 수 있다.

또한, 본 발명의 패턴왜곡 검출장치 및 검출방법에 따르면, 반도체 제조 프로세스에 있어서, 복수의 패턴형성 프로세스 조건, 및/또는 복수의 검증 레이아웃 패턴 또는 설계 레이아웃 패턴을 기초로 복수의 완성패턴을 예측하고, 이들 복수의 완성패턴에 관해 도형연산을 행하는 것에 의해, 복수의 완성패턴 사이에서의 상위 부분을 검출할 수 있다.

또한, 본 발명에 따르면, 상기한 것과 같은 패턴왜곡 검출장치 및 검출방법을 사용하여, 반도체 제조의 패턴형성 프로세스에 있어서, 초미세한 패턴을 정확하게 형성하고, 미세하고 왜곡이 적은 패턴을 사용한 반도체장치를 얻을 수 있다.

아울러, 본 발명의 프로그램 기록매체에 따르면, 광학강도 시뮬레이션 등을 사용하여 계산된 정밀도 높은 완성 예측패턴의 패턴왜곡을 정밀도가 우수하게 검출할 수 있다.

Claims (3)

1. 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 완성패턴 예측수단과, 상기 완성 예측패턴의 윤곽을 다각형화하는 완성 예측패턴 다각형화수단과,

   다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 패턴왜곡 검출수단을 구비한 것을 특징으로 하는 패턴 검출장치.
2. 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 스텝과,

   상기 완성 예측패턴의 윤곽을 다각형화하는 스텝과,

   다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 스텝을 포함하는 것을 특징으로 하는 패턴 검출방법.
3. 반도체 제조 프로세스에 있어서 설계 레이아웃 패턴 또는 검증 레이아웃 패턴 만을, 또는 설계 레이아웃 패턴 또는 검증 레이아웃 패턴과 기준 레이아웃 패턴의 데이터를 메모리 영역에 형성하는 처리와,

   상기 설계 레이아웃 패턴 또는 검증 레이아웃 패턴을 기초로 완성패턴을 예측하는 처리와,

   상기 완성 예측패턴의 윤곽을 다각형화하는 처리와,

   다각형화된 완성 예측패턴 만을, 또는 다각형화된 완성 예측패턴과 설계 레이아웃 패턴 또는 기준 레이아웃 패턴을 입력으로 하고, 입력된 데이터의 도형연산 처리에 의해 상기 완성 예측패턴의 패턴왜곡을 검출하는 처리를,

   컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터 판독가능한 프로그램 기록매체.