JP4076644B2 - パターン歪検出装置及び検出方法 - Google Patents
パターン歪検出装置及び検出方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体製造で用いる光リソグラフィやエッチング等のパターン形成プロセスで生じるパターン歪を検出するパターン歪検出装置及び検出方法に関するものである。さらに詳しくは、半導体製造プロセスで形成するパターンを予測し、その予測と設計レイアウトパターンとの差異を検出することによって、許容範囲以上のパターン歪が生じる可能性のある部分を検出するパターン歪検出装置及び検出方法に関するものである。
【０００２】
【従来の技術】
現在、半導体デバイスのデザインルールは、０．２μｍレベルまで達しており、それを転写するためのステッパの光源波長（エキシマレーザを用いる場合で、０．２４８μｍ）よりも小さくなっているのが現状である。このような状況では、解像性が極端に悪化するため、変形照明技術といった特殊な転写技術によって、解像性能を向上させている。
【０００３】
この変形照明を用いた場合は、解像性は向上するが、パターンの忠実性は悪化する。これを図６７を用いて説明する。図６７は、パターン形成における光近接効果の一例を示した図である。図６７は、ライン幅０．２５μｍに固定した設計レイアウトパターンに対して、互いに隣接するパターン間の距離、すなわちピッチを変化させた場合に、変形照明技術を用いて形成したレジストパターン寸法がどのように変化するかを示している。
【０００４】
図６７からわかるように、ピッチが、０．５μｍから１．０μｍの時に、レジスト寸法が急激に変化する。この変動量は、プロセスの条件によって変化するが、我々の実験によれば、最大０．０５μｍ生じることがわかっている。この変動量は、０．２５μｍデバイスが必要とする寸法精度が±０．０３μｍ以下であることを考えると、許容できる量ではない。
また、エッチングプロセスにおいても、パターンの微細化によりパターンの粗密差によるパターンの寸法変動が発生する。
【０００５】
この問題に対応するために開発された技術の一つとして、ピッチ検証技術がある。これを図１７を用いて説明する。図６８はピッチ検証方法の例を示した図である。このようなピッチ検証では、ある特定の線幅Ｌを持ったパターン１６１，１６２，１６３，１６４を抽出し、次にそれらのパターンの各辺とその辺に隣接する他のパターンの辺までの距離が特定値Ｓ２である辺１６５，１６６を抽出する。この手法により、パターンの線幅と、隣接する辺間の距離の和をピッチと考えれば、ある特定の線幅とピッチをもったパターンが存在しないことを検証することができる。もし、特定の線幅とピッチを持ったパターンが検出された場合は、必要に応じてレイアウトパターンの修正を行う。
【０００６】
【発明が解決しようとする課題】
このピッチ検証の問題点について、図６９を用いて説明する。上記の方法で、ある特定の線幅L1をもったパターンを抽出すると、パターン１７１，１７２，１７４，１７５の全部と、パターン１７３の一部が抽出される。次に、抽出されたパターンの辺で、隣接する他のパターンの辺までの距離が特定の値Ｓ２である辺を抽出すると、辺１７６，１７７，１７９が抽出される。この抽出された辺の内、辺１７６の一部である辺１７８と辺１７９は、本来抽出すべき辺ではない。なぜなら、図６７に示すパターンの変動は、同一線幅のパターンのみが隣接する場合には許容範囲以上となるが、辺１７８の場合のように隣接するパターン幅が大きい場合は、かならずしも許容範囲以上の寸法変動が生じるとは限らない。また、辺１７９の場合は、対向する辺の長さが小さいため、この場合は、許容範囲以上の寸法変動は生じない。すなわち、従来技術であるピッチ検証では、このような検出ミスを避けることができないという問題がある。
【０００７】
本発明は、上記のような課題を解決するためになされたもので、検出ミスがなく、高精度なパターン歪の検出ができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、回路的に重要な部分のパターン歪を高精度に検出するとともに、例えば光学強度のコントラストを考慮した検証ができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、異なる光学的、プロセス的条件に応じて異なる複数の仕上り予測パターンを作成し、これらの複数の仕上り予測パターンの間で図形演算を行うことにより、あるいは、これらと設計レイアウトパターンあるいは基準レイアウトパターンとの間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
【０００８】
【課題を解決するための手段】
この発明の請求項１のパターン歪検出装置は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に形成される仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成する検査用基準パターン作成手段と、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンのパターン歪を検出するパターン歪検出手段とを備え、上記検査用基準パターン作成手段は、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成することを特徴とするものである。
【０００９】
また、この発明の請求項２のパターン歪検出装置は、上記仕上り予測パターン多角形化手段に仕上がり予測パターン多角形の頂点数を削減する頂点数削減手段を備えたことを特徴とするものである。
【００１１】
また、この発明の請求項３のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とするものである。
【００１２】
また、この発明の請求項４のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に付加する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００１３】
また、この発明の請求項５のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に付加する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とするものである。
【００１４】
また、この発明の請求項６のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で所定サイズの矩形領域を付加してパターンを作成することを特徴とするものである。
【００１５】
また、この発明の請求項７のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００１６】
また、この発明の請求項８のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００１７】
また、この発明の請求項９のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とするものである。
【００１８】
また、この発明の請求項１０のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とするものである。
【００１９】
また、この発明の請求項１１のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００２０】
また、この発明の請求項１２のパターン歪検出装置は、上記パターン歪み検出手段によりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するパターン歪量算出手段を備えたことを特徴とするものである。
【００２１】
また、この発明の請求項１３のパターン歪検出装置は、上記パターン歪検出手段が、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とするものである。
【００２２】
また、この発明の請求項１４のパターン歪検出装置は、上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行うパターン歪情報選別手段を備えたことを特徴とするものである。
【００２３】
また、この発明の請求項１５のパターン歪検出装置は、上記論理演算により上記パターン歪の重要度選別を行うことを特徴とするものである。
【００２４】
また、この発明の請求項１６のパターン歪検出装置は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件について上記仕上りパターン予測手段により複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るコントラスト情報検出手段を備えたことを特徴とするものである。
【００２５】
また、この発明の請求項１７のパターン歪検出装置は、上記コントラスト情報検出手段が、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とするものである。
【００３２】
次に、この発明の請求項１８のパターン歪検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、上記仕上がり予測パターンの輪郭を多角形化するステップと、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成するステップと、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がり予測パターンのパターン歪を検出するステップとを含み、上記検査用基準パターンを作成するステップにおいて、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンを作成するサブステップと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成するサブステップとを含むことを特徴とするものである。
【００３３】
また、この発明の請求項１９のパターン歪検出方法は、上記仕上がりパターンの輪郭を多角形化するステップにおいて、仕上がり予測パターン多角形の頂点数を削減するサブステップを含むことを特徴とするものである。
【００３５】
また、この発明の請求項２０のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とするものである。
【００３６】
また、この発明の請求項２１のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００３７】
また、この発明の請求項２２のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とするものである。
【００３８】
また、この発明の請求項２３のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を付加してパターンを作成することを特徴とするものである。
【００３９】
また、この発明の請求項２４のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００４０】
また、この発明の請求項２５のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００４１】
また、この発明の請求項２６のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とするものである。
【００４２】
また、この発明の請求項２７のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とするものである。
【００４３】
また、この発明の請求項２８のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００４４】
また、この発明の請求項２９のパターン歪検出方法は、上記パターン歪みを検出するステップによりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するステップを含むことを特徴とするものである。
【００４５】
また、この発明の請求項３０のパターン歪検出方法は、上記パターン歪を検出するステップにおいて、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより、上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とするものである。
【００４６】
また、この発明の請求項３１のパターン歪検出方法は、上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行ないパターン歪の情報を選別するステップを含むことを特徴とするものである。
【００４７】
また、この発明の請求項３２のパターン歪検出方法は、上記論理演算により上記パターン歪の重要度選別を行うことを特徴とするものである。
【００４８】
また、この発明の請求項３３のパターン歪検出方法は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件について、上記仕上りパターンを予測するステップにより複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るステップを含むことを特徴とするものである。
【００４９】
また、この発明の請求項３４のパターン歪検出方法は、上記コントラスト情報を得るステップにおいて、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とするものである。
【００５２】
また、この発明の請求項３５のパターン歪検出方法は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件に対応して複数の多角形化された仕上り予測パターンを作成するステップと、上記複数の多角形化された仕上り予測パターンの間で図形演算し、その結果を仕上り予測パターンとして出力するステップを含むことを特徴とするものである。
【００５７】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるパターン歪検出装置の構成を示すブロック図である。図１において、１は、設計レイアウトパターンを保持する設計レイアウトパターンデータ保持部、２は、パターン転写プロセスおよびエッチングプロセス後の仕上がりパターンの形状をシミュレーション等により予測する仕上がりパターン予測手段、３は、仕上がりパターン予測手段２から出力されたデータから、仕上がりパターンの輪郭を、多角形データ（頂点座標のリスト形式）に変換する仕上がり予測パターン輪郭の多角形化手段、４は、仕上がり予測パターン輪郭の多角形化手段３から出力された多角形の頂点数を、一般のＣＡＤソフトウェアで取り扱うことのできる頂点数まで削減する頂点数削減手段、５は、頂点数を削減した多角形データを保持する仕上がり予測パターンデータ保持部である。
【００５８】
また、６は、設計レイアウトパターンデータから、許容範囲以上のパターン歪みを検出するために使用する基準パターンを作成する検査用基準パターン作成手段、７は検査用基準パターンデータ保持部、８は、仕上がり予測パターンと比較用基準パターンとを比較し、許容範囲以上のパターン歪みが生じている部分を抽出するパターン歪み検出手段、９はパターン歪情報保持部である。また、１０はパターン形成プロセス条件保持部である。
【００５９】
次に、図２〜図９を参照して、動作について説明する。
図２は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図３は、設計レイアウトパターンを示す図、図４は、図３の設計レイアウトパターンに基づきパターン形成プロセス条件を取り込んで計算した仕上がり予測パターンを示す図、図５は、図４の仕上がり予測パターンの輪郭を多角形化した多角形化パターンである。また、図６は、下限検査用基準パターンデータの作成方法を示す図、図７は、上限検査用基準パターンデータの作成方法を示す図、図８は下限検査用基準パターンと仕上がり予測パターンとの比較を示す図、図９は上限検査用基準パターンと仕上がり予測パターンとの比較を示す図である。
【００６０】
図１の装置構成を参照しながら、図２のフローチャートの流れに従って動作を説明する。まず、仕上がりパターン予測手段２において、設計レイアウトパターンデータ保持部１からの設計レイアウトパターン３１（図３）のデータと、パターン形成プロセス条件保持部１０からのパターン形成プロセス条件を入力として、光学シミュレーション等を用いて、ウェーハ上に形成される仕上がり予測パターン４０の形状（図４）を計算する（図２のステップＳＴ２１）。 通常、仕上がりパターン形状データは、ピットマップ状のデータ構造となっている場合が多い。
【００６１】
次に、仕上がり予測パターン輪郭の多角形化手段３において、仕上がり予測パターン形状データから、パターン形状の輪郭を図５に示すような多角形化した仕上がり予測パターン５０に変換し、頂点座標を出力する（ＳＴ２２）。
次に、この多角形化した仕上がり予測パターン５０の輪郭は、膨大な頂点数を持っているため、頂点数削減手段４において、冗長な頂点を可能な限り除去したり、矩形や台形に分割することで、一般のＣＡＤソフトウェアで取り扱える頂点数（通常２００頂点程度）まで削減する（ＳＴ２３）。 このようにして頂点数が削減された仕上がり予想パターンデータを、仕上がり予測パターンデータ保持部５に保存する。
【００６２】
次に、検査用基準パターン作成手段６において、仕上がり予測パターンに許容範囲以上にパターン歪みが発生する領域を抽出するために用いる２種類の検査用基準パターンデータを、設計レイアウトパターンデータ保持部１からの設計レイアウトパターンデータを用いて作成する（ＳＴ２４）。
その一つは、下限検査用基準パターンデータである。この下限検査用基準パターンデータの作成方法を、図６に示す。図６において、６１は設計レイアウトパターン、６２は矩形、６３は下限検査用基準パターンを示している。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形６２を発生させ、設計レイアウトパターンデータと、この矩形６２のＡＮＤ部分を設計レイアウトパターンデータから除去し、さらにパターン歪みの許容値だけアンダーサイズする。図６に示す実線のパターン６３のデータが、下限検査用基準パターンデータである。
【００６３】
もうーつは、上限検査用基準パターンデータである。この上限検査用基準パターンデータの作成方法を、図７に示す。図７において、７１は設計レイアウトパターン、７２は矩形、７３は上限検査用基準パターンを示している。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形７２を発生させ、設計レイアウトパターンデータと、この矩形７２をＯＲし、さらにパターン歪みの許容値だけオーバサイズする。図７に示す実線のパターン７３のデータが、上限検査用基準パターンデータである。こうして得られた検査用基準パターンデータを、検査用基準パターンデータ保持部７に保存する。
【００６４】
次に、パターン歪み検出手段８において、仕上がり予測パターンデータ保持部５に保存された仕上がり予測パターンと、検査用基準パターンデータ保持部７に保存された下限検査用基準パターンとを比較する（ＳＴ２５）。
図８は下限検査用基準パターンと仕上がり予測パターンの比較を示す図である。図８において、８０は仕上がり予測パターン、８３は下限検査用基準パターンを示す。図８に示すように下限検査用基準パターン８３の内部領域に、仕上がり予測パターン８０が存在する領域８４，８５が、許容範囲以上のパターン歪みが生じているところである。この領域の位置および大きさの情報を出力し（ＳＴ２６）、パターン歪情報保持部９に保存する。
【００６５】
次に仕上がり予測パターンと、上限検査用基準パターンとを比較する（ＳＴ２７）。 図９は上限検査用基準パターンと仕上がり予測パターンの比較を示す図である。図９において、９０は仕上がり予測パターン、９３は下限検査用基準パターンを示す。図９に示すように、仕上がり予測パターン９０が、上限検査用基準パターン９３の内部に完全に含まれていれば、許容範囲以上のパターン歪みが生じていないということである。もし、仕上がり予測パターン９０が、上限検査用基準パターン９３の外部に存在する場合は、許容範囲以上の歪みが発生しているので、この領域の位置および大きさの情報を出力し（ＳＴ２８）、パターン歪情報保持部９に保存する。
【００６６】
以上のように、この実施の形態によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンと、設計レイアウトパターンデータを直接比較するため、特にパターン線幅に関して高精度にパターン歪みを検出することができる。
すなわち、半導体パターン形成プロセスで生じるパターン歪を予測し、許容範囲以上のパターン歪の生じる部分を検出することができる。
さらに、この実施の形態によるパターン歪検出装置および検出方法は、頂点数を削減する頂点数削減手段及びステップをもっているため、検査用基準パターンの生成、および検査用基準パターンと仕上がり予測パターンとの比較に汎用のデザインルールチェックプログラムを使用することができる。
【００６７】
また、この実施の形態によるパターン歪検出装置および検出方法では、パターン歪みの上限検査用基準パターンと下限検査用基準パターンとをそれぞれ別個に形成し、これら上限検査用基準パターンおよび下限検査用基準パターン との比較によりパターン歪を検出する。したがって、パターン歪みの許容上限値及び許容下限値を別個に設定して、パターン歪みを検出することができる。
【００６８】
また、この実施の形態によるパターン歪検出装置および検出方法では、パターンコーナ部でのパターン歪みを検出しないように検査用基準パターンを変形させているため、高精度が要求されるパターン線幅に関するパターン歪みのみを高精度に検出できる。
また、検査用基準パターンの生成は、コーナに矩形を発生させ、その矩形と設計レイアウトパターンとの図形演算、およびサイジング処理だけで行うので、これも汎用のデザインルールチェックプログラムを使用することができ、簡便にシステムを構築することができる。
【００６９】
なお、この実施の形態１を次のように要約することができる。
この実施の形態１のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【００７０】
また、この実施の形態１のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【００７１】
次に、この実施の形態１において、図１に示したパターン歪検出装置は、コンピュータによって構成することができる。また、図２に示したパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この実施の形態１において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、設計レイアウトパターン基に作成した検査用基準パターンと多角形化された仕上り予測パターンとを比較する演算である場合を含むものである。
【００７２】
なお、以下に記載する各実施の形態も、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。そして、それぞれのパターン歪検出方法を、コンピュータに実行させるためのプログラムとして記録したコンピュータ読み取り可能な記録媒体を提供することができる。
【００７３】
実施の形態２．
図１０及び図１１は、この発明の実施の形態２における、パターン歪の検査用基準パターンの作成を説明するための図である。図１０は実施の形態１における検査用基準パターンの作成上の問題を説明するための図であり、図１１はこの実施の形態２において、パターンのコーナ間距離が小さい場合の検査用基準パターンの作成方法を示す図である。
【００７４】
上記の実施の形態１においては、コーナ部のパターン歪みを無視できるようにするために、設計レイアウトパターンのコーナ部に所定のサイズの矩形を発生させ、この矩形と設計レイアウトパターンとの図形演算で基準パターンを発生していた。
図１０は、この場合に起こりうる問題を説明するための図であり、図１０において、１０１は設計レイアウトパターン、１０２は矩形、１０３は下限検査用基準パターンを示す。図１０に示すように、この矩形１０２のサイズが、設計レイアウトパターン１０１の幅に対して、或いはその短辺の長さに対して、相対的に大きい場合は、矩形１０２が互いに重なり、下限検査用基準パターン１０３が必要以上に小さくなってしまう。この結果、仕上がりパターンの短辺のパターン歪みが検出されないという問題が発生する。
【００７５】
この実施の形態２では、この問題を解決するために、検査用基準パターンを作成する際に設計レイアウトパターンのコーナ部に発生した矩形が互いに接する、または重なる場合は、あらかじめ設定した値だけ双方の矩形が分離されるように矩形のサイズを調整する。この様子を図１１に示す。図１１において、１１１は設計レイアウトパターン、１１２は矩形、１１３は下限検査用基準パターンを示す。
【００７６】
図１１を参照して、上記のことを定式化すると以下のようになる。
設計レイアウトパターン１１１のコーナ間の最短距離をｃｄ、発生する矩形１１２の辺の長さをｗ１、許容パターン歪み量をａ、サイズ調整後の矩形の辺の長さをｗ２、下限検査用基準パターン１１３として最低限残存させたいパターン幅をｓｄとすると、ｃｄ≦ｗ１の時、下記（１）式で計算される幅ｗ２に、矩形の辺の長さを変更する。
ｗ２=ｃｄ−２×ａ−ｓｄ ・・・（１）
以上のように、設計レイアウトパターンのコーナ部に発生する矩形のサイズを調整することにより、パターン短辺のパターン歪みも精度良く検出できるようになる。
【００７７】
実施の形態３．
図１２及び図１３は、この発明の実施の形態３における、パターン歪の検査用基準パターンの作成を説明するための図である。図１２は実施の形態１において、パターンの辺に微小段差がある場合の検査用基準パターン作成上の問題を説明するための図であり、図１３はこの実施の形態３によりパターンの辺に微小段差がある場合の検査用基準パターンの作成方法を示す図である。
【００７８】
図１２において、１２１は設計レイアウトパターン、１２２は矩形、１２３は下限検査用基準パターン、１２４は微小段差部を示す。図１２に示すように、上記の実施の形態１では、設計レイアウトパターン１２１に微小段差部１２４が存在した場合は、微小段差部１２４に必要以上に大きい基準パターン作成用の矩形１２２が発生され、このように形成した下限検査用基準パターン１２３では、微小段差部１２４近辺のパターン歪みが検出できなくなる。
【００７９】
この実施の形態３では、この問題を解決するために、検査用基準パターンを作成する際に設計レイアウトパターンの微少段差部に発生した矩形が必要以上に大きくなる場合は、発生させる矩形の辺の長さを、コーナ間距離に連動させて調整する。この様子を図１３に示す。図１３において、１３１は設計レイアウトパターン、１３２は矩形、１３３は下限検査用基準パターン、１３４は微小段差部を示す。
【００８０】
図１３を参照して、上記のことを定式化すると以下のようになる。
設計レイアウトパターン１３１の微少段差部１３４のコーナ間の距離ｃｄ’が、所定の値以下となる微小段差の場合は、発生させる矩形１３２の辺の長さを、コーナ間距離ｃｄ’に連動させて調整し、図１３に示すように、その矩形をコーナ間の中点１３５に発生させる。
ｋを適宜に設定した係数、ｂを適宜に設定した定数として、調整後の矩形サイズｗ３の計算方法の一例を下記に示す。
ｗ３＝ｋ×ｃｄ’＋ｂ ・・・（２）
【００８１】
上記の例では、微少段差部を内部に含む１つの縮小した所定サイズの矩形を段差部の中点に設定したが、これは微少段差部の両コーナ間のどこかの中間点に設定してもよい。
また、微少段差部の両コーナ部に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を互いに連なるよう設定してもよい。
以上のように、この実施の形態によれば、微小段差部近辺のパターン歪みも高精度に検出することができる。
【００８２】
実施の形態４．
図１４は、この発明の実施の形態４における、パターン歪の検査用基準パターンの作成を説明するための図である。図１４において、１４１は設計レイアウトパターン、１４１ｃはそのコーナ部分、１４３は下限検査用基準パターンを示す。
上記の実施の形態１では、パターンのコーナ部におけるパターン変形を無視するために、コーナ部に矩形を発生し、図形論理演算により、コーナ部を除去していた。
【００８３】
これに対し、この実施の形態４では、図１４に示すように、設計レイアウトパターン１４１のコーナ部分１４１ｃを斜めにカットして削除し、さらにパターン歪みの許容値だけアンダーサイズして、コーナ部分を無視できる下限検査用基準パターンデータ１４３を作成する。
以上のように、この実施の形態によれば、図形論理演算処理が不要となり、処理高速化が可能となる。
【００８４】
実施の形態５．
図１５は、この発明の実施の形態５における、パターン歪検出装置の構成を示すブロック図である。図１５において、１１はパターン歪量算出手段、１２はパターン歪量表示手段を示す。これらは、図１に示したパターン歪検出装置に付加、合体されるものである。
図１５において、パターン歪量算出手段１１は、パターン歪情報保持部９から、許容範囲以上のパターン歪みが生じている領域の位置の情報を得て、その領域について、設計レイアウトパターンデータ保持部１からの設計レイアウトパターンデータと、予測パターンデータ保持部５からの予測パターンデータとを比較し、その差を図形論理演算で求め、パターン歪量表示手段１１に出力する。
【００８５】
以上のように、この実施の形態５では、許容範囲以上のパターン歪みが発生するパターンの辺が検出できた場合は、その部分の歪み量を正確にレポートするために、その辺に対応する部分の、設計レイアウトパターンデータと仕上がり予測パターンの差を図形論理演算で求め、出力する。
これにより、設計レイアウトパターンデータの修正が正確に行える。また、設計レイアウトパターンデータを自動修正することも可能である。
【００８６】
なお、上記の各実施の形態では、仕上がり予測パターンと検査用基準パターンの比較を例として記述したが、この発明によれば、異なる設計レイアウトパターンから計算された仕上がり予測パターン同士の差、あるいは異なるパターン形成プロセス条件で計算された仕上がり予測パターン同士の差がある許容値以内にあるかどうかを検証することも可能である。
【００８７】
なお、以上の実施の形態１〜５の説明において、「設計レイアウトパターン」を、検査用基準パターンを作成する基とする場合には、これを「基準レイアウトパターン」と称することができる。本明細書において、必要に応じ、あるいは適宜この表現を用いる。
また、以上の実施の形態１〜５の説明では、仕上がりパターンの予測を、「設計レイアウトパターン」を基にして行った。しかし、実際にパターン形成プロセスを経た場合に、最終的に「設計レイアウトパターン」あるいは「基準レイアウトパターン」と同じパターンが得られるように、「設計レイアウトパターン」を補正したものを基に仕上がりパターンの予測を行うことができる。この場合に、この補正した設計レイアウトパターンを、「検証レイアウトパターン」と称することができる。また、仕上がりパターンの予測の基にする「設計レイアウトパターン」とこの補正した設計レイアウトパターンとを含んで、「検証レイアウトパターン」と称することができる。本明細書において、必要に応じ、あるいは適宜この表現を用いる。
【００８８】
さて、以上に説明した実施の形態では、パターン形成プロセスで生じるパターン歪を検出するために、設計レイアウトパターンからプロセス後の仕上がりパターンを求め、その輪郭を多角形化した後、設計レイアウトパターンをオーバー又はアンダーサイジングしたものと仕上がりパターン間で差演算を行うことにより、一定以上のパターン歪みが生じる個所を検証するものである。
この方法では、設計レイアウトパターンとプロセス後の仕上がりパターンの差が（コーナー部以外で）規定値以上の場合、全てをエラーとしている。
【００８９】
以下に説明する実施の形態では、されにこれを改善して、回路的に重要でない部分のエラーと重要な部分のエラーとの両方を区別して検出することができるようにする。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるようにするものである。
また、仕上がりパターンの寸法のみを検証の条件とするにとどまらず、プロセス上重要である、例えば光学強度のコントラストを考慮してエラーの生じやすいパターンの個所を検出することができるようにするものである。
【００９０】
実施の形態６．
図１６は、この発明の実施の形態６によるパターン歪検出装置の構成を示すブロック図である。図１６において、１ａは、基準レイアウトパターンを保持する基準レイアウトパターンデータ保持部、１ｂは、検証レイアウトパターンを保持する検証レイアウトパターンデータ保持部である。
【００９１】
また、１３はパターン歪情報保持部９に保持されたパターン歪情報を、与えられた条件のもとで選別するための選別条件を保持するパターン歪情報選別条件保持部、１４はパターン歪情報選別条件保持部１３からの選別条件に基づいて、パターン歪情報保持部９からのパターン歪情報を選別するパターン歪情報選別手段、１５はパターン歪情報選別手段１４から出力されたエラー情報を保持するエラー情報保持部である。一例として、パターン歪情報選別条件としては、半導体製造プロセスに用いる他の設計レイヤーのデータを用い、パターン歪情報選別手段１４において、検出したパターン歪情報と他の設計レイヤーのデータとの論理演算を行わせる。その他の部分は、図１と同様である。
【００９２】
この実施の形態では、パターン歪情報保持部９、基準レイアウトパターンデータ保持部１ａ、およびパターン歪情報選別条件保持部１３を入力とする、パターン歪情報選別手段１４を含むことが特徴である。
実施の形態１の図１に示した構成では、仕上がりパターン予測手段２と検査用基準パターン作成手段６には共に設計レイアウトパターンデータ保持部１を入力としていたが、図１６では、検証レイアウトパターンデータ保持部１ｂと基準レイアウトパターンデータ保持部１ａの異なるデータを入力としている。これは、一般的に用いられる例を示したものであり、これに限定されるものではない。
【００９３】
ここで、基準レイアウトパターンは、補正前の設計レイアウトパターンであり、最終的に形成しようとするパターンである。
検証レイアウトパターンは、補正前の設計レイアウトパターンと同一のパターン（つまり、基準レイアウトパターンと同一のパターン）の場合と、補正後のレイアウトパターンの場合とがある。この補正後のレイアウトパターンとは、実際にパターン形成プロセスを経た場合に、最終的に設計レイアウトパターン又は基準レイアウトパターンと同じパターンが得られるように設計レイアウトパターンを補正したパターンである。
【００９４】
これを具体例に即して説明すると、図１７は検証レイアウトパターン１７１として、ラインアンドスペースパターンを示したものである。図１８は図１７の検証レイアウトパターン１７１による仕上がりパターン１８１を示したものである。図１９は図１８の仕上がりパターン１８１を検証レイアウトパターン１７１と比較した場合のエラー出力１９１を参考として示したものである。
【００９５】
また、図２０は基準レイアウトパターン（補正前の設計レイアウトパターン）２０１を示したものである。図２１は検証レイアウトパターン１７１から求めた仕上がりパターン１８１と基準レイアウトパターン２０１とを比較した場合のエラー出力を示したものである。このようにエラー出力が出ないように、基準レイアウトパターン２０１を補正して検証レイアウトパターン１７１とし、実際のパターン形成装置で使用するわけである。
以上は、実施の形態１の図１の変形として、検証レイアウトパターンが用いられる例を示したもので、このことはこの実施の形態６に本質的なことではない。
【００９６】
さて、次に、この実施の形態６の特徴点の動作について説明する。
図２２は、図１６のパターン歪検出装置の動作を示すフローチャートである。まず、図２２のステップ２２１（ＳＴ２２１）において、実施の形態１の図２のパターン歪み検出フローのステップ２１（ＳＴ２１）からステップ２８（ＳＴ２８）までのフローと同様なフローにより、図１６のパターン歪情報保持部９にパターン歪み情報を出力する。
【００９７】
次に、ステップ２２２（ＳＴ２２２）において、パターン歪情報選別条件保持部１３からのパターン歪み情報選別条件に基き、パターン歪情報選別手段１４において、基準レイアウトパターンあるいは設計レイアウトパターンとパターン歪み情報との間で図形演算を行い、結果をエラー情報としてエラー情報保持部１５に出力する。例えば、他の設計レイヤとエラーとの論理演算を行うことによりエラーを選別する。
【００９８】
上記の動作を具体例に即して説明する。図２３は設計レイアウトパターンの具体例を示す。図２３において、２３１はトランジスタのゲート配線、２３２は活性領域を示す。
図２４は、ゲート配線２３１を入力として、実施の形態１の方法により、パターン歪み検証を行った結果のエラー出力例を比較のために示す。図２４において、２３１はトランジスタのゲート配線、２３２は活性領域、２４１はパターン歪みエラーである。この図２４において、回路的には、活性領域２３２の上にあるエラー２４１がトランジスタの特性を決める寸法として重要であるが、それ以外の部分は回路的に高精度を要求されない。よって、回路上の重要度によってこれらのエラーを分類する機能が望まれ、また必要となる。
【００９９】
図２５は、この実施の形態６により、パターン歪み検証を行った結果のエラー出力例を示す。図２５において、２３２は活性領域、２５１は図２２のステップ２２１（ＳＴ２２１）でパターン歪情報保持部９から出力されるエラーを示す。
【０１００】
この実施の形態６において、回路上の重要度によるエラーの分類は、図１６のパターン歪み情報選別条件保持部１３から、パターン歪み情報選別条件を、「エラーと活性領域の AND演算を行え」として、パターン歪情報選別手段１４に入力することにより行う。
これを入力として、パターン歪情報選別手段１４で、「エラーと活性領域の AND 演算を行え」という演算を行うと、活性領域上のエラーのみを選別することが可能である。
【０１０１】
図２６は、このようにして選別され、エラー情報保持部１５に出力されたエラーを示すもので、図２６において、２３１はトランジスタのゲート配線、２３２は活性領域、２６１が重要度で分類されたエラーを示す。
以上のように、この実施の形態によれば、回路的に重要な部分のエラーを選別して検出することが可能である。
【０１０２】
以上説明したように、この実施の形態によれば、半導体パターン形成プロセスで生じるパターン歪を予測し、許容範囲以上のパターン歪の生じる部分を検出することができる。
また、他の設計レイヤとパターン歪エラーとの論理演算を行うことによりエラーを選別することができるパターン歪検出方法およびパターン歪検出装置を得ることができる。
また、これにより、エラーの重要度の選別を行うパターン歪エラー選別機能を備えることができる。つまり、検出されたパターン歪エラーを選別することにより、重要なエラーの検出を高機能に行うことができる。
【０１０３】
実施の形態７．
実施の形態７においても、実施の形態６で示した図１６のパターン歪検出装置を用いる。
次に、動作について説明する。
図２７は、この実施の形態７におけるエラー選別フローである。実施の形態１の図２のフローと異なるのは、ステップ２６ａ（ＳＴ２６ａ）とステップ２８ａ（ＳＴ２８ａ）であり、その他は同じである。ただし、図２７のステップＳＴ２１では、検証レイアウトパターンを基としており、ステップＳＴ２４では、基準レイアウトパターンを基としている。
【０１０４】
実施の形態１の図２では、ステップ２５（ＳＴ２５）で、仕上がり予測パターン内部に、下限検査用基準パターンデータが完全に含まれるかを問い、ステップ２６（ＳＴ２６）で、含まれない部分の位置、大きさの情報を出力する。また、ステップ２７（ＳＴ２７）で、上限検査用基準パターンの内部に、仕上がり予測パターンが完全に含まれるかを問い、ステップ２８（ＳＴ２８）で、含まれない部分の位置、大きさの情報を出力する。そして、この両方の出力はともに同一表示先へ出力している。
【０１０５】
これに対して、この実施の形態７では、ステップ２５（ＳＴ２５）で、仕上がり予測パターン内部に、下限検査用基準パターンデータが完全に含まれるかを問い、ステップ２６ａ（ＳＴ２６ａ）で、含まれない部分の位置、大きさの情報を細るエラーとして、定められた表示先へ出力する。また、ステップ２７（ＳＴ２７）で、上限検査用基準パターンの内部に、仕上がり予測パターンが完全に含まれるかを問い、ステップ２８ａ（ＳＴ２８ａ）で、含まれない部分の位置、大きさの情報を太るエラーとして，別の表示先へ出力する。すなわち、この両方の出力をそれぞれ別の表示先へ出力し、別個に表示したり、色分け表示したりする。
このように、この実施の形態においてはステップ２６ａ（ＳＴ２６ａ）とステップ２８ａ（ＳＴ２８ａ）で検出されたエラーの出力先が異なる点が、実施の形態１と大きく異なる。
【０１０６】
これを具体例に即して説明する。図２８に図２３のトランジスタのゲート配線２３１を検証対象とした場合の検証結果を示す。図２８において、２３１はトランジスタのゲート配線、２３２は活性領域、２８１はパターンが細る方向に歪むエラー、２８２はパターンが太る方向に歪むエラーであり、両者は選別されて出力されていることが解る。この例では色表示が異なるのを、ハッチングの違いにより表している。
【０１０７】
以上のように、この実施の形態によれば、パターン歪みが太る部分と細る部分とを選別して検出することができる。
さらに、図２９は、実施の形態６と実施の形態７とを組み合わせて、回路的に重要な部分のエラーを選別し、かつ、パターンが細るエラー２９１と太るエラー２９２とを区別して検出した結果を示している。
【０１０８】
以上説明したように、この実施の形態によれば、設計レイアウトパターン又は基準レイアウトパターンに対して仕上がりパターンが細るか太るかでエラーを選別するパターン歪検出方法及び装置を得ることができる。
【０１０９】
実施の形態８．
以上説明した各実施の形態では、仕上がり予測パターンデータと設計レイアウトデータ（あるいは基準レイアウトデータ）との間で比較を行うことにより、パターン歪みの大きな部分を検出していた。ところが、プロセス上重要なファクターとしては予測パターン寸法に加え、コントラストの問題がある。
図３０に設計レイアウトパターン３０１の一例を示す。図３１は、図３０の破線Ａ−Ａで示される部分について、光学強度、光学強度等から計算されるレジストの溶解度、またはエッチングレートの分布を示す。横軸は図３０の破線Ａ−Ａ上での位置、縦軸は強度を示す。同様に、図３２は他の設計レイアウトパターン３２１を示し、図３３は、図３２の破線Ｂ−Ｂに対する同様のグラフを示す。
【０１１０】
実施の形態１のパターン歪み検証では、図３１、図３３における強度 t のような、ある１つの強度となる部分が仕上がりパターンのエッジとなるとして、仕上がりパターンを予測し、このパターンと設計レイアウトパターンの間で歪みの大きな部分を検出していた。図３０、図３２の設計レイアウトパターンに対して、実施の形態１による検証を行った結果をそれぞれ図３４、図３５に示す。図３４において、３０１は設計レイアウトパターン、３４１は前述の強度tによって予測した仕上がりパターンである。また、図３５において、３２１は設計レイアウトパターン、３５１は前述の強度tによって予測した仕上がりパターンである。図３４でも、図３５でも、仕上がりパターンと設計レイアウトパターン間のずれ量は変わらないため、検証結果では相違が出ない。
【０１１１】
ところが、何らかの要因によってプロセスの条件が変動し、図３１あるいは図３３の強度tで決まったパターンエッジが、強度tu、あるいは強度tlで決まることがある。図３６に、図３０の設計レイアウトパターンについて、パターンエッジを決める強度を変えた場合の仕上がりパターンを示す。図３６において、３０１は設計レイアウトパターン、３６１は強度tで、３６２は強度tuで、３６３は強度tlで仕上がりパターンエッジが決定されるとした時の仕上がりパターンを示す。
【０１１２】
同様にして、図３２の設計レイアウトパターンに対する仕上がり予測パターンを図３７に示す。図３７において、３２１は設計レイアウトパターン、３７１は強度tで、３７２は強度tuで、３７３は強度tlで仕上がりパターンエッジが決定されるとした時の仕上がりパターンを示す。図３６に比較して、図３７では仕上がりパターンを決める強度を変化させた時の仕上がりパターンの寸法変動が著しいことが解る。これは、図３１と図３３のグラフを比較して解るように、図３７の場合において、図３６の場合に比較して、パターンエッジでの強度コントラストが小さいためである。コントラストの小さな部分ではパターンの仕上がりが悪いので、この様な個所を検証する必要がある。
なお、光学条件を変化させた場合は、光学強度分布自体が変化する。例えば、光学条件のうちデフォーカス値を変えた場合、光学強度自体が変化する。このような場合にも、パターン変動の差が大きな部分を検証する必要がある。
この実施の形態８では、このような課題に対応したパターン歪検出について説明する。
【０１１３】
図３８は、この実施の形態８のパターン歪検出装置の構成を示すブロック図である。
図３８において、１６はパターンのコントラストを検証する条件を保持するためのコントラスト検証条件保持部、１７はコントラスト検証条件をもとにパターンのコントラスト情報を検出するコントラスト情報検出手段、１８は検証した結果を保持するコントラスト情報保持部を示す。また、仕上がり予測パターンデータ保持部５は複数設けられ、ここでは例として２つ示されている。
【０１１４】
この実施の形態８の構成が実施の形態１と異なるのは、仕上がり予測パターンデータ保持部５を複数備え、複数の光学条件あるいはパターン形成プロセス条件、例えば複数の光学強度により予測された複数の仕上がり予測パターンデータをそれぞれ保持するようにしていることと、コントラスト検証条件保持部１６を入力とするコントラスト情報検出手段１７を備え、その出力をコントラスト情報保持部１８に保持するようにしている点である。なお、コントラスト検証条件としては、例えば、後に説明するパターンのアンダーサイジング量を所定値に定めたものとし、コントラスト情報保持部１８はこの値を保持する。
【０１１５】
次に、動作について説明する。
図３９は、図３８のパターン歪検出装置の動作を示すフローチャートである。ステップ３９１（ＳＴ３９１）, ステップ３９２（ＳＴ３９２）では、図３８の装置により異なる光学条件あるいはパターン形成プロセス条件で仕上がり予測パターンを計算し、それぞれ仕上がり予測パターンデータ保持部５へ出力する。ステップ３９３（ＳＴ３９３）では、コントラスト情報検出手段１７において、これらの出力に対してマスク正反情報、または、出力された図形間での大小包含関係をもとにして、次工程の差演算でどちらからどちらを差演算すればよいかを求める。
【０１１６】
ステップ３９４（ＳＴ３９４）では、仕上がり予測パターン間で差演算を行なう。ステップ３９５（ＳＴ３９５）で差演算の結果に対して、コントラスト検証条件保持部１６からの検証条件に応じて、指定量分アンダーサイジングを行って、結果をコントラスト情報保持部１８へ出力する。このようにアンダーサイジングを行うことにより、コントラストの小さな部分のみを検出することが可能である。
【０１１７】
以下、具体例に即して説明する。図３０の検証レイアウトパターン３０１を入力とした場合、図３９の ステップ３９１（ＳＴ３９１）では図４０に示すような仕上がり予測パターン４０１が、ステップ３９２（ＳＴ３９２）では図４１に示すような仕上がり予測パターン４１１が出力される。この場合、複数の光学条件あるいはパターン形成プロセス条件としては、パターン形成の露光の光学強度を変化させている。
【０１１８】
次に、ステップ３９３（ＳＴ３９３）で、図４０の結果から図４１の結果を差演算することを判断する。図４２に、ステップ３９４（ＳＴ３９４）で差演算を行った結果のパターン４２１を示す。さらにコントラストが低い部分を検出するためにアンダーサイジングすると、図４３のようになる。コントラストが低い部分がないため、エラー図形は出力されない。
なお、ここでアンダーサイジングとは、図４２のパターン４２１の外側（つまり図４０のパターン４０１の外側）を所定量縮小し、図４２のパターン４２１の内側（つまり図４１のパターン４１１の外側）を所定量拡大することをいう。
【０１１９】
同様にして、図３２の検証レイアウトパターン３２１を入力とした場合は、図３９の ステップ３９１（ＳＴ３９１）では図４４に示すような仕上がりパターン４４１が、ステップ３９２（ＳＴ３９２）では図４５に示すような仕上がりパターン４５１が出力される。ステップ３９３（ＳＴ３９３）を経て、ステップ３９４（ＳＴ３９４）で図４４から図４５の図形を差演算して図４６に示すパターン４６１が得られ、さらにアンダーサイジングすると、図４７のようなエラーパターン４７１が得られる。
このように、この実施の形態によれば、仕上がり予測パターンについて、プロセス条件の劣悪な部分である低コントラスト部を検出することができる。
【０１２０】
以上説明したように、この実施の形態によれば、複数の光学条件あるいは複数のパターン形成プロセス条件、例えば複数の光学強度について仕上がり予測パターンを求め、それらの間で差演算を行い、残った図形に対して指定量アンダーサイジングを行うことによって、コントラストの小さい部分を検出し、コントラスト検証を行うパターン歪検出方法及び装置を得ることができる。
また、これにより、光学強度のコントラストがある値よりも小さい部分にパターン歪エラーを出力するコントラスト検証機能を有するパターン歪検出方法及び装置を得ることができる。
このようにこの実施の形態では、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができる。
【０１２１】
なお、この実施の形態８を次のように要約することができる。
この実施の形態８のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【０１２２】
また、この実施の形態８のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【０１２３】
次に、この実施の形態８において、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この実施の形態８において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンまたは検証レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、多角形化された複数の仕上り予測パターンを相互比較する演算である場合を含むものである。
【０１２４】
なお、以下に記載する各実施の形態も、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。そして、それぞれのパターン歪検出方法を、コンピュータに実行させるためのプログラムとして記録したコンピュータ読み取り可能な記録媒体を提供することができる。
【０１２５】
実施の形態９．
図４８は、図１６及び図３８を組み合わせたもので、実施の形態６〜８で説明した機能をいずれも含むパターン歪検出装置の構成の例を示すブロック図である。以上のようにすれば、実施の形態６〜８の全ての機能を有するパターン歪検出装置が得られる。
【０１２６】
なお、上記実施の形態６〜９では、パターン歪部の検出のみについて記述したが、この検出結果をもとに、設計レイアウトパターンデータを自動修正することも可能であることは明らかである。また、コントラストの高低によってエラーの選別を行うこと、およびその結果を用いて設計レイアウトパターンデータを自動修正することも可能であることは明らかである。
【０１２７】
実施の形態１０．
以上説明した各実施の形態、例えば典型的には、実施の形態１において、図１及び図２を参照して説明したパターン歪検出装置およびパターン歪検出方法においては、単一の仕上がり予測パターンによってパターン歪みの検証を行っているため、部分的に光学的、プロセス的条件の異なるような場合に高精度な検証を行うには限度がある。
これから説明する各実施の形態は、上記のような課題を解決するためになされたもので、異なる光学的、プロセス的条件に応じて異なる複数の予測パターンを作成し、これらと設計レイアウトパターン（基準レイアウトパターン）との間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
【０１２８】
図４９は、この実施の形態１０のパターン歪検出装置の構成を示すブロック図である。
図４９を図１と対比すると、図１における設計レイアウトパターンデータ保持部１が、図４９では基準レイアウトパターンデータ保持部１ａと検証レイアウトパターンデータ保持部１ｂとに分解されているが、これは実施の形態６における図１６の構成で既に示したことで、この実施の形態の新たな点ではない。
【０１２９】
図４９の構成が図１の構成と異なる点は、次のとおりである。まず、仕上がり予測パターンデータ保持部５に、新たに第１の高精度化仕上がりパターン予測手段１９が接続されている。また、第１の高精度化仕上がりパターン予測手段１９に第１の仕上がりパターン予測仕様保持部２０が入力として接続され、第１の高精度化仕上がり予測パターンデータ保持部２１が出力として接続されている。さらに、第１の高精度化仕上がりパターン予測手段１９には、基準レイアウトパターンデータ保持部１ａが入力として接続されている。また、第１の高精度化仕上がり予測パターンデータ保持部２１の出力がパターン歪検出手段８に接続されている。
このように、この実施の形態１０では、基準レイアウトパターンデータ保持部１ａと仕上がり予測パターンデータ保持部５と第１の仕上がりパターン予測仕様保持部２０とを入力とする、第１の高精度化仕上がりパターン予測手段１９を含むことが特徴である。
【０１３０】
次に、動作について説明する。
図５０は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。
図５０のフローにおけるステップ５０１（ＳＴ５０１）からステップ５０３（ＳＴ５０３）までは、実施の形態１の図２におけるステップ２１（ＳＴ２１）からステップ２３（ＳＴ２３）までと同様である。また、図５０のステップ５０５（ＳＴ５０５）以降も図２のステップ２５（ＳＴ２５）以降と同様である。
【０１３１】
図５０におけるステップ５０４（ＳＴ５０４）がこの実施の形態の特徴であり、このステップ５０４（ＳＴ５０４）では、複数の光学条件、及び／又は、複数のパターン形成プロセス条件に対応して仕上がり予測パターンを高精度化するための第１の仕上がりパターン予測仕様に基づき、基準レイアウトパターンと予測パターンとの間で図形演算を行う。
【０１３２】
ここで、仕上がりパターン予測仕様とは、複数の異なる光学条件あるいはパターン形成プロセス条件により予測された仕上がり予測パターンと、基準レイアウトパターン間で図形演算を行うための論理を意味する。
また、第１の仕上がりパターン予測仕様に基づく第１の仕上がりパターン予測においては、基準レイアウトパターンと単一の仕上がり予測パターンとの間で図形演算を行う。
【０１３３】
また、本明細書において図形演算とは、一般的なレイアウト検証ツールで可能な、AND, OR, NOT, XOR、サイジング、図形同士の包含関係、接触、コーナ部処理、内部・外部間隔等の処理を単独、または組み合わせて行うものである。
【０１３４】
図５１に入力レイアウトパターン、すなわち設計レイアウトパターンの具体例を示す。
図５１において、５１１はトランジスタの活性領域、５１２はトランジスタのゲート配線を示す。このうちゲート配線５１２を入力として実施の形態１などの方法によりパターン予測を行った結果を図５２に示す。図５２において、５２１は図５１と同じ活性領域であり、５２２は図５１のゲート配線５１２を入力とした時のパターン予測である。
【０１３５】
一方、入力レイアウトパターンについて、実際にウェーハ上にパターンを形成した時のパターン形状を図５３に示す。図５３において、５３１は図５１と同じ活性領域であり、５３２は図５１のゲート配線５１２が実際にウェーハ上に形成されたパターンの形状である。図５２と図５３を比較すると、活性領域５２１，５３１と重ならない部分の形状が大きく異なることが解る。
【０１３６】
実際のウェーハプロセスでは、活性領域５２１の領域を形成した後、ゲート配線５２２の領域の形成を行うが、実際のウェーハでは活性領域５２１の図形の領域内外では、紙面法線方向で高低差がある。このため、ゲート配線５２２のパターンは、図５３のように活性領域５３１の領域内外で異なって形成されるのである。よって、活性領域５３１の領域内外など、レイアウト上の条件が異なる部分でパターンの予測方法を変える機能が必要となる。
【０１３７】
図５４は実施の形態1０のパターン予測仕様の具体例を説明するためのもので、ゲート配線の予測パターンと活性領域（図５１〜図５３の活性領域５１１，５２１，５３１)との関係を示す。
図５４において、５４１は活性領域、５４２はゲート配線の予測パターンで、そのうち５４２ａは領域５４１外にある予測パターン、５４２ｂは領域５４１内にある予測パターンである。予測パターン５４２ａおよび５４２ｂは、それぞれ、予測パターン５４２と活性領域５４１のＮＯＴ処理およびＡＮＤ処理で求めることができる。
【０１３８】
ここで、第１の高精度化仕上がりパターン予測手段１９が、第１の仕上がりパターン予測仕様保持部２０から供給されて図形演算するための仕上がりパターン予測仕様を「予測パターン５４２ａの領域をアンダーサイズし、その結果と予測パターン５４２ｂをマージ（ＯＲ処理）せよ」とすることにより、図５５に示す予測パターン５５２が得られる。図５５の活性領域５５１は図５１〜図５３と同じである。このように、図５５はこの実施の形態による仕上がりパターン予測例を示したものである。
【０１３９】
以上のように、仕上がりパターン予測仕様を図５０のフローに適用することにより、図５３の状態に近い予測パターンを得ることが可能となる。
なお、ここでは、予測パターン５４２の領域を限定した後、予測パターン５４２と活性領域５４１との図形演算を行ったが、領域を限定せず予測パターン５４２全体に対し図形演算を行うことも可能である。
【０１４０】
以上説明したように、この実施の形態では、複数の光学条件あるいは複数のパターン形成プロセス条件に対応した仕上がりパターン予測仕様に基づき、多角形化された仕上り予測パターンと基準レイアウトパターンとを、高精度化仕上がりパターン予測手段１９において図形演算して、多角形化された仕上り予測パターンを高精度化することができる。
【０１４１】
このように、この実施の形態によれば、部分的に条件の異なるプロセスに対する仕上がりパターンの予測および、これによるパターン歪検証が可能となる。また、この実施の形態は上記段差による影響に留まらず、一般にレイアウトと相関のある予測パターンの変形に関して有効であることは明らかである。
【０１４２】
実施の形態１１．
図５６は、この実施の形態１１によるパターン歪検出装置の構成を示すブロック図である。
実施の形態１０の図４９に示す構成との相違点は、次のとおりである。まず、この実施の形態の図５６では、図４９における仕上がりパターン予測手段２から仕上がり予測パターンデータ保持部５に至るまでの構成、すなわち、仕上がりパターン予測手段２、仕上がり予測パターン輪郭の多角形化手段３、頂点数削減手段４、仕上がり予測パターンデータ保持部５を複数系統備えていることである。図５６ではこれを２系統示している。
【０１４３】
また、図５６では、第２の高精度化仕上がりパターン予測手段２２を備え、これに複数の仕上がり予測パターンデータ保持部５が入力として接続されている。また、第２の高精度化仕上がりパターン予測手段２２には、第２の仕上がりパターン予測仕様保持部２３が入力として接続され、第２の高精度化仕上がり予測パターンデータ保持部２４が出力として接続されている。また、第２の高精度化仕上がり予測パターンデータ保持部２４の出力がパターン歪検出手段８に接続されている。なお、第２の高精度化仕上がりパターン予測手段２２には、基準レイアウトパターンデータ保持部１ａが入力として接続されている。
【０１４４】
このようにこの実施の形態１１では、基準レイアウトパターンデータ保持部１ａと複数の仕上がり予測パターンデータ保持部５と第２の仕上がりパターン予測仕様保持部２３とを入力とする、第２の高精度化仕上がりパターン予測手段２２を含むことが特徴である。
ここで、仕上がりパターン予測仕様とは、複数の異なる光学条件あるいはパターン形成プロセス条件により予測された仕上がり予測パターンと、基準レイアウトパターン間で図形演算を行うための論理を意味する。
また、第２の仕上がりパターン予測仕様に基づく第２の仕上がりパターン予測においては、複数の仕上がり予測パターン間で図形演算を行う。
【０１４５】
次に、動作について説明する。
図５７は、この実施の形態におけるパターン歪検出フローである。図５７のフローにおけるステップ５７１（ＳＴ５７１）からステップ５７３（ＳＴ５７３）までは、実施の形態１０の図５０におけるステップ５０１（ＳＴ５０１）からステップ５０３（ＳＴ５０３）までと同様である。また、図５７のステップ５７６（ＳＴ５７６）以降も図５０のステップ５０５（ＳＴ５０５）以降と同様である。
【０１４６】
図５７におけるステップ５７４（ＳＴ５７４）とステップ５７５（ＳＴ５７５）がこの実施の形態の特徴であり、実施の形態１０の図５０では、仕上がり予測パターンを1つの条件で求めていたのに対し、本実施の形態のフローでは、ステップ５７４（ＳＴ５７４）で、ステップ５７１（ＳＴ５７１）からステップ５７３（ＳＴ５７３）までのフローを複数の条件、すなわち、複数の光学条件あるいは複数のパターン形成プロセス条件に対応して複数回行う。
【０１４７】
こうして、複数求められた仕上がりパターンについて、第２の高精度化仕上がりパターン予測手段２２において、第２の仕上がりパターン予測仕様保持部２３から供給される第２の仕上がりパターン予測仕様を基に、ステップ５７５（ＳＴ５７５）において図形演算することにより、仕上がり予測パターンを求める。
【０１４８】
以下に、これを具体的に説明する。図５８はこの実施の形態によるパターン予測の過程を説明するための図である。図５１のゲート配線５１２を検証対象とした時、前述のように、活性領域５１１の領域内外で、光学的あるいはプロセス的条件が異なる。これに対し、異なる条件でパターンの予測を行った例を図５８に示している。図５８の活性領域５８１は図５１の活性領域５１１と同じであり、図５８の５８２は活性領域５８１外での条件で予測されたパターン、５８３は活性領域５９１内の条件で予測されたパターンである。
【０１４９】
次に、第２の高精度化仕上がりパターン予測手段２２において、第２の仕上がりパターン予測仕様保持部２３からの第２の仕上がりパターンの予測仕様に基づいて、仕上り予測パターンをそれぞれ基準レイアウトパターンと図形演算し、その結果をマージする。
ここで、第２の仕上がりパターンの予測仕様を「予測パターン５８３と５８１のＡＮＤ処理を行った結果と、予測パターン５８２と５８１のＮＯＴ処理を行った結果をマージ（ＯＲ処理）せよ」とすると、図５３に示す様な実際のパターンに近い結果を得ることができる。
【０１５０】
以上のように、この実施の形態によれば、光学条件あるいはパターン形成プロセス条件が部分的に異なる複数のプロセスに対応して複数の仕上がりパターンを予測し、これらと基準レイアウトパターン（設計レイアウトパターン）とをそれぞれ図形演算し、その結果をマージして高精度化した仕上り予測パターンを作成する。そして、この高精度化した仕上り予測パターンを用いてパターン歪検証を実施の形態1０よりも高精度に行うことが可能となる。また、この実施の形態は上記段差による影響に留まらず、一般にレイアウトと相関のある予測パターンの変形に関して有効であることは明らかである。
【０１５１】
実施の形態１２．
実施の形態１２におけるパターン歪検証装置および検証フローの説明は、実施の形態１１と同じ図を用いて行う。（実施の形態１２におけるパターン歪検証装置の構成および検証フローは実施の形態１１と同じである。）
実施の形態１１では、複数の仕上がり予測パターンと基準レイアウトパターン（設計レイアウトパターン）間でそれぞれ図形演算を行ったが、本実施の形態では、複数の仕上がり予測パターン間で図形演算を行う例を示す。
【０１５２】
図５９は、入力レイアウトパターン、すなわち、検証対象のレイアウトパターンを示す。図６０〜図６２は、異なる条件で予測された仕上がり予測パターンを示す。図６３は、この実施の形態によるパターン予測仕様の具体例を説明するためのもので、図６０〜図６２を重ねて表示したものである。
【０１５３】
複数の条件でパターン歪の検証をする際には、複数の条件を通して最も予測パターンが大きく歪んでいる場合を求めることが多い。
最もパターンの小さくなる場合は、全ての仕上がり予測パターンのＡＮＤ処理によって求めることができ(図６３の予測パターン６３３)、最もパターンが大きくなる場合は、全ての仕上がり予測パターンのＯＲ処理によって求めることができる(図６３の仕上り予測パターン６３２)。
【０１５４】
さらに、本発明によれば、図６４に示すように、実施の形態１１で示した図５８の活性領域５８１の代りに、活性領域５８１の仕上がり予測パターン(図６４の６４１)を使用し、これと仕上り予測パターン６４２，６４３との間で図形処理を行うことで、さらに高精度な予測が可能となる。図６４はこの実施の形態によるパターン予測仕様の具体例を説明するためのものである。
【０１５５】
実施の形態１３．
実施の形態１０〜１２はそれぞれ組合わせて行うことにより同様の効果を得ることが可能であることは自明であり、その場合の構成は図５６と同じである。
なお、上記実施の形態１０〜１３では、パターン歪部の検出のみについて記述したが、この検出結果をもとに、設計レイアウトパターンデータを自動修正することも可能であることは明らかである。
【０１５６】
実施の形態１４．
以上説明した各実施の形態では、例えば典型的には実施の形態１においては、仕上がりパターンを設計レイアウトパターンから予測し、これと設計レイアウトパターンと間で図形演算を行うことにより、仕上がり予測パターンが設計レイアウトパターンに対して許容量以上に歪んだ箇所を検出している（図１参照）。
また、例えば実施の形態６においては、検証レイアウトパターンから仕上がりパターンを予測し、これと基準レイアウトパターンとの間で図形演算を行うことにより、仕上がり予測パターンが基準レイアウトパターンに対して許容量以上に歪んだ箇所を検出している（図１６参照）。
しかしながら、これらの実施の形態では、複数の異なるプロセス条件や複数の異なる検証レイアウトパターン作成方法の間で、仕上がりパターンがどのように異なるかを検証することはできない。
【０１５７】
これから説明する実施の形態１４は、上記のような課題を解決されるためになされたもので、異なる条件で作成された複数の仕上がり予測パターンに関して図形演算を行うことにより、複数の仕上がり予測パターン間での相違箇所を検出することにより、各条件間の結果の差異を検証することを目的とする。
【０１５８】
図６５は、この実施の形態１４のパターン歪検出装置の構成を示すブロック図である。
図６５において、検証レイアウトパターンデータ保持部１ｂ、パターン形成プロセス条件保持部１０、仕上がりパターン予測手段２、仕上がり予測パターン輪郭の多角形化手段３、頂点数削減手段４、および仕上がり予測パターンデータ保持部５は、図１６と同様のものであるが、図６５では、これらが複数系統備えられている。
【０１５９】
また、複数の仕上がり予測パターンデータ保持部５に、新たに仕上がり予測パターン比較手段２５が接続されている。また、仕上がり予測パターン比較手段２５に仕上がり予測パターンデータ比較仕様保持部２６が入力として接続され、仕上がりパターン相違情報保持部２７が出力として接続されている。
このように、この実施の形態１４では、複数の仕上がり予測パターンデータ保持部５と仕上がり予測パターンデータ比較仕様保持部２６とを入力とする、仕上がり予測パターン比較手段２５を含むことが特徴である。
【０１６０】
次に、動作について説明する。
図６６は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図６６のステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）及びステップ６６１’〜 ６６３’（ＳＴ６６１’〜ＳＴ６６３’）は図２のステップ２１〜２３（ＳＴ２１〜２３）と同様である。ただし、図６６のステップＳＴ６６１及びステップＳＴ６６１’では、検証レイアウトパターンを基にしている。
【０１６１】
これらステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）とステップ６６１’〜 ６６３’（ＳＴ６６１’〜ＳＴ６６３’）との差は、それぞれの処理で使用する検証レイアウトパターンデータ、又は／及び、パターン形成プロセス条件が異なるのみである。
【０１６２】
次に、ステップ６６４（ＳＴ６６４）では、仕上がり予測パターン比較仕様保持部２６からの仕上がり予測パターン比較仕様に基づいて複数の仕上がり予測パターンデータ間で図形演算を行い、その結果を仕上がり予測パターン相違情報として出力し、仕上がり予測パターン相違情報保持部２７に保持する。
【０１６３】
このように本実施の形態では、ステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）の動作を複数系統含む点と、これらにより求められた複数の仕上がり予測パターン間で図形演算を行うことによりその相違点を検出するためのステップ６６４（ＳＴ６６４）を持つことが特徴である。
言い換えれば、この実施の形態では、２つの仕上がりパターンデータ間のＸＯＲ処理を行い、その結果を出力する。
【０１６４】
次にこの実施の形態の変形例について説明する。
複数の仕上がり予測パターンの間の比較の一態様として、複数の仕上がり予測パターンのうち、特定の仕上がり予測パターンを選び、これを基に検査用基準パターンを作成する。そして、この検査用基準パターンと複数の仕上がり予測パターンとを比較する、あるいは複数の仕上がり予測パターンデータ間で図形演算を行なう。
【０１６５】
この場合、検査用基準パターンとして、特定の仕上がり予測パターンより拡大した許容上限を画する上限検査用基準パターンと、特定の仕上がり予測パターンより縮小した許容下限を画する下限検査用基準パターンとを作成し、これらの上限および下限検査用基準パターンと複数の仕上がり予測パターンとをＮＯＴ処理により比較する、
このプロセスは、実施の形態１で、図２（ＳＴ２４）、図６、図７などを参照して説明したことと同様であるから、詳細な説明は省略する。
【０１６６】
以上のように、この実施の形態によれば、複数の仕上がり予測パターン間の相違箇所を検出することが可能である。また、この方法によって検出された相違箇所に対して、次のように相違箇所の分類を行えることも自明である。
すなわち、仕上がりパターンが基準レイアウトパターンより細るか太るかを選別すること、また、パターン歪と他の設計レイヤーとの論理演算を行ない、パターン歪情報を選別すること、また、この論理演算によりパターン歪の重要度選別を行うことなどができる。これらについても既に実施の形態６、７などで説明しているので、重複説明は省略する。
【０１６７】
以上説明したように、この実施の形態では、複数の異なるパターン形成プロセス条件、及び／又は、複数の検証レイアウトパターンデータに対応して複数の仕上がりパターンを予測し、予測された複数の仕上がり予測パターンデータを図形演算することにより、予測パターンデータ間の相違箇所を検出することができる。
【０１６８】
さて、以上に各実施の形態について説明したこの発明の一局面を、以下のように要約することができる。。
この発明の一局面のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【０１６９】
また、この発明の一局面のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、上記仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【０１７０】
次に、発明において、パターン歪検出装置は、コンピュータによって構成することができる。また、パターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この発明の一局面において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンのみ、あるいは、設計レイアウトパターンまたは検証レイアウトパターンと基準レイアウトパターンのデータとをメモリ領域に形成する処理と、設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンまたは基準レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
このようなパターン歪検出装置、検出方法又はプログラム記録媒体によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンのパターン歪みを精度よく検出することができる。
【０１７１】
さて、以上の各実施の形態について説明したこの発明のパターン歪検出装置及び検出方法は、半導体装置の製造に有効に用いられる。
半導体製造プロセスにおいては、光リソグラフィ技術などによって多くのパターンが形成される。また、エッチング等のパターン形成プロセスも多くある。これらの多くのパターン形成プロセスにおいて、超微細なパターンを正確に形成するために、上述したパターン歪検出装置及び検出方法を用いることができる。また、このような製造プロセスによって、微細で歪みの少ないパターンが形成された半導体装置を得ることができる。
【０１７２】
【発明の効果】
この発明は以上のように構成されているので、次のような効果を奏する。
この発明のパターン歪検出装置および検出方法によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンと、設計レイアウトパターンデータ又は基準レイアウトパターンデータから形成した検査用基準パターンデータとを比較し、パターン歪みを精度よく検出することができる。
さらに、仕上がり予測パターンと、設計レイアウトパターンデータ又は基準レイアウトパターンデータとを直接比較し、パターンの歪みを検出することができ、特にパターン線幅に関して高精度にパターン歪みを検出することができる。
【０１７３】
さらに、この発明のパターン歪検出装置および検出方法によれば、仕上がり予測パターンの頂点数を削減するようにしたため、検査用基準パターンの生成、および検査用基準パターンと仕上がり予測パターンとの比較に汎用のデザインルールチェックプログラムを使用することができる。
【０１７４】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪みの上限検査用基準パターンと下限検査用基準パターンとをそれぞれ別個に形成しているため、許容上限値及び許容下限値を別個に設定して、パターン歪みを精度よく検出することができる。
【０１７５】
また、この発明のパターン歪検出装置および検出方法によれば、パターンコーナ部でのパターン歪みを検出しないように検査用基準パターンを変形させているため、高精度が要求されるパターン線幅に関するパターン歪みのみを高精度に検出することができる。
【０１７６】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの生成は、コーナに矩形を発生させ、その矩形と設計レイアウトパターン又は基準レイアウトパターンとの図形演算、およびサイジング処理だけで行うので、これも汎用のデザインルールチェックプログラムを使用することができ、簡便にシステムを構築することができる。
【０１７７】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、設計レイアウトパターン又は基準レイアウトパターンのコーナ部に発生する矩形のサイズを調整するので、パターン短辺のパターン歪みも精度良く検出することができる。
【０１７８】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、パターンの微少段差部の両コーナ部に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を設定するので、微小段差近辺のパターン歪みも高精度に検出できる。
【０１７９】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、パターンの微少段差部の両コーナ部の中間点に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を設定するので、微小段差近辺のパターン歪みも高精度に検出できる。
【０１８０】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、設計レイアウトパターン又は基準レイアウトパターンのコーナ部分を斜めにカットするので、図形論理演算処理が不要となり、処理高速化が可能となる。
【０１８１】
また、この発明のパターン歪検出装置および検出方法では、許容範囲以上のパターン歪みが発生するパターンの部分について、設計レイアウトパターンデータ又は基準レイアウトパターンデータと仕上がり予測パターンの直接比較し、パターン歪みを正確に求めることができる。また、この歪み量を正確にレポートすることができる。また、これにより設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８２】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪の検出において、仕上がりパターンが設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８３】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪と他の設計レイヤーとの論理演算を行ないパターン歪の情報を選別することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８４】
また、この発明のパターン歪検出装置および検出方法によれば、上記論理演算により上記パターン歪の重要度選別を行うことができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８５】
また、この発明のパターン歪検出装置および検出方法によれば、複数の光学条件、及び又は、複数のパターン形成プロセス条件について、複数の仕上がり予測パターンを求め、仕上がり予測パターンのコントラスト情報を得ることができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８６】
また、この発明のパターン歪検出装置および検出方法によれば、複数の仕上がり予測パターンの間で差演算を行い、さらにアンダーサイジングを行うことにより、仕上がり予測パターンのコントラストの小さい部分を検出することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８９】
また、この発明のパターン歪検出方法によれば、複数のプロセス条件などに対応して複数の多角形化された仕上り予測パターンを作成し、複数の仕上り予測パターンの間で図形演算するので、プロセス条件などに対応して仕上り予測パターンを高精度化することができる。
【０１９１】
また、この発明によれば、上記のようなパターン歪検出装置および検出方法を用いて、半導体製造のパターン形成プロセスにおいて、超微細なパターンを正確に形成し、微細で歪みの少ないパターンを用いた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるパターン歪検出装置の構成図を示す図である。
【図２】 この発明の実施の形態１によるパターン歪検出方法を示すフローチャートである。
【図３】 この発明の実施の形態１において、設計レイアウトパターンを示す図である。
【図４】 この発明の実施の形態１において、仕上がり予測パターンの計算結果を示す図である。
【図５】 この発明の実施の形態１において、仕上がり予測パターン輪郭の多角形を示す図である。
【図６】 この発明の実施の形態１において、下限検査用基準パターンの形成を示す図である。
【図７】 この発明の実施の形態１において、上限検査用基準パターンの形成を示す図である。
【図８】 この発明の実施の形態１において、下限検査用基準パターンと仕上がり予測パターンの比較を示す図である。
【図９】 この発明の実施の形態１において、上限検査用基準パターンと仕上がり予測パターンの比較を示す図である。
【図１０】 この発明の実施の形態１において、検査用基準パターン発生上の問題を説明するための図である。
【図１１】 この発明の実施の形態２において、パターンコーナ間距離が小さい場合の検査用基準パターンの形成を示す図である。
【図１２】 この発明の実施の形態１おいて、パターンに微小段差がある場合の検査用基準パターン発生上の問題を説明するための図である。
【図１３】 この発明の実施の形態３において、パターンに微小段差がある場合の検査用基準パターンの形成を示す図である。
【図１４】 この発明の実施の形態４において、検査用基準パターンの作成を示す図である。
【図１５】 この発明の実施の形態５における、パターン歪検出装置の構成を示すブロック図である。
【図１６】 実施の形態６及び７における、パターン歪エラー選別機能を有するパターン歪み検出装置の構成を示したものである。
【図１７】 検証レイアウトパターンとして、ラインアンドスペースパターンの具体的な補正例を示したものである。
【図１８】 図１７の検証レイアウトパターンによる仕上がりパターンの具体例を示したものである。
【図１９】 図１８の仕上がりパターンを補正後の設計レイアウトパターンと比較した場合のエラー出力の具体例を示したものである。
【図２０】 基準レイアウトパターンとして、補正前の設計レイアウトパターンの具体例を示したものである。
【図２１】 補正後のレイアウトパターンから求めた仕上がりパターンと補正前の設計レイアウトパターンとを比較した場合のエラー出力の具体例を示したものである。
【図２２】 実施の形態６によるパターン歪み検出フロー、すなわち、他設計レイヤーとの論理演算を行うことによるエラー選別フローを示したものである。
【図２３】 実施の形態６における入力レイアウトパターンの具体例を示したものである。
【図２４】 実施の形態６によるエラー出力例を比較のために示したものである。
【図２５】 実施の形態６のパターン歪み検出の処理過程の具体例を示したものである。
【図２６】 実施の形態６のパターン歪み検出の結果の具体例を示したものである。
【図２７】 実施の形態７によるパターン歪み検出フロー、すなわち、特に仕上がりパターンが細る場合又は太る場合でエラーを選別するフローを示したものである。
【図２８】 実施の形態７のパターン歪み検出の結果の具体例を示したものである。
【図２９】 実施の形態７の他のパターン歪み検出の具体例を示したものである。
【図３０】 実施の形態８における入力レイアウトパターンの具体例を示したものである。
【図３１】 図３０における光学強度などの強度分布の具体例を示したものである。
【図３２】 実施の形態８における他の入力レイアウトパターンの具体例を示したものである。
【図３３】 図３２における光学強度などの強度分布の具体例を示したものである。
【図３４】 図３０の設計レイアウトパターンに対する実施の形態１による検証結果を比較のために示したものである。
【図３５】 図３２の設計レイアウトパターンに対する実施の形態１による検証結果を比較のために示したものである。
【図３６】 図３０の設計レイアウトパターンに対する仕上がりパターンの具体例を示したものである。
【図３７】 図３２の設計レイアウトパターンに対する仕上がりパターンの具体例を示したものである。
【図３８】 実施の形態８によるパターン歪み検出装置の構成、すなわち、コントラスト検証機能を有するパターン歪検出装置の構成を示したものである。
【図３９】 実施の形態８によるパターン歪み検出フロー、すなわち、コントラスト検証フローを示したものである。
【図４０】 図３０を実施の形態８の方法により処理する過程の具体例を示したものである。
【図４１】 図３０を実施の形態８の方法により異なる条件で処理する過程の具体例を示したものである。
【図４２】 図３０を実施の形態８の方法により処理する過程の差演算結果の具体例を示したものである。
【図４３】 図３０を実施の形態８の方法によりアンダーサイジング処理した結果の具体例を示したものである。
【図４４】 図３２を実施の形態８の方法により処理する過程の具体例を示したものである。
【図４５】 図３２を実施の形態８の方法により異なる条件で処理する過程の具体例を示したものである。
【図４６】 図３２を実施の形態８の方法により処理する過程の差演算結果の具体例を示したものである。
【図４７】 図３２を実施の形態８の方法によりアンダーサイジング処理した結果の具体例を示したものである。
【図４８】 実施の形態９によるパターン歪み検出装置の構成を示したものである。
【図４９】 実施の形態１０のパターン歪検証装置の構成を示す図である。
【図５０】 実施の形態１０のパターン歪検証フローを示したものである。
【図５１】 実施の形態１０および１１の入力レイアウトパターンの具体例を示したものである。
【図５２】 実施の形態１などによる仕上がりパターン予測例を比較のために示したものである。
【図５３】 図５１の入力レイアウトパターンを実際にウェーハ上に形成した例を示したものである。
【図５４】 実施の形態１０のパターン予測仕様の具体例を説明するための図である。
【図５５】 実施の形態１０による仕上がりパターン予測例を示したものである。
【図５６】 実施の形態１１〜１３のパターン歪検証装置の構成を示した図である。
【図５７】 実施の形態１１〜１３のパターン歪検証フローを示したものである。
【図５８】 実施の形態１１によるパターン予測の過程を説明するためのものである。
【図５９】 実施の形態１２の入力レイアウトパターンの具体例を示す図である。
【図６０】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６１】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６２】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６３】 実施の形態１２によるパターン予測仕様の具体例を説明するためのパターン合成図である。
【図６４】 実施の形態１２によるパターン予測仕様の具体例を説明するための図である。
【図６５】 実施の形態１４によるパターン歪検証装置の構成を示した図である。
【図６６】 実施の形態１４によるパターン歪検証フローを示した図である。
【図６７】 パターン形成における光近接効果の一例を示す図である。
【図６８】 従来のパターンピッチ検証方法を示す図である。
【図６９】 従来のパターンピッチ検証の問題点を示す図である。
【符号の説明】
１ 設計レイアウトパターンデータ保持部、
１ａ 基準レイアウトパターンデータ保持部、
１ｂ 検証レイアウトパターンデータ保持部、
２ 仕上がりパターン予測手段、
３ 仕上がり予測パターン輪郭の多角形化手段、
４ 頂点数削減手段、
５ 仕上がり予測パターンデータ保持部、
６ 検査用基準パターン作成手段、
７ 検査用基準パターンデータ保持部、
８ パターン歪検出手段、
９ パターン歪情報保持部、
１０ パターン形成プロセス条件保持部、
１１ パターン歪量算出手段、
１２ パターン歪量表示手段、
１３ パターン歪情報選別条件保持部、
１４ パターン歪情報選別手段、
１５ エラー情報保持部、
１６ コントラスト検証条件保持部、
１７ コントラスト情報検出手段、
１８ コントラスト情報保持部、
１９ 第１の高精度化仕上がりパターン予測手段、
２０ 第１の仕上がりパターン予測仕様保持部、
２１ 第１の高精度化仕上がり予測パターンデータ保持部、
２２ 第２の高精度化仕上がりパターン予測手段、
２３ 第２の仕上がりパターン予測仕様保持部、
２４ 第２の高精度化仕上がり予測パターンデータ保持部、
２５ 仕上がり予測パターン比較手段、
２６ 仕上がり予測パターンデータ比較仕様保持部、
２７ 仕上がりパターン相違情報保持部、
３１，６１，７１，１０１，１１１，１２１，１４１，２０１，３０１，３２１設計レイアウトパターン、
４０，５０，８０，９０，１８１，３６１，３６２，３６３，３７１，３７２，３７３，４０１，４１１，４４１，４５１ 仕上がり予測パターン、
６２，７２，１０２，１１２，１２２，１３２ 矩形、
６３，８３，１０３，１１３，１２３，１４３ 下限検査用基準パターン、
７３，９３ 上限検査用基準パターン、
１２４ 微小段差部、
１２５ 段差部中点、
１４１ｃ コーナ部分、
１７１ 検証レイアウトパターン、
４２１，４６１ 差演算パターン、
４７１ アンダーサイジングパターン。
【発明の属する技術分野】
この発明は、半導体製造で用いる光リソグラフィやエッチング等のパターン形成プロセスで生じるパターン歪を検出するパターン歪検出装置及び検出方法に関するものである。さらに詳しくは、半導体製造プロセスで形成するパターンを予測し、その予測と設計レイアウトパターンとの差異を検出することによって、許容範囲以上のパターン歪が生じる可能性のある部分を検出するパターン歪検出装置及び検出方法に関するものである。
【０００２】
【従来の技術】
現在、半導体デバイスのデザインルールは、０．２μｍレベルまで達しており、それを転写するためのステッパの光源波長（エキシマレーザを用いる場合で、０．２４８μｍ）よりも小さくなっているのが現状である。このような状況では、解像性が極端に悪化するため、変形照明技術といった特殊な転写技術によって、解像性能を向上させている。
【０００３】
この変形照明を用いた場合は、解像性は向上するが、パターンの忠実性は悪化する。これを図６７を用いて説明する。図６７は、パターン形成における光近接効果の一例を示した図である。図６７は、ライン幅０．２５μｍに固定した設計レイアウトパターンに対して、互いに隣接するパターン間の距離、すなわちピッチを変化させた場合に、変形照明技術を用いて形成したレジストパターン寸法がどのように変化するかを示している。
【０００４】
図６７からわかるように、ピッチが、０．５μｍから１．０μｍの時に、レジスト寸法が急激に変化する。この変動量は、プロセスの条件によって変化するが、我々の実験によれば、最大０．０５μｍ生じることがわかっている。この変動量は、０．２５μｍデバイスが必要とする寸法精度が±０．０３μｍ以下であることを考えると、許容できる量ではない。
また、エッチングプロセスにおいても、パターンの微細化によりパターンの粗密差によるパターンの寸法変動が発生する。
【０００５】
この問題に対応するために開発された技術の一つとして、ピッチ検証技術がある。これを図１７を用いて説明する。図６８はピッチ検証方法の例を示した図である。このようなピッチ検証では、ある特定の線幅Ｌを持ったパターン１６１，１６２，１６３，１６４を抽出し、次にそれらのパターンの各辺とその辺に隣接する他のパターンの辺までの距離が特定値Ｓ２である辺１６５，１６６を抽出する。この手法により、パターンの線幅と、隣接する辺間の距離の和をピッチと考えれば、ある特定の線幅とピッチをもったパターンが存在しないことを検証することができる。もし、特定の線幅とピッチを持ったパターンが検出された場合は、必要に応じてレイアウトパターンの修正を行う。
【０００６】
【発明が解決しようとする課題】
このピッチ検証の問題点について、図６９を用いて説明する。上記の方法で、ある特定の線幅L1をもったパターンを抽出すると、パターン１７１，１７２，１７４，１７５の全部と、パターン１７３の一部が抽出される。次に、抽出されたパターンの辺で、隣接する他のパターンの辺までの距離が特定の値Ｓ２である辺を抽出すると、辺１７６，１７７，１７９が抽出される。この抽出された辺の内、辺１７６の一部である辺１７８と辺１７９は、本来抽出すべき辺ではない。なぜなら、図６７に示すパターンの変動は、同一線幅のパターンのみが隣接する場合には許容範囲以上となるが、辺１７８の場合のように隣接するパターン幅が大きい場合は、かならずしも許容範囲以上の寸法変動が生じるとは限らない。また、辺１７９の場合は、対向する辺の長さが小さいため、この場合は、許容範囲以上の寸法変動は生じない。すなわち、従来技術であるピッチ検証では、このような検出ミスを避けることができないという問題がある。
【０００７】
本発明は、上記のような課題を解決するためになされたもので、検出ミスがなく、高精度なパターン歪の検出ができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、回路的に重要な部分のパターン歪を高精度に検出するとともに、例えば光学強度のコントラストを考慮した検証ができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、異なる光学的、プロセス的条件に応じて異なる複数の仕上り予測パターンを作成し、これらの複数の仕上り予測パターンの間で図形演算を行うことにより、あるいは、これらと設計レイアウトパターンあるいは基準レイアウトパターンとの間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
【０００８】
【課題を解決するための手段】
この発明の請求項１のパターン歪検出装置は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に形成される仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成する検査用基準パターン作成手段と、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンのパターン歪を検出するパターン歪検出手段とを備え、上記検査用基準パターン作成手段は、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成することを特徴とするものである。
【０００９】
また、この発明の請求項２のパターン歪検出装置は、上記仕上り予測パターン多角形化手段に仕上がり予測パターン多角形の頂点数を削減する頂点数削減手段を備えたことを特徴とするものである。
【００１１】
また、この発明の請求項３のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とするものである。
【００１２】
また、この発明の請求項４のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に付加する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００１３】
また、この発明の請求項５のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に付加する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とするものである。
【００１４】
また、この発明の請求項６のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で所定サイズの矩形領域を付加してパターンを作成することを特徴とするものである。
【００１５】
また、この発明の請求項７のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００１６】
また、この発明の請求項８のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００１７】
また、この発明の請求項９のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とするものである。
【００１８】
また、この発明の請求項１０のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とするものである。
【００１９】
また、この発明の請求項１１のパターン歪検出装置は、上記検査用基準パターン作成手段が、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００２０】
また、この発明の請求項１２のパターン歪検出装置は、上記パターン歪み検出手段によりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するパターン歪量算出手段を備えたことを特徴とするものである。
【００２１】
また、この発明の請求項１３のパターン歪検出装置は、上記パターン歪検出手段が、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とするものである。
【００２２】
また、この発明の請求項１４のパターン歪検出装置は、上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行うパターン歪情報選別手段を備えたことを特徴とするものである。
【００２３】
また、この発明の請求項１５のパターン歪検出装置は、上記論理演算により上記パターン歪の重要度選別を行うことを特徴とするものである。
【００２４】
また、この発明の請求項１６のパターン歪検出装置は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件について上記仕上りパターン予測手段により複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るコントラスト情報検出手段を備えたことを特徴とするものである。
【００２５】
また、この発明の請求項１７のパターン歪検出装置は、上記コントラスト情報検出手段が、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とするものである。
【００３２】
次に、この発明の請求項１８のパターン歪検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、上記仕上がり予測パターンの輪郭を多角形化するステップと、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成するステップと、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がり予測パターンのパターン歪を検出するステップとを含み、上記検査用基準パターンを作成するステップにおいて、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンを作成するサブステップと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成するサブステップとを含むことを特徴とするものである。
【００３３】
また、この発明の請求項１９のパターン歪検出方法は、上記仕上がりパターンの輪郭を多角形化するステップにおいて、仕上がり予測パターン多角形の頂点数を削減するサブステップを含むことを特徴とするものである。
【００３５】
また、この発明の請求項２０のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とするものである。
【００３６】
また、この発明の請求項２１のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００３７】
また、この発明の請求項２２のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とするものである。
【００３８】
また、この発明の請求項２３のパターン歪検出方法は、上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を付加してパターンを作成することを特徴とするものである。
【００３９】
また、この発明の請求項２４のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００４０】
また、この発明の請求項２５のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とするものである。
【００４１】
また、この発明の請求項２６のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とするものである。
【００４２】
また、この発明の請求項２７のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とするものである。
【００４３】
また、この発明の請求項２８のパターン歪検出方法は、上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とするものである。
【００４４】
また、この発明の請求項２９のパターン歪検出方法は、上記パターン歪みを検出するステップによりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するステップを含むことを特徴とするものである。
【００４５】
また、この発明の請求項３０のパターン歪検出方法は、上記パターン歪を検出するステップにおいて、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより、上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とするものである。
【００４６】
また、この発明の請求項３１のパターン歪検出方法は、上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行ないパターン歪の情報を選別するステップを含むことを特徴とするものである。
【００４７】
また、この発明の請求項３２のパターン歪検出方法は、上記論理演算により上記パターン歪の重要度選別を行うことを特徴とするものである。
【００４８】
また、この発明の請求項３３のパターン歪検出方法は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件について、上記仕上りパターンを予測するステップにより複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るステップを含むことを特徴とするものである。
【００４９】
また、この発明の請求項３４のパターン歪検出方法は、上記コントラスト情報を得るステップにおいて、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とするものである。
【００５２】
また、この発明の請求項３５のパターン歪検出方法は、複数の光学条件、及び／又は、複数のパターン形成プロセス条件に対応して複数の多角形化された仕上り予測パターンを作成するステップと、上記複数の多角形化された仕上り予測パターンの間で図形演算し、その結果を仕上り予測パターンとして出力するステップを含むことを特徴とするものである。
【００５７】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるパターン歪検出装置の構成を示すブロック図である。図１において、１は、設計レイアウトパターンを保持する設計レイアウトパターンデータ保持部、２は、パターン転写プロセスおよびエッチングプロセス後の仕上がりパターンの形状をシミュレーション等により予測する仕上がりパターン予測手段、３は、仕上がりパターン予測手段２から出力されたデータから、仕上がりパターンの輪郭を、多角形データ（頂点座標のリスト形式）に変換する仕上がり予測パターン輪郭の多角形化手段、４は、仕上がり予測パターン輪郭の多角形化手段３から出力された多角形の頂点数を、一般のＣＡＤソフトウェアで取り扱うことのできる頂点数まで削減する頂点数削減手段、５は、頂点数を削減した多角形データを保持する仕上がり予測パターンデータ保持部である。
【００５８】
また、６は、設計レイアウトパターンデータから、許容範囲以上のパターン歪みを検出するために使用する基準パターンを作成する検査用基準パターン作成手段、７は検査用基準パターンデータ保持部、８は、仕上がり予測パターンと比較用基準パターンとを比較し、許容範囲以上のパターン歪みが生じている部分を抽出するパターン歪み検出手段、９はパターン歪情報保持部である。また、１０はパターン形成プロセス条件保持部である。
【００５９】
次に、図２〜図９を参照して、動作について説明する。
図２は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図３は、設計レイアウトパターンを示す図、図４は、図３の設計レイアウトパターンに基づきパターン形成プロセス条件を取り込んで計算した仕上がり予測パターンを示す図、図５は、図４の仕上がり予測パターンの輪郭を多角形化した多角形化パターンである。また、図６は、下限検査用基準パターンデータの作成方法を示す図、図７は、上限検査用基準パターンデータの作成方法を示す図、図８は下限検査用基準パターンと仕上がり予測パターンとの比較を示す図、図９は上限検査用基準パターンと仕上がり予測パターンとの比較を示す図である。
【００６０】
図１の装置構成を参照しながら、図２のフローチャートの流れに従って動作を説明する。まず、仕上がりパターン予測手段２において、設計レイアウトパターンデータ保持部１からの設計レイアウトパターン３１（図３）のデータと、パターン形成プロセス条件保持部１０からのパターン形成プロセス条件を入力として、光学シミュレーション等を用いて、ウェーハ上に形成される仕上がり予測パターン４０の形状（図４）を計算する（図２のステップＳＴ２１）。 通常、仕上がりパターン形状データは、ピットマップ状のデータ構造となっている場合が多い。
【００６１】
次に、仕上がり予測パターン輪郭の多角形化手段３において、仕上がり予測パターン形状データから、パターン形状の輪郭を図５に示すような多角形化した仕上がり予測パターン５０に変換し、頂点座標を出力する（ＳＴ２２）。
次に、この多角形化した仕上がり予測パターン５０の輪郭は、膨大な頂点数を持っているため、頂点数削減手段４において、冗長な頂点を可能な限り除去したり、矩形や台形に分割することで、一般のＣＡＤソフトウェアで取り扱える頂点数（通常２００頂点程度）まで削減する（ＳＴ２３）。 このようにして頂点数が削減された仕上がり予想パターンデータを、仕上がり予測パターンデータ保持部５に保存する。
【００６２】
次に、検査用基準パターン作成手段６において、仕上がり予測パターンに許容範囲以上にパターン歪みが発生する領域を抽出するために用いる２種類の検査用基準パターンデータを、設計レイアウトパターンデータ保持部１からの設計レイアウトパターンデータを用いて作成する（ＳＴ２４）。
その一つは、下限検査用基準パターンデータである。この下限検査用基準パターンデータの作成方法を、図６に示す。図６において、６１は設計レイアウトパターン、６２は矩形、６３は下限検査用基準パターンを示している。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形６２を発生させ、設計レイアウトパターンデータと、この矩形６２のＡＮＤ部分を設計レイアウトパターンデータから除去し、さらにパターン歪みの許容値だけアンダーサイズする。図６に示す実線のパターン６３のデータが、下限検査用基準パターンデータである。
【００６３】
もうーつは、上限検査用基準パターンデータである。この上限検査用基準パターンデータの作成方法を、図７に示す。図７において、７１は設計レイアウトパターン、７２は矩形、７３は上限検査用基準パターンを示している。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形７２を発生させ、設計レイアウトパターンデータと、この矩形７２をＯＲし、さらにパターン歪みの許容値だけオーバサイズする。図７に示す実線のパターン７３のデータが、上限検査用基準パターンデータである。こうして得られた検査用基準パターンデータを、検査用基準パターンデータ保持部７に保存する。
【００６４】
次に、パターン歪み検出手段８において、仕上がり予測パターンデータ保持部５に保存された仕上がり予測パターンと、検査用基準パターンデータ保持部７に保存された下限検査用基準パターンとを比較する（ＳＴ２５）。
図８は下限検査用基準パターンと仕上がり予測パターンの比較を示す図である。図８において、８０は仕上がり予測パターン、８３は下限検査用基準パターンを示す。図８に示すように下限検査用基準パターン８３の内部領域に、仕上がり予測パターン８０が存在する領域８４，８５が、許容範囲以上のパターン歪みが生じているところである。この領域の位置および大きさの情報を出力し（ＳＴ２６）、パターン歪情報保持部９に保存する。
【００６５】
次に仕上がり予測パターンと、上限検査用基準パターンとを比較する（ＳＴ２７）。 図９は上限検査用基準パターンと仕上がり予測パターンの比較を示す図である。図９において、９０は仕上がり予測パターン、９３は下限検査用基準パターンを示す。図９に示すように、仕上がり予測パターン９０が、上限検査用基準パターン９３の内部に完全に含まれていれば、許容範囲以上のパターン歪みが生じていないということである。もし、仕上がり予測パターン９０が、上限検査用基準パターン９３の外部に存在する場合は、許容範囲以上の歪みが発生しているので、この領域の位置および大きさの情報を出力し（ＳＴ２８）、パターン歪情報保持部９に保存する。
【００６６】
以上のように、この実施の形態によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンと、設計レイアウトパターンデータを直接比較するため、特にパターン線幅に関して高精度にパターン歪みを検出することができる。
すなわち、半導体パターン形成プロセスで生じるパターン歪を予測し、許容範囲以上のパターン歪の生じる部分を検出することができる。
さらに、この実施の形態によるパターン歪検出装置および検出方法は、頂点数を削減する頂点数削減手段及びステップをもっているため、検査用基準パターンの生成、および検査用基準パターンと仕上がり予測パターンとの比較に汎用のデザインルールチェックプログラムを使用することができる。
【００６７】
また、この実施の形態によるパターン歪検出装置および検出方法では、パターン歪みの上限検査用基準パターンと下限検査用基準パターンとをそれぞれ別個に形成し、これら上限検査用基準パターンおよび下限検査用基準パターン との比較によりパターン歪を検出する。したがって、パターン歪みの許容上限値及び許容下限値を別個に設定して、パターン歪みを検出することができる。
【００６８】
また、この実施の形態によるパターン歪検出装置および検出方法では、パターンコーナ部でのパターン歪みを検出しないように検査用基準パターンを変形させているため、高精度が要求されるパターン線幅に関するパターン歪みのみを高精度に検出できる。
また、検査用基準パターンの生成は、コーナに矩形を発生させ、その矩形と設計レイアウトパターンとの図形演算、およびサイジング処理だけで行うので、これも汎用のデザインルールチェックプログラムを使用することができ、簡便にシステムを構築することができる。
【００６９】
なお、この実施の形態１を次のように要約することができる。
この実施の形態１のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【００７０】
また、この実施の形態１のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【００７１】
次に、この実施の形態１において、図１に示したパターン歪検出装置は、コンピュータによって構成することができる。また、図２に示したパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この実施の形態１において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、設計レイアウトパターン基に作成した検査用基準パターンと多角形化された仕上り予測パターンとを比較する演算である場合を含むものである。
【００７２】
なお、以下に記載する各実施の形態も、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。そして、それぞれのパターン歪検出方法を、コンピュータに実行させるためのプログラムとして記録したコンピュータ読み取り可能な記録媒体を提供することができる。
【００７３】
実施の形態２．
図１０及び図１１は、この発明の実施の形態２における、パターン歪の検査用基準パターンの作成を説明するための図である。図１０は実施の形態１における検査用基準パターンの作成上の問題を説明するための図であり、図１１はこの実施の形態２において、パターンのコーナ間距離が小さい場合の検査用基準パターンの作成方法を示す図である。
【００７４】
上記の実施の形態１においては、コーナ部のパターン歪みを無視できるようにするために、設計レイアウトパターンのコーナ部に所定のサイズの矩形を発生させ、この矩形と設計レイアウトパターンとの図形演算で基準パターンを発生していた。
図１０は、この場合に起こりうる問題を説明するための図であり、図１０において、１０１は設計レイアウトパターン、１０２は矩形、１０３は下限検査用基準パターンを示す。図１０に示すように、この矩形１０２のサイズが、設計レイアウトパターン１０１の幅に対して、或いはその短辺の長さに対して、相対的に大きい場合は、矩形１０２が互いに重なり、下限検査用基準パターン１０３が必要以上に小さくなってしまう。この結果、仕上がりパターンの短辺のパターン歪みが検出されないという問題が発生する。
【００７５】
この実施の形態２では、この問題を解決するために、検査用基準パターンを作成する際に設計レイアウトパターンのコーナ部に発生した矩形が互いに接する、または重なる場合は、あらかじめ設定した値だけ双方の矩形が分離されるように矩形のサイズを調整する。この様子を図１１に示す。図１１において、１１１は設計レイアウトパターン、１１２は矩形、１１３は下限検査用基準パターンを示す。
【００７６】
図１１を参照して、上記のことを定式化すると以下のようになる。
設計レイアウトパターン１１１のコーナ間の最短距離をｃｄ、発生する矩形１１２の辺の長さをｗ１、許容パターン歪み量をａ、サイズ調整後の矩形の辺の長さをｗ２、下限検査用基準パターン１１３として最低限残存させたいパターン幅をｓｄとすると、ｃｄ≦ｗ１の時、下記（１）式で計算される幅ｗ２に、矩形の辺の長さを変更する。
ｗ２=ｃｄ−２×ａ−ｓｄ ・・・（１）
以上のように、設計レイアウトパターンのコーナ部に発生する矩形のサイズを調整することにより、パターン短辺のパターン歪みも精度良く検出できるようになる。
【００７７】
実施の形態３．
図１２及び図１３は、この発明の実施の形態３における、パターン歪の検査用基準パターンの作成を説明するための図である。図１２は実施の形態１において、パターンの辺に微小段差がある場合の検査用基準パターン作成上の問題を説明するための図であり、図１３はこの実施の形態３によりパターンの辺に微小段差がある場合の検査用基準パターンの作成方法を示す図である。
【００７８】
図１２において、１２１は設計レイアウトパターン、１２２は矩形、１２３は下限検査用基準パターン、１２４は微小段差部を示す。図１２に示すように、上記の実施の形態１では、設計レイアウトパターン１２１に微小段差部１２４が存在した場合は、微小段差部１２４に必要以上に大きい基準パターン作成用の矩形１２２が発生され、このように形成した下限検査用基準パターン１２３では、微小段差部１２４近辺のパターン歪みが検出できなくなる。
【００７９】
この実施の形態３では、この問題を解決するために、検査用基準パターンを作成する際に設計レイアウトパターンの微少段差部に発生した矩形が必要以上に大きくなる場合は、発生させる矩形の辺の長さを、コーナ間距離に連動させて調整する。この様子を図１３に示す。図１３において、１３１は設計レイアウトパターン、１３２は矩形、１３３は下限検査用基準パターン、１３４は微小段差部を示す。
【００８０】
図１３を参照して、上記のことを定式化すると以下のようになる。
設計レイアウトパターン１３１の微少段差部１３４のコーナ間の距離ｃｄ’が、所定の値以下となる微小段差の場合は、発生させる矩形１３２の辺の長さを、コーナ間距離ｃｄ’に連動させて調整し、図１３に示すように、その矩形をコーナ間の中点１３５に発生させる。
ｋを適宜に設定した係数、ｂを適宜に設定した定数として、調整後の矩形サイズｗ３の計算方法の一例を下記に示す。
ｗ３＝ｋ×ｃｄ’＋ｂ ・・・（２）
【００８１】
上記の例では、微少段差部を内部に含む１つの縮小した所定サイズの矩形を段差部の中点に設定したが、これは微少段差部の両コーナ間のどこかの中間点に設定してもよい。
また、微少段差部の両コーナ部に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を互いに連なるよう設定してもよい。
以上のように、この実施の形態によれば、微小段差部近辺のパターン歪みも高精度に検出することができる。
【００８２】
実施の形態４．
図１４は、この発明の実施の形態４における、パターン歪の検査用基準パターンの作成を説明するための図である。図１４において、１４１は設計レイアウトパターン、１４１ｃはそのコーナ部分、１４３は下限検査用基準パターンを示す。
上記の実施の形態１では、パターンのコーナ部におけるパターン変形を無視するために、コーナ部に矩形を発生し、図形論理演算により、コーナ部を除去していた。
【００８３】
これに対し、この実施の形態４では、図１４に示すように、設計レイアウトパターン１４１のコーナ部分１４１ｃを斜めにカットして削除し、さらにパターン歪みの許容値だけアンダーサイズして、コーナ部分を無視できる下限検査用基準パターンデータ１４３を作成する。
以上のように、この実施の形態によれば、図形論理演算処理が不要となり、処理高速化が可能となる。
【００８４】
実施の形態５．
図１５は、この発明の実施の形態５における、パターン歪検出装置の構成を示すブロック図である。図１５において、１１はパターン歪量算出手段、１２はパターン歪量表示手段を示す。これらは、図１に示したパターン歪検出装置に付加、合体されるものである。
図１５において、パターン歪量算出手段１１は、パターン歪情報保持部９から、許容範囲以上のパターン歪みが生じている領域の位置の情報を得て、その領域について、設計レイアウトパターンデータ保持部１からの設計レイアウトパターンデータと、予測パターンデータ保持部５からの予測パターンデータとを比較し、その差を図形論理演算で求め、パターン歪量表示手段１１に出力する。
【００８５】
以上のように、この実施の形態５では、許容範囲以上のパターン歪みが発生するパターンの辺が検出できた場合は、その部分の歪み量を正確にレポートするために、その辺に対応する部分の、設計レイアウトパターンデータと仕上がり予測パターンの差を図形論理演算で求め、出力する。
これにより、設計レイアウトパターンデータの修正が正確に行える。また、設計レイアウトパターンデータを自動修正することも可能である。
【００８６】
なお、上記の各実施の形態では、仕上がり予測パターンと検査用基準パターンの比較を例として記述したが、この発明によれば、異なる設計レイアウトパターンから計算された仕上がり予測パターン同士の差、あるいは異なるパターン形成プロセス条件で計算された仕上がり予測パターン同士の差がある許容値以内にあるかどうかを検証することも可能である。
【００８７】
なお、以上の実施の形態１〜５の説明において、「設計レイアウトパターン」を、検査用基準パターンを作成する基とする場合には、これを「基準レイアウトパターン」と称することができる。本明細書において、必要に応じ、あるいは適宜この表現を用いる。
また、以上の実施の形態１〜５の説明では、仕上がりパターンの予測を、「設計レイアウトパターン」を基にして行った。しかし、実際にパターン形成プロセスを経た場合に、最終的に「設計レイアウトパターン」あるいは「基準レイアウトパターン」と同じパターンが得られるように、「設計レイアウトパターン」を補正したものを基に仕上がりパターンの予測を行うことができる。この場合に、この補正した設計レイアウトパターンを、「検証レイアウトパターン」と称することができる。また、仕上がりパターンの予測の基にする「設計レイアウトパターン」とこの補正した設計レイアウトパターンとを含んで、「検証レイアウトパターン」と称することができる。本明細書において、必要に応じ、あるいは適宜この表現を用いる。
【００８８】
さて、以上に説明した実施の形態では、パターン形成プロセスで生じるパターン歪を検出するために、設計レイアウトパターンからプロセス後の仕上がりパターンを求め、その輪郭を多角形化した後、設計レイアウトパターンをオーバー又はアンダーサイジングしたものと仕上がりパターン間で差演算を行うことにより、一定以上のパターン歪みが生じる個所を検証するものである。
この方法では、設計レイアウトパターンとプロセス後の仕上がりパターンの差が（コーナー部以外で）規定値以上の場合、全てをエラーとしている。
【００８９】
以下に説明する実施の形態では、されにこれを改善して、回路的に重要でない部分のエラーと重要な部分のエラーとの両方を区別して検出することができるようにする。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるようにするものである。
また、仕上がりパターンの寸法のみを検証の条件とするにとどまらず、プロセス上重要である、例えば光学強度のコントラストを考慮してエラーの生じやすいパターンの個所を検出することができるようにするものである。
【００９０】
実施の形態６．
図１６は、この発明の実施の形態６によるパターン歪検出装置の構成を示すブロック図である。図１６において、１ａは、基準レイアウトパターンを保持する基準レイアウトパターンデータ保持部、１ｂは、検証レイアウトパターンを保持する検証レイアウトパターンデータ保持部である。
【００９１】
また、１３はパターン歪情報保持部９に保持されたパターン歪情報を、与えられた条件のもとで選別するための選別条件を保持するパターン歪情報選別条件保持部、１４はパターン歪情報選別条件保持部１３からの選別条件に基づいて、パターン歪情報保持部９からのパターン歪情報を選別するパターン歪情報選別手段、１５はパターン歪情報選別手段１４から出力されたエラー情報を保持するエラー情報保持部である。一例として、パターン歪情報選別条件としては、半導体製造プロセスに用いる他の設計レイヤーのデータを用い、パターン歪情報選別手段１４において、検出したパターン歪情報と他の設計レイヤーのデータとの論理演算を行わせる。その他の部分は、図１と同様である。
【００９２】
この実施の形態では、パターン歪情報保持部９、基準レイアウトパターンデータ保持部１ａ、およびパターン歪情報選別条件保持部１３を入力とする、パターン歪情報選別手段１４を含むことが特徴である。
実施の形態１の図１に示した構成では、仕上がりパターン予測手段２と検査用基準パターン作成手段６には共に設計レイアウトパターンデータ保持部１を入力としていたが、図１６では、検証レイアウトパターンデータ保持部１ｂと基準レイアウトパターンデータ保持部１ａの異なるデータを入力としている。これは、一般的に用いられる例を示したものであり、これに限定されるものではない。
【００９３】
ここで、基準レイアウトパターンは、補正前の設計レイアウトパターンであり、最終的に形成しようとするパターンである。
検証レイアウトパターンは、補正前の設計レイアウトパターンと同一のパターン（つまり、基準レイアウトパターンと同一のパターン）の場合と、補正後のレイアウトパターンの場合とがある。この補正後のレイアウトパターンとは、実際にパターン形成プロセスを経た場合に、最終的に設計レイアウトパターン又は基準レイアウトパターンと同じパターンが得られるように設計レイアウトパターンを補正したパターンである。
【００９４】
これを具体例に即して説明すると、図１７は検証レイアウトパターン１７１として、ラインアンドスペースパターンを示したものである。図１８は図１７の検証レイアウトパターン１７１による仕上がりパターン１８１を示したものである。図１９は図１８の仕上がりパターン１８１を検証レイアウトパターン１７１と比較した場合のエラー出力１９１を参考として示したものである。
【００９５】
また、図２０は基準レイアウトパターン（補正前の設計レイアウトパターン）２０１を示したものである。図２１は検証レイアウトパターン１７１から求めた仕上がりパターン１８１と基準レイアウトパターン２０１とを比較した場合のエラー出力を示したものである。このようにエラー出力が出ないように、基準レイアウトパターン２０１を補正して検証レイアウトパターン１７１とし、実際のパターン形成装置で使用するわけである。
以上は、実施の形態１の図１の変形として、検証レイアウトパターンが用いられる例を示したもので、このことはこの実施の形態６に本質的なことではない。
【００９６】
さて、次に、この実施の形態６の特徴点の動作について説明する。
図２２は、図１６のパターン歪検出装置の動作を示すフローチャートである。まず、図２２のステップ２２１（ＳＴ２２１）において、実施の形態１の図２のパターン歪み検出フローのステップ２１（ＳＴ２１）からステップ２８（ＳＴ２８）までのフローと同様なフローにより、図１６のパターン歪情報保持部９にパターン歪み情報を出力する。
【００９７】
次に、ステップ２２２（ＳＴ２２２）において、パターン歪情報選別条件保持部１３からのパターン歪み情報選別条件に基き、パターン歪情報選別手段１４において、基準レイアウトパターンあるいは設計レイアウトパターンとパターン歪み情報との間で図形演算を行い、結果をエラー情報としてエラー情報保持部１５に出力する。例えば、他の設計レイヤとエラーとの論理演算を行うことによりエラーを選別する。
【００９８】
上記の動作を具体例に即して説明する。図２３は設計レイアウトパターンの具体例を示す。図２３において、２３１はトランジスタのゲート配線、２３２は活性領域を示す。
図２４は、ゲート配線２３１を入力として、実施の形態１の方法により、パターン歪み検証を行った結果のエラー出力例を比較のために示す。図２４において、２３１はトランジスタのゲート配線、２３２は活性領域、２４１はパターン歪みエラーである。この図２４において、回路的には、活性領域２３２の上にあるエラー２４１がトランジスタの特性を決める寸法として重要であるが、それ以外の部分は回路的に高精度を要求されない。よって、回路上の重要度によってこれらのエラーを分類する機能が望まれ、また必要となる。
【００９９】
図２５は、この実施の形態６により、パターン歪み検証を行った結果のエラー出力例を示す。図２５において、２３２は活性領域、２５１は図２２のステップ２２１（ＳＴ２２１）でパターン歪情報保持部９から出力されるエラーを示す。
【０１００】
この実施の形態６において、回路上の重要度によるエラーの分類は、図１６のパターン歪み情報選別条件保持部１３から、パターン歪み情報選別条件を、「エラーと活性領域の AND演算を行え」として、パターン歪情報選別手段１４に入力することにより行う。
これを入力として、パターン歪情報選別手段１４で、「エラーと活性領域の AND 演算を行え」という演算を行うと、活性領域上のエラーのみを選別することが可能である。
【０１０１】
図２６は、このようにして選別され、エラー情報保持部１５に出力されたエラーを示すもので、図２６において、２３１はトランジスタのゲート配線、２３２は活性領域、２６１が重要度で分類されたエラーを示す。
以上のように、この実施の形態によれば、回路的に重要な部分のエラーを選別して検出することが可能である。
【０１０２】
以上説明したように、この実施の形態によれば、半導体パターン形成プロセスで生じるパターン歪を予測し、許容範囲以上のパターン歪の生じる部分を検出することができる。
また、他の設計レイヤとパターン歪エラーとの論理演算を行うことによりエラーを選別することができるパターン歪検出方法およびパターン歪検出装置を得ることができる。
また、これにより、エラーの重要度の選別を行うパターン歪エラー選別機能を備えることができる。つまり、検出されたパターン歪エラーを選別することにより、重要なエラーの検出を高機能に行うことができる。
【０１０３】
実施の形態７．
実施の形態７においても、実施の形態６で示した図１６のパターン歪検出装置を用いる。
次に、動作について説明する。
図２７は、この実施の形態７におけるエラー選別フローである。実施の形態１の図２のフローと異なるのは、ステップ２６ａ（ＳＴ２６ａ）とステップ２８ａ（ＳＴ２８ａ）であり、その他は同じである。ただし、図２７のステップＳＴ２１では、検証レイアウトパターンを基としており、ステップＳＴ２４では、基準レイアウトパターンを基としている。
【０１０４】
実施の形態１の図２では、ステップ２５（ＳＴ２５）で、仕上がり予測パターン内部に、下限検査用基準パターンデータが完全に含まれるかを問い、ステップ２６（ＳＴ２６）で、含まれない部分の位置、大きさの情報を出力する。また、ステップ２７（ＳＴ２７）で、上限検査用基準パターンの内部に、仕上がり予測パターンが完全に含まれるかを問い、ステップ２８（ＳＴ２８）で、含まれない部分の位置、大きさの情報を出力する。そして、この両方の出力はともに同一表示先へ出力している。
【０１０５】
これに対して、この実施の形態７では、ステップ２５（ＳＴ２５）で、仕上がり予測パターン内部に、下限検査用基準パターンデータが完全に含まれるかを問い、ステップ２６ａ（ＳＴ２６ａ）で、含まれない部分の位置、大きさの情報を細るエラーとして、定められた表示先へ出力する。また、ステップ２７（ＳＴ２７）で、上限検査用基準パターンの内部に、仕上がり予測パターンが完全に含まれるかを問い、ステップ２８ａ（ＳＴ２８ａ）で、含まれない部分の位置、大きさの情報を太るエラーとして，別の表示先へ出力する。すなわち、この両方の出力をそれぞれ別の表示先へ出力し、別個に表示したり、色分け表示したりする。
このように、この実施の形態においてはステップ２６ａ（ＳＴ２６ａ）とステップ２８ａ（ＳＴ２８ａ）で検出されたエラーの出力先が異なる点が、実施の形態１と大きく異なる。
【０１０６】
これを具体例に即して説明する。図２８に図２３のトランジスタのゲート配線２３１を検証対象とした場合の検証結果を示す。図２８において、２３１はトランジスタのゲート配線、２３２は活性領域、２８１はパターンが細る方向に歪むエラー、２８２はパターンが太る方向に歪むエラーであり、両者は選別されて出力されていることが解る。この例では色表示が異なるのを、ハッチングの違いにより表している。
【０１０７】
以上のように、この実施の形態によれば、パターン歪みが太る部分と細る部分とを選別して検出することができる。
さらに、図２９は、実施の形態６と実施の形態７とを組み合わせて、回路的に重要な部分のエラーを選別し、かつ、パターンが細るエラー２９１と太るエラー２９２とを区別して検出した結果を示している。
【０１０８】
以上説明したように、この実施の形態によれば、設計レイアウトパターン又は基準レイアウトパターンに対して仕上がりパターンが細るか太るかでエラーを選別するパターン歪検出方法及び装置を得ることができる。
【０１０９】
実施の形態８．
以上説明した各実施の形態では、仕上がり予測パターンデータと設計レイアウトデータ（あるいは基準レイアウトデータ）との間で比較を行うことにより、パターン歪みの大きな部分を検出していた。ところが、プロセス上重要なファクターとしては予測パターン寸法に加え、コントラストの問題がある。
図３０に設計レイアウトパターン３０１の一例を示す。図３１は、図３０の破線Ａ−Ａで示される部分について、光学強度、光学強度等から計算されるレジストの溶解度、またはエッチングレートの分布を示す。横軸は図３０の破線Ａ−Ａ上での位置、縦軸は強度を示す。同様に、図３２は他の設計レイアウトパターン３２１を示し、図３３は、図３２の破線Ｂ−Ｂに対する同様のグラフを示す。
【０１１０】
実施の形態１のパターン歪み検証では、図３１、図３３における強度 t のような、ある１つの強度となる部分が仕上がりパターンのエッジとなるとして、仕上がりパターンを予測し、このパターンと設計レイアウトパターンの間で歪みの大きな部分を検出していた。図３０、図３２の設計レイアウトパターンに対して、実施の形態１による検証を行った結果をそれぞれ図３４、図３５に示す。図３４において、３０１は設計レイアウトパターン、３４１は前述の強度tによって予測した仕上がりパターンである。また、図３５において、３２１は設計レイアウトパターン、３５１は前述の強度tによって予測した仕上がりパターンである。図３４でも、図３５でも、仕上がりパターンと設計レイアウトパターン間のずれ量は変わらないため、検証結果では相違が出ない。
【０１１１】
ところが、何らかの要因によってプロセスの条件が変動し、図３１あるいは図３３の強度tで決まったパターンエッジが、強度tu、あるいは強度tlで決まることがある。図３６に、図３０の設計レイアウトパターンについて、パターンエッジを決める強度を変えた場合の仕上がりパターンを示す。図３６において、３０１は設計レイアウトパターン、３６１は強度tで、３６２は強度tuで、３６３は強度tlで仕上がりパターンエッジが決定されるとした時の仕上がりパターンを示す。
【０１１２】
同様にして、図３２の設計レイアウトパターンに対する仕上がり予測パターンを図３７に示す。図３７において、３２１は設計レイアウトパターン、３７１は強度tで、３７２は強度tuで、３７３は強度tlで仕上がりパターンエッジが決定されるとした時の仕上がりパターンを示す。図３６に比較して、図３７では仕上がりパターンを決める強度を変化させた時の仕上がりパターンの寸法変動が著しいことが解る。これは、図３１と図３３のグラフを比較して解るように、図３７の場合において、図３６の場合に比較して、パターンエッジでの強度コントラストが小さいためである。コントラストの小さな部分ではパターンの仕上がりが悪いので、この様な個所を検証する必要がある。
なお、光学条件を変化させた場合は、光学強度分布自体が変化する。例えば、光学条件のうちデフォーカス値を変えた場合、光学強度自体が変化する。このような場合にも、パターン変動の差が大きな部分を検証する必要がある。
この実施の形態８では、このような課題に対応したパターン歪検出について説明する。
【０１１３】
図３８は、この実施の形態８のパターン歪検出装置の構成を示すブロック図である。
図３８において、１６はパターンのコントラストを検証する条件を保持するためのコントラスト検証条件保持部、１７はコントラスト検証条件をもとにパターンのコントラスト情報を検出するコントラスト情報検出手段、１８は検証した結果を保持するコントラスト情報保持部を示す。また、仕上がり予測パターンデータ保持部５は複数設けられ、ここでは例として２つ示されている。
【０１１４】
この実施の形態８の構成が実施の形態１と異なるのは、仕上がり予測パターンデータ保持部５を複数備え、複数の光学条件あるいはパターン形成プロセス条件、例えば複数の光学強度により予測された複数の仕上がり予測パターンデータをそれぞれ保持するようにしていることと、コントラスト検証条件保持部１６を入力とするコントラスト情報検出手段１７を備え、その出力をコントラスト情報保持部１８に保持するようにしている点である。なお、コントラスト検証条件としては、例えば、後に説明するパターンのアンダーサイジング量を所定値に定めたものとし、コントラスト情報保持部１８はこの値を保持する。
【０１１５】
次に、動作について説明する。
図３９は、図３８のパターン歪検出装置の動作を示すフローチャートである。ステップ３９１（ＳＴ３９１）, ステップ３９２（ＳＴ３９２）では、図３８の装置により異なる光学条件あるいはパターン形成プロセス条件で仕上がり予測パターンを計算し、それぞれ仕上がり予測パターンデータ保持部５へ出力する。ステップ３９３（ＳＴ３９３）では、コントラスト情報検出手段１７において、これらの出力に対してマスク正反情報、または、出力された図形間での大小包含関係をもとにして、次工程の差演算でどちらからどちらを差演算すればよいかを求める。
【０１１６】
ステップ３９４（ＳＴ３９４）では、仕上がり予測パターン間で差演算を行なう。ステップ３９５（ＳＴ３９５）で差演算の結果に対して、コントラスト検証条件保持部１６からの検証条件に応じて、指定量分アンダーサイジングを行って、結果をコントラスト情報保持部１８へ出力する。このようにアンダーサイジングを行うことにより、コントラストの小さな部分のみを検出することが可能である。
【０１１７】
以下、具体例に即して説明する。図３０の検証レイアウトパターン３０１を入力とした場合、図３９の ステップ３９１（ＳＴ３９１）では図４０に示すような仕上がり予測パターン４０１が、ステップ３９２（ＳＴ３９２）では図４１に示すような仕上がり予測パターン４１１が出力される。この場合、複数の光学条件あるいはパターン形成プロセス条件としては、パターン形成の露光の光学強度を変化させている。
【０１１８】
次に、ステップ３９３（ＳＴ３９３）で、図４０の結果から図４１の結果を差演算することを判断する。図４２に、ステップ３９４（ＳＴ３９４）で差演算を行った結果のパターン４２１を示す。さらにコントラストが低い部分を検出するためにアンダーサイジングすると、図４３のようになる。コントラストが低い部分がないため、エラー図形は出力されない。
なお、ここでアンダーサイジングとは、図４２のパターン４２１の外側（つまり図４０のパターン４０１の外側）を所定量縮小し、図４２のパターン４２１の内側（つまり図４１のパターン４１１の外側）を所定量拡大することをいう。
【０１１９】
同様にして、図３２の検証レイアウトパターン３２１を入力とした場合は、図３９の ステップ３９１（ＳＴ３９１）では図４４に示すような仕上がりパターン４４１が、ステップ３９２（ＳＴ３９２）では図４５に示すような仕上がりパターン４５１が出力される。ステップ３９３（ＳＴ３９３）を経て、ステップ３９４（ＳＴ３９４）で図４４から図４５の図形を差演算して図４６に示すパターン４６１が得られ、さらにアンダーサイジングすると、図４７のようなエラーパターン４７１が得られる。
このように、この実施の形態によれば、仕上がり予測パターンについて、プロセス条件の劣悪な部分である低コントラスト部を検出することができる。
【０１２０】
以上説明したように、この実施の形態によれば、複数の光学条件あるいは複数のパターン形成プロセス条件、例えば複数の光学強度について仕上がり予測パターンを求め、それらの間で差演算を行い、残った図形に対して指定量アンダーサイジングを行うことによって、コントラストの小さい部分を検出し、コントラスト検証を行うパターン歪検出方法及び装置を得ることができる。
また、これにより、光学強度のコントラストがある値よりも小さい部分にパターン歪エラーを出力するコントラスト検証機能を有するパターン歪検出方法及び装置を得ることができる。
このようにこの実施の形態では、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができる。
【０１２１】
なお、この実施の形態８を次のように要約することができる。
この実施の形態８のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【０１２２】
また、この実施の形態８のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【０１２３】
次に、この実施の形態８において、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この実施の形態８において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンまたは検証レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、多角形化された複数の仕上り予測パターンを相互比較する演算である場合を含むものである。
【０１２４】
なお、以下に記載する各実施の形態も、そのパターン歪検出装置は、コンピュータによって構成することができる。また、そのパターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。そして、それぞれのパターン歪検出方法を、コンピュータに実行させるためのプログラムとして記録したコンピュータ読み取り可能な記録媒体を提供することができる。
【０１２５】
実施の形態９．
図４８は、図１６及び図３８を組み合わせたもので、実施の形態６〜８で説明した機能をいずれも含むパターン歪検出装置の構成の例を示すブロック図である。以上のようにすれば、実施の形態６〜８の全ての機能を有するパターン歪検出装置が得られる。
【０１２６】
なお、上記実施の形態６〜９では、パターン歪部の検出のみについて記述したが、この検出結果をもとに、設計レイアウトパターンデータを自動修正することも可能であることは明らかである。また、コントラストの高低によってエラーの選別を行うこと、およびその結果を用いて設計レイアウトパターンデータを自動修正することも可能であることは明らかである。
【０１２７】
実施の形態１０．
以上説明した各実施の形態、例えば典型的には、実施の形態１において、図１及び図２を参照して説明したパターン歪検出装置およびパターン歪検出方法においては、単一の仕上がり予測パターンによってパターン歪みの検証を行っているため、部分的に光学的、プロセス的条件の異なるような場合に高精度な検証を行うには限度がある。
これから説明する各実施の形態は、上記のような課題を解決するためになされたもので、異なる光学的、プロセス的条件に応じて異なる複数の予測パターンを作成し、これらと設計レイアウトパターン（基準レイアウトパターン）との間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
【０１２８】
図４９は、この実施の形態１０のパターン歪検出装置の構成を示すブロック図である。
図４９を図１と対比すると、図１における設計レイアウトパターンデータ保持部１が、図４９では基準レイアウトパターンデータ保持部１ａと検証レイアウトパターンデータ保持部１ｂとに分解されているが、これは実施の形態６における図１６の構成で既に示したことで、この実施の形態の新たな点ではない。
【０１２９】
図４９の構成が図１の構成と異なる点は、次のとおりである。まず、仕上がり予測パターンデータ保持部５に、新たに第１の高精度化仕上がりパターン予測手段１９が接続されている。また、第１の高精度化仕上がりパターン予測手段１９に第１の仕上がりパターン予測仕様保持部２０が入力として接続され、第１の高精度化仕上がり予測パターンデータ保持部２１が出力として接続されている。さらに、第１の高精度化仕上がりパターン予測手段１９には、基準レイアウトパターンデータ保持部１ａが入力として接続されている。また、第１の高精度化仕上がり予測パターンデータ保持部２１の出力がパターン歪検出手段８に接続されている。
このように、この実施の形態１０では、基準レイアウトパターンデータ保持部１ａと仕上がり予測パターンデータ保持部５と第１の仕上がりパターン予測仕様保持部２０とを入力とする、第１の高精度化仕上がりパターン予測手段１９を含むことが特徴である。
【０１３０】
次に、動作について説明する。
図５０は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。
図５０のフローにおけるステップ５０１（ＳＴ５０１）からステップ５０３（ＳＴ５０３）までは、実施の形態１の図２におけるステップ２１（ＳＴ２１）からステップ２３（ＳＴ２３）までと同様である。また、図５０のステップ５０５（ＳＴ５０５）以降も図２のステップ２５（ＳＴ２５）以降と同様である。
【０１３１】
図５０におけるステップ５０４（ＳＴ５０４）がこの実施の形態の特徴であり、このステップ５０４（ＳＴ５０４）では、複数の光学条件、及び／又は、複数のパターン形成プロセス条件に対応して仕上がり予測パターンを高精度化するための第１の仕上がりパターン予測仕様に基づき、基準レイアウトパターンと予測パターンとの間で図形演算を行う。
【０１３２】
ここで、仕上がりパターン予測仕様とは、複数の異なる光学条件あるいはパターン形成プロセス条件により予測された仕上がり予測パターンと、基準レイアウトパターン間で図形演算を行うための論理を意味する。
また、第１の仕上がりパターン予測仕様に基づく第１の仕上がりパターン予測においては、基準レイアウトパターンと単一の仕上がり予測パターンとの間で図形演算を行う。
【０１３３】
また、本明細書において図形演算とは、一般的なレイアウト検証ツールで可能な、AND, OR, NOT, XOR、サイジング、図形同士の包含関係、接触、コーナ部処理、内部・外部間隔等の処理を単独、または組み合わせて行うものである。
【０１３４】
図５１に入力レイアウトパターン、すなわち設計レイアウトパターンの具体例を示す。
図５１において、５１１はトランジスタの活性領域、５１２はトランジスタのゲート配線を示す。このうちゲート配線５１２を入力として実施の形態１などの方法によりパターン予測を行った結果を図５２に示す。図５２において、５２１は図５１と同じ活性領域であり、５２２は図５１のゲート配線５１２を入力とした時のパターン予測である。
【０１３５】
一方、入力レイアウトパターンについて、実際にウェーハ上にパターンを形成した時のパターン形状を図５３に示す。図５３において、５３１は図５１と同じ活性領域であり、５３２は図５１のゲート配線５１２が実際にウェーハ上に形成されたパターンの形状である。図５２と図５３を比較すると、活性領域５２１，５３１と重ならない部分の形状が大きく異なることが解る。
【０１３６】
実際のウェーハプロセスでは、活性領域５２１の領域を形成した後、ゲート配線５２２の領域の形成を行うが、実際のウェーハでは活性領域５２１の図形の領域内外では、紙面法線方向で高低差がある。このため、ゲート配線５２２のパターンは、図５３のように活性領域５３１の領域内外で異なって形成されるのである。よって、活性領域５３１の領域内外など、レイアウト上の条件が異なる部分でパターンの予測方法を変える機能が必要となる。
【０１３７】
図５４は実施の形態1０のパターン予測仕様の具体例を説明するためのもので、ゲート配線の予測パターンと活性領域（図５１〜図５３の活性領域５１１，５２１，５３１)との関係を示す。
図５４において、５４１は活性領域、５４２はゲート配線の予測パターンで、そのうち５４２ａは領域５４１外にある予測パターン、５４２ｂは領域５４１内にある予測パターンである。予測パターン５４２ａおよび５４２ｂは、それぞれ、予測パターン５４２と活性領域５４１のＮＯＴ処理およびＡＮＤ処理で求めることができる。
【０１３８】
ここで、第１の高精度化仕上がりパターン予測手段１９が、第１の仕上がりパターン予測仕様保持部２０から供給されて図形演算するための仕上がりパターン予測仕様を「予測パターン５４２ａの領域をアンダーサイズし、その結果と予測パターン５４２ｂをマージ（ＯＲ処理）せよ」とすることにより、図５５に示す予測パターン５５２が得られる。図５５の活性領域５５１は図５１〜図５３と同じである。このように、図５５はこの実施の形態による仕上がりパターン予測例を示したものである。
【０１３９】
以上のように、仕上がりパターン予測仕様を図５０のフローに適用することにより、図５３の状態に近い予測パターンを得ることが可能となる。
なお、ここでは、予測パターン５４２の領域を限定した後、予測パターン５４２と活性領域５４１との図形演算を行ったが、領域を限定せず予測パターン５４２全体に対し図形演算を行うことも可能である。
【０１４０】
以上説明したように、この実施の形態では、複数の光学条件あるいは複数のパターン形成プロセス条件に対応した仕上がりパターン予測仕様に基づき、多角形化された仕上り予測パターンと基準レイアウトパターンとを、高精度化仕上がりパターン予測手段１９において図形演算して、多角形化された仕上り予測パターンを高精度化することができる。
【０１４１】
このように、この実施の形態によれば、部分的に条件の異なるプロセスに対する仕上がりパターンの予測および、これによるパターン歪検証が可能となる。また、この実施の形態は上記段差による影響に留まらず、一般にレイアウトと相関のある予測パターンの変形に関して有効であることは明らかである。
【０１４２】
実施の形態１１．
図５６は、この実施の形態１１によるパターン歪検出装置の構成を示すブロック図である。
実施の形態１０の図４９に示す構成との相違点は、次のとおりである。まず、この実施の形態の図５６では、図４９における仕上がりパターン予測手段２から仕上がり予測パターンデータ保持部５に至るまでの構成、すなわち、仕上がりパターン予測手段２、仕上がり予測パターン輪郭の多角形化手段３、頂点数削減手段４、仕上がり予測パターンデータ保持部５を複数系統備えていることである。図５６ではこれを２系統示している。
【０１４３】
また、図５６では、第２の高精度化仕上がりパターン予測手段２２を備え、これに複数の仕上がり予測パターンデータ保持部５が入力として接続されている。また、第２の高精度化仕上がりパターン予測手段２２には、第２の仕上がりパターン予測仕様保持部２３が入力として接続され、第２の高精度化仕上がり予測パターンデータ保持部２４が出力として接続されている。また、第２の高精度化仕上がり予測パターンデータ保持部２４の出力がパターン歪検出手段８に接続されている。なお、第２の高精度化仕上がりパターン予測手段２２には、基準レイアウトパターンデータ保持部１ａが入力として接続されている。
【０１４４】
このようにこの実施の形態１１では、基準レイアウトパターンデータ保持部１ａと複数の仕上がり予測パターンデータ保持部５と第２の仕上がりパターン予測仕様保持部２３とを入力とする、第２の高精度化仕上がりパターン予測手段２２を含むことが特徴である。
ここで、仕上がりパターン予測仕様とは、複数の異なる光学条件あるいはパターン形成プロセス条件により予測された仕上がり予測パターンと、基準レイアウトパターン間で図形演算を行うための論理を意味する。
また、第２の仕上がりパターン予測仕様に基づく第２の仕上がりパターン予測においては、複数の仕上がり予測パターン間で図形演算を行う。
【０１４５】
次に、動作について説明する。
図５７は、この実施の形態におけるパターン歪検出フローである。図５７のフローにおけるステップ５７１（ＳＴ５７１）からステップ５７３（ＳＴ５７３）までは、実施の形態１０の図５０におけるステップ５０１（ＳＴ５０１）からステップ５０３（ＳＴ５０３）までと同様である。また、図５７のステップ５７６（ＳＴ５７６）以降も図５０のステップ５０５（ＳＴ５０５）以降と同様である。
【０１４６】
図５７におけるステップ５７４（ＳＴ５７４）とステップ５７５（ＳＴ５７５）がこの実施の形態の特徴であり、実施の形態１０の図５０では、仕上がり予測パターンを1つの条件で求めていたのに対し、本実施の形態のフローでは、ステップ５７４（ＳＴ５７４）で、ステップ５７１（ＳＴ５７１）からステップ５７３（ＳＴ５７３）までのフローを複数の条件、すなわち、複数の光学条件あるいは複数のパターン形成プロセス条件に対応して複数回行う。
【０１４７】
こうして、複数求められた仕上がりパターンについて、第２の高精度化仕上がりパターン予測手段２２において、第２の仕上がりパターン予測仕様保持部２３から供給される第２の仕上がりパターン予測仕様を基に、ステップ５７５（ＳＴ５７５）において図形演算することにより、仕上がり予測パターンを求める。
【０１４８】
以下に、これを具体的に説明する。図５８はこの実施の形態によるパターン予測の過程を説明するための図である。図５１のゲート配線５１２を検証対象とした時、前述のように、活性領域５１１の領域内外で、光学的あるいはプロセス的条件が異なる。これに対し、異なる条件でパターンの予測を行った例を図５８に示している。図５８の活性領域５８１は図５１の活性領域５１１と同じであり、図５８の５８２は活性領域５８１外での条件で予測されたパターン、５８３は活性領域５９１内の条件で予測されたパターンである。
【０１４９】
次に、第２の高精度化仕上がりパターン予測手段２２において、第２の仕上がりパターン予測仕様保持部２３からの第２の仕上がりパターンの予測仕様に基づいて、仕上り予測パターンをそれぞれ基準レイアウトパターンと図形演算し、その結果をマージする。
ここで、第２の仕上がりパターンの予測仕様を「予測パターン５８３と５８１のＡＮＤ処理を行った結果と、予測パターン５８２と５８１のＮＯＴ処理を行った結果をマージ（ＯＲ処理）せよ」とすると、図５３に示す様な実際のパターンに近い結果を得ることができる。
【０１５０】
以上のように、この実施の形態によれば、光学条件あるいはパターン形成プロセス条件が部分的に異なる複数のプロセスに対応して複数の仕上がりパターンを予測し、これらと基準レイアウトパターン（設計レイアウトパターン）とをそれぞれ図形演算し、その結果をマージして高精度化した仕上り予測パターンを作成する。そして、この高精度化した仕上り予測パターンを用いてパターン歪検証を実施の形態1０よりも高精度に行うことが可能となる。また、この実施の形態は上記段差による影響に留まらず、一般にレイアウトと相関のある予測パターンの変形に関して有効であることは明らかである。
【０１５１】
実施の形態１２．
実施の形態１２におけるパターン歪検証装置および検証フローの説明は、実施の形態１１と同じ図を用いて行う。（実施の形態１２におけるパターン歪検証装置の構成および検証フローは実施の形態１１と同じである。）
実施の形態１１では、複数の仕上がり予測パターンと基準レイアウトパターン（設計レイアウトパターン）間でそれぞれ図形演算を行ったが、本実施の形態では、複数の仕上がり予測パターン間で図形演算を行う例を示す。
【０１５２】
図５９は、入力レイアウトパターン、すなわち、検証対象のレイアウトパターンを示す。図６０〜図６２は、異なる条件で予測された仕上がり予測パターンを示す。図６３は、この実施の形態によるパターン予測仕様の具体例を説明するためのもので、図６０〜図６２を重ねて表示したものである。
【０１５３】
複数の条件でパターン歪の検証をする際には、複数の条件を通して最も予測パターンが大きく歪んでいる場合を求めることが多い。
最もパターンの小さくなる場合は、全ての仕上がり予測パターンのＡＮＤ処理によって求めることができ(図６３の予測パターン６３３)、最もパターンが大きくなる場合は、全ての仕上がり予測パターンのＯＲ処理によって求めることができる(図６３の仕上り予測パターン６３２)。
【０１５４】
さらに、本発明によれば、図６４に示すように、実施の形態１１で示した図５８の活性領域５８１の代りに、活性領域５８１の仕上がり予測パターン(図６４の６４１)を使用し、これと仕上り予測パターン６４２，６４３との間で図形処理を行うことで、さらに高精度な予測が可能となる。図６４はこの実施の形態によるパターン予測仕様の具体例を説明するためのものである。
【０１５５】
実施の形態１３．
実施の形態１０〜１２はそれぞれ組合わせて行うことにより同様の効果を得ることが可能であることは自明であり、その場合の構成は図５６と同じである。
なお、上記実施の形態１０〜１３では、パターン歪部の検出のみについて記述したが、この検出結果をもとに、設計レイアウトパターンデータを自動修正することも可能であることは明らかである。
【０１５６】
実施の形態１４．
以上説明した各実施の形態では、例えば典型的には実施の形態１においては、仕上がりパターンを設計レイアウトパターンから予測し、これと設計レイアウトパターンと間で図形演算を行うことにより、仕上がり予測パターンが設計レイアウトパターンに対して許容量以上に歪んだ箇所を検出している（図１参照）。
また、例えば実施の形態６においては、検証レイアウトパターンから仕上がりパターンを予測し、これと基準レイアウトパターンとの間で図形演算を行うことにより、仕上がり予測パターンが基準レイアウトパターンに対して許容量以上に歪んだ箇所を検出している（図１６参照）。
しかしながら、これらの実施の形態では、複数の異なるプロセス条件や複数の異なる検証レイアウトパターン作成方法の間で、仕上がりパターンがどのように異なるかを検証することはできない。
【０１５７】
これから説明する実施の形態１４は、上記のような課題を解決されるためになされたもので、異なる条件で作成された複数の仕上がり予測パターンに関して図形演算を行うことにより、複数の仕上がり予測パターン間での相違箇所を検出することにより、各条件間の結果の差異を検証することを目的とする。
【０１５８】
図６５は、この実施の形態１４のパターン歪検出装置の構成を示すブロック図である。
図６５において、検証レイアウトパターンデータ保持部１ｂ、パターン形成プロセス条件保持部１０、仕上がりパターン予測手段２、仕上がり予測パターン輪郭の多角形化手段３、頂点数削減手段４、および仕上がり予測パターンデータ保持部５は、図１６と同様のものであるが、図６５では、これらが複数系統備えられている。
【０１５９】
また、複数の仕上がり予測パターンデータ保持部５に、新たに仕上がり予測パターン比較手段２５が接続されている。また、仕上がり予測パターン比較手段２５に仕上がり予測パターンデータ比較仕様保持部２６が入力として接続され、仕上がりパターン相違情報保持部２７が出力として接続されている。
このように、この実施の形態１４では、複数の仕上がり予測パターンデータ保持部５と仕上がり予測パターンデータ比較仕様保持部２６とを入力とする、仕上がり予測パターン比較手段２５を含むことが特徴である。
【０１６０】
次に、動作について説明する。
図６６は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図６６のステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）及びステップ６６１’〜 ６６３’（ＳＴ６６１’〜ＳＴ６６３’）は図２のステップ２１〜２３（ＳＴ２１〜２３）と同様である。ただし、図６６のステップＳＴ６６１及びステップＳＴ６６１’では、検証レイアウトパターンを基にしている。
【０１６１】
これらステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）とステップ６６１’〜 ６６３’（ＳＴ６６１’〜ＳＴ６６３’）との差は、それぞれの処理で使用する検証レイアウトパターンデータ、又は／及び、パターン形成プロセス条件が異なるのみである。
【０１６２】
次に、ステップ６６４（ＳＴ６６４）では、仕上がり予測パターン比較仕様保持部２６からの仕上がり予測パターン比較仕様に基づいて複数の仕上がり予測パターンデータ間で図形演算を行い、その結果を仕上がり予測パターン相違情報として出力し、仕上がり予測パターン相違情報保持部２７に保持する。
【０１６３】
このように本実施の形態では、ステップ６６１〜６６３（ＳＴ６６１〜ＳＴ６６３）の動作を複数系統含む点と、これらにより求められた複数の仕上がり予測パターン間で図形演算を行うことによりその相違点を検出するためのステップ６６４（ＳＴ６６４）を持つことが特徴である。
言い換えれば、この実施の形態では、２つの仕上がりパターンデータ間のＸＯＲ処理を行い、その結果を出力する。
【０１６４】
次にこの実施の形態の変形例について説明する。
複数の仕上がり予測パターンの間の比較の一態様として、複数の仕上がり予測パターンのうち、特定の仕上がり予測パターンを選び、これを基に検査用基準パターンを作成する。そして、この検査用基準パターンと複数の仕上がり予測パターンとを比較する、あるいは複数の仕上がり予測パターンデータ間で図形演算を行なう。
【０１６５】
この場合、検査用基準パターンとして、特定の仕上がり予測パターンより拡大した許容上限を画する上限検査用基準パターンと、特定の仕上がり予測パターンより縮小した許容下限を画する下限検査用基準パターンとを作成し、これらの上限および下限検査用基準パターンと複数の仕上がり予測パターンとをＮＯＴ処理により比較する、
このプロセスは、実施の形態１で、図２（ＳＴ２４）、図６、図７などを参照して説明したことと同様であるから、詳細な説明は省略する。
【０１６６】
以上のように、この実施の形態によれば、複数の仕上がり予測パターン間の相違箇所を検出することが可能である。また、この方法によって検出された相違箇所に対して、次のように相違箇所の分類を行えることも自明である。
すなわち、仕上がりパターンが基準レイアウトパターンより細るか太るかを選別すること、また、パターン歪と他の設計レイヤーとの論理演算を行ない、パターン歪情報を選別すること、また、この論理演算によりパターン歪の重要度選別を行うことなどができる。これらについても既に実施の形態６、７などで説明しているので、重複説明は省略する。
【０１６７】
以上説明したように、この実施の形態では、複数の異なるパターン形成プロセス条件、及び／又は、複数の検証レイアウトパターンデータに対応して複数の仕上がりパターンを予測し、予測された複数の仕上がり予測パターンデータを図形演算することにより、予測パターンデータ間の相違箇所を検出することができる。
【０１６８】
さて、以上に各実施の形態について説明したこの発明の一局面を、以下のように要約することができる。。
この発明の一局面のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
【０１６９】
また、この発明の一局面のパターン検出方法は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、上記仕上がり予測パターンの輪郭を多角形化するステップと、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪を検出するステップとを含んでなるものである。
【０１７０】
次に、発明において、パターン歪検出装置は、コンピュータによって構成することができる。また、パターン歪検出方法は、そのプロセスをコンピュータに読み取り可能な記録媒体にコンピュータプログラムとして記録し、その演算をコンピュータに実行させることによって行うことができる。
この場合、この発明の一局面において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンのみ、あるいは、設計レイアウトパターンまたは検証レイアウトパターンと基準レイアウトパターンのデータとをメモリ領域に形成する処理と、設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンまたは基準レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
このようなパターン歪検出装置、検出方法又はプログラム記録媒体によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンのパターン歪みを精度よく検出することができる。
【０１７１】
さて、以上の各実施の形態について説明したこの発明のパターン歪検出装置及び検出方法は、半導体装置の製造に有効に用いられる。
半導体製造プロセスにおいては、光リソグラフィ技術などによって多くのパターンが形成される。また、エッチング等のパターン形成プロセスも多くある。これらの多くのパターン形成プロセスにおいて、超微細なパターンを正確に形成するために、上述したパターン歪検出装置及び検出方法を用いることができる。また、このような製造プロセスによって、微細で歪みの少ないパターンが形成された半導体装置を得ることができる。
【０１７２】
【発明の効果】
この発明は以上のように構成されているので、次のような効果を奏する。
この発明のパターン歪検出装置および検出方法によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンと、設計レイアウトパターンデータ又は基準レイアウトパターンデータから形成した検査用基準パターンデータとを比較し、パターン歪みを精度よく検出することができる。
さらに、仕上がり予測パターンと、設計レイアウトパターンデータ又は基準レイアウトパターンデータとを直接比較し、パターンの歪みを検出することができ、特にパターン線幅に関して高精度にパターン歪みを検出することができる。
【０１７３】
さらに、この発明のパターン歪検出装置および検出方法によれば、仕上がり予測パターンの頂点数を削減するようにしたため、検査用基準パターンの生成、および検査用基準パターンと仕上がり予測パターンとの比較に汎用のデザインルールチェックプログラムを使用することができる。
【０１７４】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪みの上限検査用基準パターンと下限検査用基準パターンとをそれぞれ別個に形成しているため、許容上限値及び許容下限値を別個に設定して、パターン歪みを精度よく検出することができる。
【０１７５】
また、この発明のパターン歪検出装置および検出方法によれば、パターンコーナ部でのパターン歪みを検出しないように検査用基準パターンを変形させているため、高精度が要求されるパターン線幅に関するパターン歪みのみを高精度に検出することができる。
【０１７６】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの生成は、コーナに矩形を発生させ、その矩形と設計レイアウトパターン又は基準レイアウトパターンとの図形演算、およびサイジング処理だけで行うので、これも汎用のデザインルールチェックプログラムを使用することができ、簡便にシステムを構築することができる。
【０１７７】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、設計レイアウトパターン又は基準レイアウトパターンのコーナ部に発生する矩形のサイズを調整するので、パターン短辺のパターン歪みも精度良く検出することができる。
【０１７８】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、パターンの微少段差部の両コーナ部に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を設定するので、微小段差近辺のパターン歪みも高精度に検出できる。
【０１７９】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、パターンの微少段差部の両コーナ部の中間点に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を設定するので、微小段差近辺のパターン歪みも高精度に検出できる。
【０１８０】
また、この発明のパターン歪検出装置および検出方法によれば、検査用基準パターンの形成において、設計レイアウトパターン又は基準レイアウトパターンのコーナ部分を斜めにカットするので、図形論理演算処理が不要となり、処理高速化が可能となる。
【０１８１】
また、この発明のパターン歪検出装置および検出方法では、許容範囲以上のパターン歪みが発生するパターンの部分について、設計レイアウトパターンデータ又は基準レイアウトパターンデータと仕上がり予測パターンの直接比較し、パターン歪みを正確に求めることができる。また、この歪み量を正確にレポートすることができる。また、これにより設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８２】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪の検出において、仕上がりパターンが設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８３】
また、この発明のパターン歪検出装置および検出方法によれば、パターン歪と他の設計レイヤーとの論理演算を行ないパターン歪の情報を選別することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８４】
また、この発明のパターン歪検出装置および検出方法によれば、上記論理演算により上記パターン歪の重要度選別を行うことができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８５】
また、この発明のパターン歪検出装置および検出方法によれば、複数の光学条件、及び又は、複数のパターン形成プロセス条件について、複数の仕上がり予測パターンを求め、仕上がり予測パターンのコントラスト情報を得ることができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８６】
また、この発明のパターン歪検出装置および検出方法によれば、複数の仕上がり予測パターンの間で差演算を行い、さらにアンダーサイジングを行うことにより、仕上がり予測パターンのコントラストの小さい部分を検出することができる。これにより、設計レイアウトパターンデータ又は基準レイアウトパターンデータの修正を正確に行うことができる。
【０１８９】
また、この発明のパターン歪検出方法によれば、複数のプロセス条件などに対応して複数の多角形化された仕上り予測パターンを作成し、複数の仕上り予測パターンの間で図形演算するので、プロセス条件などに対応して仕上り予測パターンを高精度化することができる。
【０１９１】
また、この発明によれば、上記のようなパターン歪検出装置および検出方法を用いて、半導体製造のパターン形成プロセスにおいて、超微細なパターンを正確に形成し、微細で歪みの少ないパターンを用いた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるパターン歪検出装置の構成図を示す図である。
【図２】 この発明の実施の形態１によるパターン歪検出方法を示すフローチャートである。
【図３】 この発明の実施の形態１において、設計レイアウトパターンを示す図である。
【図４】 この発明の実施の形態１において、仕上がり予測パターンの計算結果を示す図である。
【図５】 この発明の実施の形態１において、仕上がり予測パターン輪郭の多角形を示す図である。
【図６】 この発明の実施の形態１において、下限検査用基準パターンの形成を示す図である。
【図７】 この発明の実施の形態１において、上限検査用基準パターンの形成を示す図である。
【図８】 この発明の実施の形態１において、下限検査用基準パターンと仕上がり予測パターンの比較を示す図である。
【図９】 この発明の実施の形態１において、上限検査用基準パターンと仕上がり予測パターンの比較を示す図である。
【図１０】 この発明の実施の形態１において、検査用基準パターン発生上の問題を説明するための図である。
【図１１】 この発明の実施の形態２において、パターンコーナ間距離が小さい場合の検査用基準パターンの形成を示す図である。
【図１２】 この発明の実施の形態１おいて、パターンに微小段差がある場合の検査用基準パターン発生上の問題を説明するための図である。
【図１３】 この発明の実施の形態３において、パターンに微小段差がある場合の検査用基準パターンの形成を示す図である。
【図１４】 この発明の実施の形態４において、検査用基準パターンの作成を示す図である。
【図１５】 この発明の実施の形態５における、パターン歪検出装置の構成を示すブロック図である。
【図１６】 実施の形態６及び７における、パターン歪エラー選別機能を有するパターン歪み検出装置の構成を示したものである。
【図１７】 検証レイアウトパターンとして、ラインアンドスペースパターンの具体的な補正例を示したものである。
【図１８】 図１７の検証レイアウトパターンによる仕上がりパターンの具体例を示したものである。
【図１９】 図１８の仕上がりパターンを補正後の設計レイアウトパターンと比較した場合のエラー出力の具体例を示したものである。
【図２０】 基準レイアウトパターンとして、補正前の設計レイアウトパターンの具体例を示したものである。
【図２１】 補正後のレイアウトパターンから求めた仕上がりパターンと補正前の設計レイアウトパターンとを比較した場合のエラー出力の具体例を示したものである。
【図２２】 実施の形態６によるパターン歪み検出フロー、すなわち、他設計レイヤーとの論理演算を行うことによるエラー選別フローを示したものである。
【図２３】 実施の形態６における入力レイアウトパターンの具体例を示したものである。
【図２４】 実施の形態６によるエラー出力例を比較のために示したものである。
【図２５】 実施の形態６のパターン歪み検出の処理過程の具体例を示したものである。
【図２６】 実施の形態６のパターン歪み検出の結果の具体例を示したものである。
【図２７】 実施の形態７によるパターン歪み検出フロー、すなわち、特に仕上がりパターンが細る場合又は太る場合でエラーを選別するフローを示したものである。
【図２８】 実施の形態７のパターン歪み検出の結果の具体例を示したものである。
【図２９】 実施の形態７の他のパターン歪み検出の具体例を示したものである。
【図３０】 実施の形態８における入力レイアウトパターンの具体例を示したものである。
【図３１】 図３０における光学強度などの強度分布の具体例を示したものである。
【図３２】 実施の形態８における他の入力レイアウトパターンの具体例を示したものである。
【図３３】 図３２における光学強度などの強度分布の具体例を示したものである。
【図３４】 図３０の設計レイアウトパターンに対する実施の形態１による検証結果を比較のために示したものである。
【図３５】 図３２の設計レイアウトパターンに対する実施の形態１による検証結果を比較のために示したものである。
【図３６】 図３０の設計レイアウトパターンに対する仕上がりパターンの具体例を示したものである。
【図３７】 図３２の設計レイアウトパターンに対する仕上がりパターンの具体例を示したものである。
【図３８】 実施の形態８によるパターン歪み検出装置の構成、すなわち、コントラスト検証機能を有するパターン歪検出装置の構成を示したものである。
【図３９】 実施の形態８によるパターン歪み検出フロー、すなわち、コントラスト検証フローを示したものである。
【図４０】 図３０を実施の形態８の方法により処理する過程の具体例を示したものである。
【図４１】 図３０を実施の形態８の方法により異なる条件で処理する過程の具体例を示したものである。
【図４２】 図３０を実施の形態８の方法により処理する過程の差演算結果の具体例を示したものである。
【図４３】 図３０を実施の形態８の方法によりアンダーサイジング処理した結果の具体例を示したものである。
【図４４】 図３２を実施の形態８の方法により処理する過程の具体例を示したものである。
【図４５】 図３２を実施の形態８の方法により異なる条件で処理する過程の具体例を示したものである。
【図４６】 図３２を実施の形態８の方法により処理する過程の差演算結果の具体例を示したものである。
【図４７】 図３２を実施の形態８の方法によりアンダーサイジング処理した結果の具体例を示したものである。
【図４８】 実施の形態９によるパターン歪み検出装置の構成を示したものである。
【図４９】 実施の形態１０のパターン歪検証装置の構成を示す図である。
【図５０】 実施の形態１０のパターン歪検証フローを示したものである。
【図５１】 実施の形態１０および１１の入力レイアウトパターンの具体例を示したものである。
【図５２】 実施の形態１などによる仕上がりパターン予測例を比較のために示したものである。
【図５３】 図５１の入力レイアウトパターンを実際にウェーハ上に形成した例を示したものである。
【図５４】 実施の形態１０のパターン予測仕様の具体例を説明するための図である。
【図５５】 実施の形態１０による仕上がりパターン予測例を示したものである。
【図５６】 実施の形態１１〜１３のパターン歪検証装置の構成を示した図である。
【図５７】 実施の形態１１〜１３のパターン歪検証フローを示したものである。
【図５８】 実施の形態１１によるパターン予測の過程を説明するためのものである。
【図５９】 実施の形態１２の入力レイアウトパターンの具体例を示す図である。
【図６０】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６１】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６２】 実施の形態１２によるパターン予測の過程を説明するパターン図である。
【図６３】 実施の形態１２によるパターン予測仕様の具体例を説明するためのパターン合成図である。
【図６４】 実施の形態１２によるパターン予測仕様の具体例を説明するための図である。
【図６５】 実施の形態１４によるパターン歪検証装置の構成を示した図である。
【図６６】 実施の形態１４によるパターン歪検証フローを示した図である。
【図６７】 パターン形成における光近接効果の一例を示す図である。
【図６８】 従来のパターンピッチ検証方法を示す図である。
【図６９】 従来のパターンピッチ検証の問題点を示す図である。
【符号の説明】
１ 設計レイアウトパターンデータ保持部、
１ａ 基準レイアウトパターンデータ保持部、
１ｂ 検証レイアウトパターンデータ保持部、
２ 仕上がりパターン予測手段、
３ 仕上がり予測パターン輪郭の多角形化手段、
４ 頂点数削減手段、
５ 仕上がり予測パターンデータ保持部、
６ 検査用基準パターン作成手段、
７ 検査用基準パターンデータ保持部、
８ パターン歪検出手段、
９ パターン歪情報保持部、
１０ パターン形成プロセス条件保持部、
１１ パターン歪量算出手段、
１２ パターン歪量表示手段、
１３ パターン歪情報選別条件保持部、
１４ パターン歪情報選別手段、
１５ エラー情報保持部、
１６ コントラスト検証条件保持部、
１７ コントラスト情報検出手段、
１８ コントラスト情報保持部、
１９ 第１の高精度化仕上がりパターン予測手段、
２０ 第１の仕上がりパターン予測仕様保持部、
２１ 第１の高精度化仕上がり予測パターンデータ保持部、
２２ 第２の高精度化仕上がりパターン予測手段、
２３ 第２の仕上がりパターン予測仕様保持部、
２４ 第２の高精度化仕上がり予測パターンデータ保持部、
２５ 仕上がり予測パターン比較手段、
２６ 仕上がり予測パターンデータ比較仕様保持部、
２７ 仕上がりパターン相違情報保持部、
３１，６１，７１，１０１，１１１，１２１，１４１，２０１，３０１，３２１設計レイアウトパターン、
４０，５０，８０，９０，１８１，３６１，３６２，３６３，３７１，３７２，３７３，４０１，４１１，４４１，４５１ 仕上がり予測パターン、
６２，７２，１０２，１１２，１２２，１３２ 矩形、
６３，８３，１０３，１１３，１２３，１４３ 下限検査用基準パターン、
７３，９３ 上限検査用基準パターン、
１２４ 微小段差部、
１２５ 段差部中点、
１４１ｃ コーナ部分、
１７１ 検証レイアウトパターン、
４２１，４６１ 差演算パターン、
４７１ アンダーサイジングパターン。
Claims (35)
- 半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成する検査用基準パターン作成手段と、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンのパターン歪を検出するパターン歪検出手段とを備え、
上記検査用基準パターン作成手段は、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成することを特徴とするパターン歪検出装置。 - 上記仕上り予測パターン多角形化手段に仕上がり予測パターン多角形の頂点数を削減する頂点数削減手段を備えたことを特徴とする請求項１に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とする請求項１又は２に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に付加する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とする請求項３に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に付加する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とする請求項３又は４に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記上限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で所定サイズの矩形領域を付加してパターンを作成することを特徴とする請求項３又は４に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とする請求項１又は２に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とする請求項７に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とする請求項７又は８に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とする請求項７又は８に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、上記下限検査用基準パターンとして、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とする請求項１又は２に記載のパターン歪検出装置。
- 上記パターン歪み検出手段によりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するパターン歪量算出手段を備えたことを特徴とする請求項１〜１１のいずれかに記載のパターン歪検出装置。
- 上記パターン歪検出手段が、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とする請求項１に記載のパターン歪検出装置。
- 上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行うパターン歪情報選別手段を備えたことを特徴とする請求項１に記載のパターン歪検出装置。
- 上記論理演算により上記パターン歪の重要度選別を行うことを特徴とする請求項１４に記載のパターン歪検出装置。
- 複数の光学条件、及び／又は、複数のパターン形成プロセス条件について上記仕上りパターン予測手段により複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るコントラスト情報検出手段を備えたことを特徴とする請求項１に記載のパターン歪検出装置。
- 上記コントラスト情報検出手段が、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とする請求項１６に記載のパターン歪検出装置。
- 半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測するステップと、上記仕上がり予測パターンの輪郭を多角形化するステップと、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成するステップと、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がり予測パターンのパターン歪を検出するステップとを含み、
上記検査用基準パターンを作成するステップにおいて、検査用基準パターンとして、上記設計レイアウトパターン又は基準レイアウトパターンより拡大した許容上限を画する上限検査用基準パターンを作成するサブステップと、上記設計レイアウトパターン又は基準レイアウトパターンより縮小した許容下限を画する下限検査用基準パターンとを作成するサブステップとを含むことを特徴とするパターン歪検出方法。 - 上記仕上がりパターンの輪郭を多角形化するステップにおいて、仕上がり予測パターン多角形の頂点数を削減するサブステップを含むことを特徴とする請求項１８に記載のパターン歪検出方法。
- 上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定サイズの矩形領域を付加し、さらにパターン歪許容量分だけオーバサイズしたパターンを作成することを特徴とする請求項１８又は１９に記載のパターン歪検出方法。
- 上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定する隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とする請求項２０に記載のパターン歪検出方法。
- 上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を付加してパターンを作成することを特徴とする請求項２０又は２１に記載のパターン歪検出方法。
- 上記上限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を付加してパターンを作成することを特徴とする請求項２０又は２１に記載のパターン歪検出方法。
- 上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において所定のサイズの矩形領域を削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とする請求項１８又は１９に記載のパターン歪検出方法。
- 上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの短辺のコーナ部に設定した隣り合う矩形領域が重ならないように上記矩形領域のサイズを調整することを特徴とする請求項２４に記載のパターン歪検出方法。
- 上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部のコーナー部において辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を削除してパターンを作成することを特徴とする請求項２４又は２５に記載のパターン歪検出方法。
- 上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンの辺に微少段差部がある場合は、上記微少段差部の中間点で設定した所定サイズの矩形領域を削除してパターンを作成することを特徴とする請求項２４又は２５に記載のパターン歪検出方法。
- 上記下限検査用基準パターンを作成するサブステップにおいて、設計レイアウトパターン又は基準レイアウトパターンのコーナ部において上記コーナー部を斜めに切り欠いて削除し、さらにパターン歪許容量分だけアンダサイズしたパターンを作成することを特徴とする請求項１８又は１９に記載のパターン歪検出方法。
- 上記パターン歪みを検出するステップによりパターン歪が検出された領域について上記設計レイアウトパターン又は基準レイアウトパターンと上記仕上り予測パターンの差からパターン歪量を算出するステップを含むことを特徴とする請求項１８〜２８のいずれかに記載のパターン歪検出方法。
- 上記パターン歪を検出するステップにおいて、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより、上記仕上がりパターンが上記設計レイアウトパターン又は基準レイアウトパターンより細るか太るかを選別して検出することを特徴とする請求項１８に記載のパターン歪検出方法。
- 上記仕上がり予測パターンの上記パターン歪と他の設計レイヤーとの論理演算を行ないパターン歪の情報を選別するステップを含むことを特徴とする請求項１８に記載のパターン歪検出方法。
- 上記論理演算により上記パターン歪の重要度選別を行うことを特徴とする請求項３１に記載のパターン歪検出方法。
- 複数の光学条件、及び／又は、複数のパターン形成プロセス条件について、上記仕上りパターンを予測するステップにより複数の仕上がり予測パターンを求め、上記複数の仕上がり予測パターンの差から上記仕上がり予測パターンのコントラスト情報を得るステップを含むことを特徴とする請求項１８に記載のパターン歪検出方法。
- 上記コントラスト情報を得るステップにおいて、上記複数の仕上がり予測パターンの間で差演算を行い、得られた図形について指定量のアンダーサイジングを行うことにより、上記仕上がり予測パターンのコントラストの小さい部分を検出することを特徴とする請求項３３に記載のパターン歪検出方法。
- 複数の光学条件、及び／又は、複数のパターン形成プロセス条件に対応して複数の多角形化された仕上り予測パターンを作成するステップと、上記複数の多角形化された仕上り予測パターンの間で図形演算し、その結果を仕上り予測パターンとして出力するステップを含むことを特徴とする請求項１８に記載のパターン歪検出方法。
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| JP2001350250A (ja) * | 2000-06-05 | 2001-12-21 | Mitsubishi Electric Corp | パターン歪み補正装置、パターン歪み補正方法、およびパターン歪み補正プログラムを記録した記録媒体 |
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| US6857116B1 (en) * | 2000-11-15 | 2005-02-15 | Reshape, Inc. | Optimization of abutted-pin hierarchical physical design |
| US20020111784A1 (en) * | 2001-02-12 | 2002-08-15 | Keller S. Brandon | Method of suggesting configuration commands based on E-CAD tool output |
| US6816997B2 (en) * | 2001-03-20 | 2004-11-09 | Cheehoe Teh | System and method for performing design rule check |
| WO2003044852A2 (en) * | 2001-10-19 | 2003-05-30 | Auburn University | Estimating reliability of components for testing and quality optimization |
| JP2003263466A (ja) * | 2002-03-08 | 2003-09-19 | Umc Japan | 電子系ｃａｄ装置及びそのレイアウトデータ作製方法、コンピュータプログラム |
| AU2003274370A1 (en) * | 2002-06-07 | 2003-12-22 | Praesagus, Inc. | Characterization adn reduction of variation for integrated circuits |
| US20030229875A1 (en) * | 2002-06-07 | 2003-12-11 | Smith Taber H. | Use of models in integrated circuit fabrication |
| US7124386B2 (en) * | 2002-06-07 | 2006-10-17 | Praesagus, Inc. | Dummy fill for integrated circuits |
| US7152215B2 (en) * | 2002-06-07 | 2006-12-19 | Praesagus, Inc. | Dummy fill for integrated circuits |
| US7853904B2 (en) * | 2002-06-07 | 2010-12-14 | Cadence Design Systems, Inc. | Method and system for handling process related variations for integrated circuits based upon reflections |
| US7774726B2 (en) * | 2002-06-07 | 2010-08-10 | Cadence Design Systems, Inc. | Dummy fill for integrated circuits |
| US7712056B2 (en) * | 2002-06-07 | 2010-05-04 | Cadence Design Systems, Inc. | Characterization and verification for integrated circuit designs |
| US7393755B2 (en) * | 2002-06-07 | 2008-07-01 | Cadence Design Systems, Inc. | Dummy fill for integrated circuits |
| US7363099B2 (en) * | 2002-06-07 | 2008-04-22 | Cadence Design Systems, Inc. | Integrated circuit metrology |
| US6893800B2 (en) * | 2002-09-24 | 2005-05-17 | Agere Systems, Inc. | Substrate topography compensation at mask design: 3D OPC topography anchored |
| JP4068531B2 (ja) * | 2003-08-20 | 2008-03-26 | 株式会社東芝 | Ｏｐｃを用いたパターン寸法の補正方法及び検証方法、マスクの作成方法及び半導体装置の製造方法、並びに該補正方法を実行するシステム及びプログラム |
| JP4068541B2 (ja) | 2003-09-25 | 2008-03-26 | 株式会社東芝 | 集積回路パターン検証装置と検証方法 |
| US7234128B2 (en) * | 2003-10-03 | 2007-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the critical dimension uniformity of patterned features on wafers |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
| JP2005309140A (ja) | 2004-04-22 | 2005-11-04 | Toshiba Corp | フォトマスク製造方法、フォトマスク欠陥修正箇所判定方法、及びフォトマスク欠陥修正箇所判定装置 |
| JP2006091576A (ja) * | 2004-09-24 | 2006-04-06 | Fujitsu Ltd | 光強度差分評価方法と半導体装置 |
| US7254803B2 (en) * | 2004-09-30 | 2007-08-07 | Intel Corporation | Test structures for feature fidelity improvement |
| KR100815953B1 (ko) * | 2006-08-23 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 오프 그리드 방지를 위한 ｏｐｃ 처리방법 |
| US8112724B2 (en) | 2007-03-20 | 2012-02-07 | Sony Corporation | Method of designing semiconductor integrated circuit, apparatus for designing semiconductor integrated circuit, recording medium, and mask manufacturing method |
| JP4693869B2 (ja) * | 2008-06-02 | 2011-06-01 | 株式会社東芝 | パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法 |
| JP5671357B2 (ja) | 2011-01-27 | 2015-02-18 | ルネサスエレクトロニクス株式会社 | リソグラフィ検証装置およびリソグラフィシミュレーションプログラム |
| JP5514754B2 (ja) * | 2011-02-18 | 2014-06-04 | 株式会社ニューフレアテクノロジー | 検査装置および検査方法 |
| KR101659309B1 (ko) * | 2011-03-24 | 2016-09-26 | 한화테크윈 주식회사 | 비전 검사 장치 및 방법 |
| US8669523B2 (en) * | 2011-05-25 | 2014-03-11 | Kla-Tencor Corporation | Contour-based defect detection using an inspection apparatus |
| JP2013003162A (ja) | 2011-06-10 | 2013-01-07 | Renesas Electronics Corp | マスクデータ検証装置、設計レイアウト検証装置、それらの方法およびそれらのコンピュータ・プログラム |
| US9159557B2 (en) * | 2013-09-26 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Systems and methods for mitigating print-out defects |
| JP2021166271A (ja) * | 2020-04-08 | 2021-10-14 | 日本コントロールシステム株式会社 | マスク情報調整装置、マスクデータ調整方法、プログラム |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581537A (en) | 1984-03-23 | 1986-04-08 | International Business Machines Corporation | Method for generating inspection patterns |
| US5530372A (en) * | 1994-04-15 | 1996-06-25 | Schlumberger Technologies, Inc. | Method of probing a net of an IC at an optimal probe-point |
| US5553273A (en) * | 1995-04-17 | 1996-09-03 | International Business Machines Corporation | Vertex minimization in a smart optical proximity correction system |
| US5663893A (en) * | 1995-05-03 | 1997-09-02 | Microunity Systems Engineering, Inc. | Method for generating proximity correction features for a lithographic mask pattern |
| JPH08334888A (ja) | 1995-06-07 | 1996-12-17 | Hitachi Ltd | マスクパターンデータ検査装置、及びマスクパターンデータ最適設計装置 |
| JP3934719B2 (ja) * | 1995-12-22 | 2007-06-20 | 株式会社東芝 | 光近接効果補正方法 |
| US5801954A (en) * | 1996-04-24 | 1998-09-01 | Micron Technology, Inc. | Process for designing and checking a mask layout |
| US5862058A (en) * | 1996-05-16 | 1999-01-19 | International Business Machines Corporation | Optical proximity correction method and system |
| US5795688A (en) * | 1996-08-14 | 1998-08-18 | Micron Technology, Inc. | Process for detecting defects in photomasks through aerial image comparisons |
| US5920487A (en) * | 1997-03-03 | 1999-07-06 | Motorola Inc. | Two dimensional lithographic proximity correction using DRC shape functions |
| US6078738A (en) * | 1997-05-08 | 2000-06-20 | Lsi Logic Corporation | Comparing aerial image to SEM of photoresist or substrate pattern for masking process characterization |
| US6154714A (en) * | 1997-11-17 | 2000-11-28 | Heuristic Physics Laboratories | Method for using wafer navigation to reduce testing times of integrated circuit wafers |
| US6081658A (en) * | 1997-12-31 | 2000-06-27 | Avant! Corporation | Proximity correction system for wafer lithography |
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