JP2008003633A - パターン歪検出装置及び検出方法 - Google Patents
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Abstract
【解決手段】複数の異なるパターン形成プロセス条件、及び/又は、複数の検証レイアウトパターンデータに対応して複数の仕上がりパターンを予測し、予測された複数の仕上がり予測パターンデータを図形演算することにより、予測パターンデータ間の相違箇所を検出する。
【選択図】図65
Description
また、エッチングプロセスにおいても、パターンの微細化によりパターンの粗密差によるパターンの寸法変動が発生する。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、回路的に重要な部分のパターン歪を高精度に検出するとともに、例えば光学強度のコントラストを考慮した検証ができるパターン歪検出装置及び検出方法を得ることを目的とする。
また、本発明は、異なる光学的、プロセス的条件に応じて異なる複数の仕上り予測パターンを作成し、これらの複数の仕上り予測パターンの間で図形演算を行うことにより、あるいは、これらと設計レイアウトパターンあるいは基準レイアウトパターンとの間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
また、この発明のパターン歪検出装置および検出方法によれば、半導体製造プロセスにおいて、複数のパターン形成プロセス条件、及び/又は、複数の検証レイアウトパターン又は設計レイアウトパターンを基に複数の仕上がりパターンを予測し、これら複数の仕上がりパターンに関して図形演算を行うことにより、複数の仕上がりパターン間での相違箇所を検出することができる。
図1は、この発明の実施の形態1によるパターン歪検出装置の構成を示すブロック図である。図1において、1は、設計レイアウトパターンを保持する設計レイアウトパターンデータ保持部、2は、パターン転写プロセスおよびエッチングプロセス後の仕上がりパターンの形状をシミュレーション等により予測する仕上がりパターン予測手段、3は、仕上がりパターン予測手段2から出力されたデータから、仕上がりパターンの輪郭を、多角形データ(頂点座標のリスト形式)に変換する仕上がり予測パターン輪郭の多角形化手段、4は、仕上がり予測パターン輪郭の多角形化手段3から出力された多角形の頂点数を、一般のCADソフトウェアで取り扱うことのできる頂点数まで削減する頂点数削減手段、5は、頂点数を削減した多角形データを保持する仕上がり予測パターンデータ保持部である。
図2は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図3は、設計レイアウトパターンを示す図、図4は、図3の設計レイアウトパターンに基づきパターン形成プロセス条件を取り込んで計算した仕上がり予測パターンを示す図、図5は、図4の仕上がり予測パターンの輪郭を多角形化した多角形化パターンである。また、図6は、下限検査用基準パターンデータの作成方法を示す図、図7は、上限検査用基準パターンデータの作成方法を示す図、図8は下限検査用基準パターンと仕上がり予測パターンとの比較を示す図、図9は上限検査用基準パターンと仕上がり予測パターンとの比較を示す図である。
次に、この多角形化した仕上がり予測パターン50の輪郭は、膨大な頂点数を持っているため、頂点数削減手段4において、冗長な頂点を可能な限り除去したり、矩形や台形に分割することで、一般のCADソフトウェアで取り扱える頂点数(通常200頂点程度)まで削減する(ST23)。 このようにして頂点数が削減された仕上がり予想パターンデータを、仕上がり予測パターンデータ保持部5に保存する。
その一つは、下限検査用基準パターンデータである。この下限検査用基準パターンデータの作成方法を、図6に示す。図6において、61は設計レイアウトパターン、62は矩形、63は下限検査用基準パターンを示している。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形62を発生させ、設計レイアウトパターンデータと、この矩形62のAND部分を設計レイアウトパターンデータから除去し、さらにパターン歪みの許容値だけアンダーサイズする。図6に示す実線のパターン63のデータが、下限検査用基準パターンデータである。
まず、設計レイアウトパターンデータのコーナ部に所定のサイズの矩形72を発生させ、設計レイアウトパターンデータと、この矩形72をORし、さらにパターン歪みの許容値だけオーバサイズする。図7に示す実線のパターン73のデータが、上限検査用基準パターンデータである。こうして得られた検査用基準パターンデータを、検査用基準パターンデータ保持部7に保存する。
図8は下限検査用基準パターンと仕上がり予測パターンの比較を示す図である。
図8において、80は仕上がり予測パターン、83は下限検査用基準パターンを示す。図8に示すように下限検査用基準パターン83の内部領域に、仕上がり予測パターン80が存在する領域84,85が、許容範囲以上のパターン歪みが生じているところである。この領域の位置および大きさの情報を出力し(ST26)、パターン歪情報保持部9に保存する。
すなわち、半導体パターン形成プロセスで生じるパターン歪を予測し、許容範囲以上のパターン歪の生じる部分を検出することができる。
さらに、この実施の形態によるパターン歪検出装置および検出方法は、頂点数を削減する頂点数削減手段及びステップをもっているため、検査用基準パターンの生成、および検査用基準パターンと仕上がり予測パターンとの比較に汎用のデザインルールチェックプログラムを使用することができる。
また、検査用基準パターンの生成は、コーナに矩形を発生させ、その矩形と設計レイアウトパターンとの図形演算、およびサイジング処理だけで行うので、これも汎用のデザインルールチェックプログラムを使用することができ、簡便にシステムを構築することができる。
この実施の形態1のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
この場合、この実施の形態1において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンと設計レイアウトパターンとを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、設計レイアウトパターン基に作成した検査用基準パターンと多角形化された仕上り予測パターンとを比較する演算である場合を含むものである。
図10及び図11は、この発明の実施の形態2における、パターン歪の検査用基準パターンの作成を説明するための図である。図10は実施の形態1における検査用基準パターンの作成上の問題を説明するための図であり、図11はこの実施の形態2において、パターンのコーナ間距離が小さい場合の検査用基準パターンの作成方法を示す図である。
図10は、この場合に起こりうる問題を説明するための図であり、図10において、101は設計レイアウトパターン、102は矩形、103は下限検査用基準パターンを示す。図10に示すように、この矩形102のサイズが、設計レイアウトパターン101の幅に対して、或いはその短辺の長さに対して、相対的に大きい場合は、矩形102が互いに重なり、下限検査用基準パターン103が必要以上に小さくなってしまう。この結果、仕上がりパターンの短辺のパターン歪みが検出されないという問題が発生する。
設計レイアウトパターン111のコーナ間の最短距離をcd、発生する矩形112の辺の長さをw1、許容パターン歪み量をa、サイズ調整後の矩形の辺の長さをw2、下限検査用基準パターン113として最低限残存させたいパターン幅をsdとすると、cd≦w1の時、下記(1)式で計算される幅w2に、矩形の辺の長さを変更する。
w2=cd−2×a−sd ・・・(1)
以上のように、設計レイアウトパターンのコーナ部に発生する矩形のサイズを調整することにより、パターン短辺のパターン歪みも精度良く検出できるようになる。
図12及び図13は、この発明の実施の形態3における、パターン歪の検査用基準パターンの作成を説明するための図である。図12は実施の形態1において、パターンの辺に微小段差がある場合の検査用基準パターン作成上の問題を説明するための図であり、図13はこの実施の形態3によりパターンの辺に微小段差がある場合の検査用基準パターンの作成方法を示す図である。
設計レイアウトパターン131の微少段差部134のコーナ間の距離cd’が、所定の値以下となる微小段差の場合は、発生させる矩形132の辺の長さを、コーナ間距離cd’に連動させて調整し、図13に示すように、その矩形をコーナ間の中点135に発生させる。
kを適宜に設定した係数、bを適宜に設定した定数として、調整後の矩形サイズw3の計算方法の一例を下記に示す。
w3=k×cd’+b ・・・(2)
また、微少段差部の両コーナ部に、辺のコーナー部に設定する矩形領域よりも縮小した矩形領域を互いに連なるよう設定してもよい。
以上のように、この実施の形態によれば、微小段差部近辺のパターン歪みも高精度に検出することができる。
図14は、この発明の実施の形態4における、パターン歪の検査用基準パターンの作成を説明するための図である。図14において、141は設計レイアウトパターン、141cはそのコーナ部分、143は下限検査用基準パターンを示す。
上記の実施の形態1では、パターンのコーナ部におけるパターン変形を無視するために、コーナ部に矩形を発生し、図形論理演算により、コーナ部を除去していた。
以上のように、この実施の形態によれば、図形論理演算処理が不要となり、処理高速化が可能となる。
図15は、この発明の実施の形態5における、パターン歪検出装置の構成を示すブロック図である。図15において、11はパターン歪量算出手段、12はパターン歪量表示手段を示す。これらは、図1に示したパターン歪検出装置に付加、合体されるものである。
図15において、パターン歪量算出手段11は、パターン歪情報保持部9から、許容範囲以上のパターン歪みが生じている領域の位置の情報を得て、その領域について、設計レイアウトパターンデータ保持部1からの設計レイアウトパターンデータと、予測パターンデータ保持部5からの予測パターンデータとを比較し、その差を図形論理演算で求め、パターン歪量表示手段11に出力する。
これにより、設計レイアウトパターンデータの修正が正確に行える。また、設計レイアウトパターンデータを自動修正することも可能である。
また、以上の実施の形態1〜5の説明では、仕上がりパターンの予測を、「設計レイアウトパターン」を基にして行った。しかし、実際にパターン形成プロセスを経た場合に、最終的に「設計レイアウトパターン」あるいは「基準レイアウトパターン」と同じパターンが得られるように、「設計レイアウトパターン」を補正したものを基に仕上がりパターンの予測を行うことができる。この場合に、この補正した設計レイアウトパターンを、「検証レイアウトパターン」と称することができる。また、仕上がりパターンの予測の基にする「設計レイアウトパターン」とこの補正した設計レイアウトパターンとを含んで、「検証レイアウトパターン」と称することができる。本明細書において、必要に応じ、あるいは適宜この表現を用いる。
この方法では、設計レイアウトパターンとプロセス後の仕上がりパターンの差が(コーナー部以外で)規定値以上の場合、全てをエラーとしている。
また、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができるようにするものである。
また、仕上がりパターンの寸法のみを検証の条件とするにとどまらず、プロセス上重要である、例えば光学強度のコントラストを考慮してエラーの生じやすいパターンの個所を検出することができるようにするものである。
図16は、この発明の実施の形態6によるパターン歪検出装置の構成を示すブロック図である。図16において、1aは、基準レイアウトパターンを保持する基準レイアウトパターンデータ保持部、1bは、検証レイアウトパターンを保持する検証レイアウトパターンデータ保持部である。
実施の形態1の図1に示した構成では、仕上がりパターン予測手段2と検査用基準パターン作成手段6には共に設計レイアウトパターンデータ保持部1を入力としていたが、図16では、検証レイアウトパターンデータ保持部1bと基準レイアウトパターンデータ保持部1aの異なるデータを入力としている。これは、一般的に用いられる例を示したものであり、これに限定されるものではない。
検証レイアウトパターンは、補正前の設計レイアウトパターンと同一のパターン(つまり、基準レイアウトパターンと同一のパターン)の場合と、補正後のレイアウトパターンの場合とがある。この補正後のレイアウトパターンとは、実際にパターン形成プロセスを経た場合に、最終的に設計レイアウトパターン又は基準レイアウトパターンと同じパターンが得られるように設計レイアウトパターンを補正したパターンである。
以上は、実施の形態1の図1の変形として、検証レイアウトパターンが用いられる例を示したもので、このことはこの実施の形態6に本質的なことではない。
図22は、図16のパターン歪検出装置の動作を示すフローチャートである。
まず、図22のステップ221(ST221)において、実施の形態1の図2のパターン歪み検出フローのステップ21(ST21)からステップ28(ST28)までのフローと同様なフローにより、図16のパターン歪情報保持部9にパターン歪み情報を出力する。
図24は、ゲート配線231を入力として、実施の形態1の方法により、パターン歪み検証を行った結果のエラー出力例を比較のために示す。図24において、231はトランジスタのゲート配線、232は活性領域、241はパターン歪みエラーである。この図24において、回路的には、活性領域232の上にあるエラー241がトランジスタの特性を決める寸法として重要であるが、それ以外の部分は回路的に高精度を要求されない。よって、回路上の重要度によってこれらのエラーを分類する機能が望まれ、また必要となる。
これを入力として、パターン歪情報選別手段14で、「エラーと活性領域の AND 演算を行え」という演算を行うと、活性領域上のエラーのみを選別することが可能である。
以上のように、この実施の形態によれば、回路的に重要な部分のエラーを選別して検出することが可能である。
また、他の設計レイヤとパターン歪エラーとの論理演算を行うことによりエラーを選別することができるパターン歪検出方法およびパターン歪検出装置を得ることができる。
また、これにより、エラーの重要度の選別を行うパターン歪エラー選別機能を備えることができる。つまり、検出されたパターン歪エラーを選別することにより、重要なエラーの検出を高機能に行うことができる。
実施の形態7においても、実施の形態6で示した図16のパターン歪検出装置を用いる。
次に、動作について説明する。
図27は、この実施の形態7におけるエラー選別フローである。実施の形態1の図2のフローと異なるのは、ステップ26a(ST26a)とステップ28a(ST28a)であり、その他は同じである。ただし、図27のステップST21では、検証レイアウトパターンを基としており、ステップST24では、基準レイアウトパターンを基としている。
このように、この実施の形態においてはステップ26a(ST26a)とステップ28a(ST28a)で検出されたエラーの出力先が異なる点が、実施の形態1と大きく異なる。
さらに、図29は、実施の形態6と実施の形態7とを組み合わせて、回路的に重要な部分のエラーを選別し、かつ、パターンが細るエラー291と太るエラー292とを区別して検出した結果を示している。
以上説明した各実施の形態では、仕上がり予測パターンデータと設計レイアウトデータ(あるいは基準レイアウトデータ)との間で比較を行うことにより、パターン歪みの大きな部分を検出していた。ところが、プロセス上重要なファクターとしては予測パターン寸法に加え、コントラストの問題がある。
図30に設計レイアウトパターン301の一例を示す。図31は、図30の破線A−Aで示される部分について、光学強度、光学強度等から計算されるレジストの溶解度、またはエッチングレートの分布を示す。横軸は図30の破線A−A上での位置、縦軸は強度を示す。同様に、図32は他の設計レイアウトパターン321を示し、図33は、図32の破線B−Bに対する同様のグラフを示す。
なお、光学条件を変化させた場合は、光学強度分布自体が変化する。例えば、光学条件のうちデフォーカス値を変えた場合、光学強度自体が変化する。このような場合にも、パターン変動の差が大きな部分を検証する必要がある。
この実施の形態8では、このような課題に対応したパターン歪検出について説明する。
図38において、16はパターンのコントラストを検証する条件を保持するためのコントラスト検証条件保持部、17はコントラスト検証条件をもとにパターンのコントラスト情報を検出するコントラスト情報検出手段、18は検証した結果を保持するコントラスト情報保持部を示す。また、仕上がり予測パターンデータ保持部5は複数設けられ、ここでは例として2つ示されている。
図39は、図38のパターン歪検出装置の動作を示すフローチャートである。ステップ391(ST391), ステップ392(ST392)では、図38の装置により異なる光学条件あるいはパターン形成プロセス条件で仕上がり予測パターンを計算し、それぞれ仕上がり予測パターンデータ保持部5へ出力する。ステップ393(ST393)では、コントラスト情報検出手段17において、これらの出力に対してマスク正反情報、または、出力された図形間での大小包含関係をもとにして、次工程の差演算でどちらからどちらを差演算すればよいかを求める。
なお、ここでアンダーサイジングとは、図42のパターン421の外側(つまり図40のパターン401の外側)を所定量縮小し、図42のパターン421の内側(つまり図41のパターン411の外側)を所定量拡大することをいう。
このように、この実施の形態によれば、仕上がり予測パターンについて、プロセス条件の劣悪な部分である低コントラスト部を検出することができる。
また、これにより、光学強度のコントラストがある値よりも小さい部分にパターン歪エラーを出力するコントラスト検証機能を有するパターン歪検出方法及び装置を得ることができる。
このようにこの実施の形態では、複数の光学条件や複数のパターン形成プロセス条件の変化に対して仕上がり予測パターン寸法の変動が著しい部分の検証を行うことができる。
この実施の形態8のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
この場合、この実施の形態8において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスに適用される設計レイアウトパターンまたは検証レイアウトパターンのデータとパターン形成プロセス条件とをメモリ領域に形成する処理と、設計レイアウトパターンまたは検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンを入力とし、入力されたデータの図形演算処理により仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
なお、ここでの図形演算は、多角形化された複数の仕上り予測パターンを相互比較する演算である場合を含むものである。
図48は、図16及び図38を組み合わせたもので、実施の形態6〜8で説明した機能をいずれも含むパターン歪検出装置の構成の例を示すブロック図である。以上のようにすれば、実施の形態6〜8の全ての機能を有するパターン歪検出装置が得られる。
以上説明した各実施の形態、例えば典型的には、実施の形態1において、図1及び図2を参照して説明したパターン歪検出装置およびパターン歪検出方法においては、単一の仕上がり予測パターンによってパターン歪みの検証を行っているため、部分的に光学的、プロセス的条件の異なるような場合に高精度な検証を行うには限度がある。
これから説明する各実施の形態は、上記のような課題を解決するためになされたもので、異なる光学的、プロセス的条件に応じて異なる複数の予測パターンを作成し、これらと設計レイアウトパターン(基準レイアウトパターン)との間で図形演算を行うことにより、パターン歪エラーの検証をさらに高精度に行うことを目的とする。
図49を図1と対比すると、図1における設計レイアウトパターンデータ保持部1が、図49では基準レイアウトパターンデータ保持部1aと検証レイアウトパターンデータ保持部1bとに分解されているが、これは実施の形態6における図16の構成で既に示したことで、この実施の形態の新たな点ではない。
このように、この実施の形態10では、基準レイアウトパターンデータ保持部1aと仕上がり予測パターンデータ保持部5と第1の仕上がりパターン予測仕様保持部20とを入力とする、第1の高精度化仕上がりパターン予測手段19を含むことが特徴である。
図50は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。
図50のフローにおけるステップ501(ST501)からステップ503(ST503)までは、実施の形態1の図2におけるステップ21(ST21)からステップ23(ST23)までと同様である。また、図50のステップ505(ST505)以降も図2のステップ25(ST25)以降と同様である。
また、第1の仕上がりパターン予測仕様に基づく第1の仕上がりパターン予測においては、基準レイアウトパターンと単一の仕上がり予測パターンとの間で図形演算を行う。
図51において、511はトランジスタの活性領域、512はトランジスタのゲート配線を示す。このうちゲート配線512を入力として実施の形態1などの方法によりパターン予測を行った結果を図52に示す。図52において、521は図51と同じ活性領域であり、522は図51のゲート配線512を入力とした時のパターン予測である。
図54において、541は活性領域、542はゲート配線の予測パターンで、そのうち542aは領域541外にある予測パターン、542bは領域541内にある予測パターンである。予測パターン542aおよび542bは、それぞれ、予測パターン542と活性領域541のNOT処理およびAND処理で求めることができる。
なお、ここでは、予測パターン542の領域を限定した後、予測パターン542と活性領域541との図形演算を行ったが、領域を限定せず予測パターン542全体に対し図形演算を行うことも可能である。
図56は、この実施の形態11によるパターン歪検出装置の構成を示すブロック図である。
実施の形態10の図49に示す構成との相違点は、次のとおりである。まず、この実施の形態の図56では、図49における仕上がりパターン予測手段2から仕上がり予測パターンデータ保持部5に至るまでの構成、すなわち、仕上がりパターン予測手段2、仕上がり予測パターン輪郭の多角形化手段3、頂点数削減手段4、仕上がり予測パターンデータ保持部5を複数系統備えていることである。図56ではこれを2系統示している。
ここで、仕上がりパターン予測仕様とは、複数の異なる光学条件あるいはパターン形成プロセス条件により予測された仕上がり予測パターンと、基準レイアウトパターン間で図形演算を行うための論理を意味する。
また、第2の仕上がりパターン予測仕様に基づく第2の仕上がりパターン予測においては、複数の仕上がり予測パターン間で図形演算を行う。
図57は、この実施の形態におけるパターン歪検出フローである。図57のフローにおけるステップ571(ST571)からステップ573(ST573)までは、実施の形態10の図50におけるステップ501(ST501)からステップ503(ST503)までと同様である。また、図57のステップ576(ST576)以降も図50のステップ505(ST505)以降と同様である。
ここで、第2の仕上がりパターンの予測仕様を「予測パターン583と581のAND処理を行った結果と、予測パターン582と581のNOT処理を行った結果をマージ(OR処理)せよ」とすると、図53に示す様な実際のパターンに近い結果を得ることができる。
実施の形態12におけるパターン歪検証装置および検証フローの説明は、実施の形態11と同じ図を用いて行う。(実施の形態12におけるパターン歪検証装置の構成および検証フローは実施の形態11と同じである。)
実施の形態11では、複数の仕上がり予測パターンと基準レイアウトパターン(設計レイアウトパターン)間でそれぞれ図形演算を行ったが、本実施の形態では、複数の仕上がり予測パターン間で図形演算を行う例を示す。
最もパターンの小さくなる場合は、全ての仕上がり予測パターンのAND処理によって求めることができ(図63の予測パターン633)、最もパターンが大きくなる場合は、全ての仕上がり予測パターンのOR処理によって求めることができる(図63の仕上り予測パターン632)。
実施の形態10〜12はそれぞれ組合わせて行うことにより同様の効果を得ることが可能であることは自明であり、その場合の構成は図56と同じである。
なお、上記実施の形態10〜13では、パターン歪部の検出のみについて記述したが、この検出結果をもとに、設計レイアウトパターンデータを自動修正することも可能であることは明らかである。
以上説明した各実施の形態では、例えば典型的には実施の形態1においては、仕上がりパターンを設計レイアウトパターンから予測し、これと設計レイアウトパターンと間で図形演算を行うことにより、仕上がり予測パターンが設計レイアウトパターンに対して許容量以上に歪んだ箇所を検出している(図1参照)。
また、例えば実施の形態6においては、検証レイアウトパターンから仕上がりパターンを予測し、これと基準レイアウトパターンとの間で図形演算を行うことにより、仕上がり予測パターンが基準レイアウトパターンに対して許容量以上に歪んだ箇所を検出している(図16参照)。
しかしながら、これらの実施の形態では、複数の異なるプロセス条件や複数の異なる検証レイアウトパターン作成方法の間で、仕上がりパターンがどのように異なるかを検証することはできない。
図65において、検証レイアウトパターンデータ保持部1b、パターン形成プロセス条件保持部10、仕上がりパターン予測手段2、仕上がり予測パターン輪郭の多角形化手段3、頂点数削減手段4、および仕上がり予測パターンデータ保持部5は、図16と同様のものであるが、図65では、これらが複数系統備えられている。
このように、この実施の形態14では、複数の仕上がり予測パターンデータ保持部5と仕上がり予測パターンデータ比較仕様保持部26とを入力とする、仕上がり予測パターン比較手段25を含むことが特徴である。
図66は、上述した構成のパターン歪検出装置の動作を示すフローチャートである。図66のステップ661〜663(ST661〜ST663)及びステップ661’〜 663’(ST661’〜ST663’)は図2のステップ21〜23(ST21〜23)と同様である。ただし、図66のステップST661及びステップST661’では、検証レイアウトパターンを基にしている。
言い換えれば、この実施の形態では、2つの仕上がりパターンデータ間のXOR処理を行い、その結果を出力する。
複数の仕上がり予測パターンの間の比較の一態様として、複数の仕上がり予測パターンのうち、特定の仕上がり予測パターンを選び、これを基に検査用基準パターンを作成する。そして、この検査用基準パターンと複数の仕上がり予測パターンとを比較する、あるいは複数の仕上がり予測パターンデータ間で図形演算を行なう。
このプロセスは、実施の形態1で、図2(ST24)、図6、図7などを参照して説明したことと同様であるから、詳細な説明は省略する。
すなわち、仕上がりパターンが基準レイアウトパターンより細るか太るかを選別すること、また、パターン歪と他の設計レイヤーとの論理演算を行ない、パターン歪情報を選別すること、また、この論理演算によりパターン歪の重要度選別を行うことなどができる。これらについても既に実施の形態6、7などで説明しているので、重複説明は省略する。
この発明の一局面のパターン検出装置は、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪検出手段とを備えてなるものである。
この場合、この発明の一局面において、プログラム記録媒体に記録するコンピュータに実行させるためのプログラムとしては、次のものを記録する。すなわち、半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンのみ、あるいは、設計レイアウトパターンまたは検証レイアウトパターンと基準レイアウトパターンのデータとをメモリ領域に形成する処理と、設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する処理と、仕上がり予測パターンの輪郭を多角形化する処理と、多角形化された仕上がり予測パターンのみ、または、多角形化された仕上がり予測パターンと設計レイアウトパターンまたは基準レイアウトパターンを入力とし、入力されたデータの図形演算処理により上記仕上がり予測パターンのパターン歪を検出する処理とを、プログラムとして記録する。
このようなパターン歪検出装置、検出方法又はプログラム記録媒体によれば、光学強度シミュレーション等を用いて計算した精度の高い仕上がり予測パターンのパターン歪みを精度よく検出することができる。
半導体製造プロセスにおいては、光リソグラフィ技術などによって多くのパターンが形成される。また、エッチング等のパターン形成プロセスも多くある。これらの多くのパターン形成プロセスにおいて、超微細なパターンを正確に形成するために、上述したパターン歪検出装置及び検出方法を用いることができる。また、このような製造プロセスによって、微細で歪みの少ないパターンが形成された半導体装置を得ることができる。
1a 基準レイアウトパターンデータ保持部、
1b 検証レイアウトパターンデータ保持部、
2 仕上がりパターン予測手段、
3 仕上がり予測パターン輪郭の多角形化手段、
4 頂点数削減手段、
5 仕上がり予測パターンデータ保持部、
6 検査用基準パターン作成手段、
7 検査用基準パターンデータ保持部、
8 パターン歪検出手段、
9 パターン歪情報保持部、
10 パターン形成プロセス条件保持部、
11 パターン歪量算出手段、
12 パターン歪量表示手段、
13 パターン歪情報選別条件保持部、
14 パターン歪情報選別手段、
15 エラー情報保持部、
16 コントラスト検証条件保持部、
17 コントラスト情報検出手段、
18 コントラスト情報保持部、
19 第1の高精度化仕上がりパターン予測手段、
20 第1の仕上がりパターン予測仕様保持部、
21 第1の高精度化仕上がり予測パターンデータ保持部、
22 第2の高精度化仕上がりパターン予測手段、
23 第2の仕上がりパターン予測仕様保持部、
24 第2の高精度化仕上がり予測パターンデータ保持部、
25 仕上がり予測パターン比較手段、
26 仕上がり予測パターンデータ比較仕様保持部、
27 仕上がりパターン相違情報保持部、
31,61,71,101,111,121,141,201,301,321 設計レイアウトパターン、
40,50,80,90,181,361,362,363,371,372,373,401,411,441,451 仕上がり予測パターン、
62,72,102,112,122,132 矩形、
63,83,103,113,123,143 下限検査用基準パターン、
73,93 上限検査用基準パターン、
124 微小段差部、
125 段差部中点、
141c コーナ部分、
171 検証レイアウトパターン、
421,461 差演算パターン、
471 アンダーサイジングパターン。
Claims (6)
- 半導体製造プロセスにおいて、複数のパターン形成プロセス条件、及び/又は、複数の検証レイアウトパターン又は設計レイアウトパターンを基に複数の仕上がりパターンを予測する仕上りパターン予測手段と、複数の仕上がり予測パターンを比較することによりそれらの間の相違個所を検出する仕上がり予測パターン比較手段とを備えたことを特徴とするパターン歪検出装置。
- 上記複数の仕上がり予測パターンのうちの特定の仕上がり予測パターンを基に検査用基準パターンを作成する検査用基準パターン作成手段を備え、上記仕上がり予測パターン比較手段により上記複数の仕上がり予測パターンと上記検査用基準パターンとを比較することを特徴とする請求項1に記載のパターン歪検出装置。
- 上記検査用基準パターン作成手段は、検査用基準パターンとして、上記特定の仕上がり予測パターンより拡大した許容上限を画する上限検査用基準パターンと、上記特定の仕上がり予測パターンより縮小した許容下限を画する下限検査用基準パターンとを作成することを特徴とする請求項2に記載のパターン歪検出装置。
- 半導体製造プロセスにおいて、複数のパターン形成プロセス条件、及び/又は、複数の検証レイアウトパターン又は設計レイアウトパターンを基に複数の仕上がりパターンを予測するステップと、複数の仕上がり予測パターンを比較することによりそれらの間の相違個所を検出するステップとを含むことを特徴とするパターン歪検出方法。
- 上記複数の仕上がり予測パターンのうちの特定の仕上がり予測パターンを基に検査用基準パターンを作成するステップを含み、上記複数の仕上がり予測パターンと上記検査用基準パターンとを比較するステップを含むことを特徴とする請求項4に記載のパターン歪検出方法。
- 上記検査用基準パターンとして、上記特定の仕上がり予測パターンより拡大した許容上限を画する上限検査用基準パターンを作成するステップと、上記特定の仕上がり予測パターンより縮小した許容下限を画する下限検査用基準パターンを作成するステップとを含むことを特徴とする請求項5に記載のパターン歪検出方法。
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- 2007-09-10 JP JP2007233652A patent/JP2008003633A/ja active Pending
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