JP2010135638A - 電子線露光方法 - Google Patents

Abstract

【課題】最適なＣＰパターンを適用して、ＴＡＴを短縮すること。
【解決手段】設計ライブラリ構築段階において、マクロ・セルの回路動作上で特性に影響する重要箇所を、設計インテント情報として抽出し、対応するレイアウト部分をＣＰパターン（３３）として抽出する。ＣＰパターン（３３）に対し寸法を変更したＣＰパターン群（３２〜３４）を作成する。製品設計段階において、セル設計ライブラリ（４）のマクロ・セルのレイアウトを参照してＣＰパターン（３３）を適用した製品のチップレイアウトデータを作成する。チップレイアウトデータのリソグラフィシミュレーションにより出力される出来上がり予想レイアウトに対し、電気特性の予測シミュレーションを行う。予測シミュレーション結果が期待値を満足しない場合は、ＣＰパターン（３３）の代わりに、ＣＰパターン群（３２〜３４）から最適ＣＰパターンを選択し、電子線露光を行う。
【選択図】図２

Description

本発明は、試料に電子線を露光する電子線露光方法に関する。

ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を製造する場合、まず要求仕様に基づいた論理回路が設計される。次に論理回路を基にそれを半導体上で実現させるための具体的なレイアウトデータが生成される。半導体製造工程では、このレイアウトデータを使って半導体基板上にパターンを形成する。システムＬＳＩは基本的な論理ブロックは予め設計されており、基本単位としてこれを組み合わせて配線することでチップ全体がレイアウトされる。

半導体上にパターンを形成する手法としては、種々の方法があるが、一般的にはＫｒＦ・ＡｒＦを代表とする光リソグラフィが適用される。光リソグラフィでは、レチクル（マスク）と呼ばれるガラス基板上にレイアウトパターンを、電子線（ＥＢ）露光装置を使って形成し、これを縮小投影して半導体基板に転写させる。また、レチクルを使用せず、ＥＢ露光装置を使って直接半導体基板にパターンを形成するＥＢ直描という手法も半導体上のパターン形成手法として利用される。

電子線（ＥＢ）露光方法の一つとして、生産性向上のため、予め所望パターンが形成されたＥＢ用マスクを使用するＣＰ（Ｃｈａｒａｃｔｅｒ Ｐｒｏｊｅｃｔｉｏｎ）露光法がある。ＣＰ露光で使用するＥＢ用マスクには、通常、可変成形用の開口とレイアウトデータから抽出された繰り返しパターンを搭載した開口（ＣＰマスク）が複数個搭載されている。通常、これらのＣＰマスクには、特開平５−１３３１３号公報等に示されるように、設計データ（ＣＡＤデータ）から繰り返し回数の多いストラクチャー（レイアウトパターン）がマスクデータとして抽出される。

レイアウトデータの電子回路に対しては、リソグラフィシュミレーションなどを通して最終的な出来上がりパターンにおける電気特性の予測解析が実施される。

解析の結果により得られた特性が、製品特性を満足する場合、光学近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）処理などを含むＭＤＰ（Ｍａｓｋ Ｄａｔａ Ｐｒｅｐａｒａｔｉｏｎ）処理を行い、引き続き、ＣＰマスクを用いて電子線露光を行う。

一方、解析の結果により得られた値が期待値を満足しない場合には、リソグラフィシミュレーション結果を考慮して、ＣＰパターンを含むマスクレイアウトデータの修正や、電子回路の再設計を行う。その後、再度リソグラフィシミュレーションを再度実行し、得られた最終的な出来上がりパターンを用いて電気特性の予測解析を再度実行する。

ここで、ＣＰ露光が適用された技術を紹介する。特開２００６−３１０３９２号公報には、電子ビーム描画方法が記載されている。電子ビーム描画方法は、可変成形ビーム（ＶＳＢ）とキャラクタビーム（ＣＰ）を用いて試料上のレジストにパターンを描画する。この電子ビーム描画方法では、描画を行う際の成形ビームの単位であるＶＳＢショット及び繰り返しパターンの基本となるＣＰショットの集合で表される描画パターンデータと、ＶＳＢショット用の開口及びＣＰショット用の開口を有する成形アパーチャ（ＣＰアパーチャ）に関する各開口の識別番号（ＩＤ）及び開口位置を記述したＣＰアパーチャデータと、により構成される電子ビーム描画データを用意する。次に、電子ビーム描画データを電子ビーム描画装置に入力する。次いで、電子ビーム描画装置により、電子ビーム描画データを該データに定義された各ショットのデータに展開し、展開した各ショットの照射時間を決定すると共にショット位置を補正し、ショットデータに対応した制御信号の出力を行うことにより、所望のパターンのショットを繰り返してレジストへのパターンの描画を行う。

特開平５−１３３１３号公報 特開２００６−３１０３９２号公報

上述のように、従来では、電子回路から作成したレイアウトデータのリソグラフィシミュレーション及びその結果を用いた電気特性の予測解析により、所望の電気特性を満足しないことが分かった場合、電子回路を設計する工程や、レイアウトデータを生成する工程にフィードバックする必要がある。このように、リソグラフィシュミレーション結果を考慮してＣＰパターンを変更することは、再回路設計や再リソグラフィシュミレーションが必要となり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が長くなってしまう。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

課題を解決するために、本発明の電子線露光方法では、電子回路のマスクレイアウトデータを参照して、回路動作上で重要な回路構成要素に対応するマスクレイアウト形状を基準キャラクタプロジェクション（ＣＰ）パターン（３３）として抽出するステップ（Ｓ１〜Ｓ５）と、基準ＣＰパターン（３３）に対し、寸法を変更したＣＰパターン群（３２〜３４）を生成するステップ（Ｓ６）と、前記ＣＰパターン群（３２〜３４）からＣＰマスク（３０）を生成するステップ（Ｓ８）と、基準ＣＰパターン（３３）を適用したマスクレイアウトデータ（６）に対してリソグラフィシミュレーションを行い、その結果として、出来上がりレイアウトを生成するステップ（Ｓ１４）と、出来上がりレイアウトに対して電気特性シミュレーションを行うステップ（Ｓ１５）と、電気特性シミュレーションの結果に基づいて、ＣＰパターン群から最適寸法を表す最適ＣＰパターンを選択するステップ（Ｓ１６〜Ｓ１９）と、最適ＣＰパターンに対応するＣＰマスク（３０）を用いてマスクレイアウトデータ（６）に基づいて電子線露光するステップ（Ｓ２０〜Ｓ２１）と、を具備している。

本発明の電子線露光方法によれば、電子回路の動作上で重要な回路構成要素に対応するマスクレイアウト形状をＣＰパターンとして抽出し、ＣＰパターンに対して、寸法を変更したＣＰパターン群を予め作成している。このため、リソグラフィシミュレーション後の電子特性シミュレーションで、所望の電気特性が得られなかった場合でも、ＣＰパターン群から最適寸法のＣＰパターンを選択すればよく、改めて、電子回路設計等の前工程に戻る必要がなくＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮することができる。

以下に添付図面を参照して、本発明の実施形態による電子線露光方法について詳細に説明する。

図１は、本発明の実施形態による電子線露光方法が適用されるシステムを示している。このシステムは、電子線露光制御装置１と、電子線露光機１００と、を具備している。電子線露光機１００は公知の露光機であり、その説明については省略する。図２は、電子線露光制御装置１のコンピュータプログラム１０の構成を示すブロック図である。図１と図２を参照して本発明の実施例を説明する。

電子線露光制御装置１は、ＣＰ（Ｃｈａｒａｃｔｅｒ Ｐｒｏｊｅｃｔｉｏｎ）露光を行う。ＣＰ露光とは、電子線露光時間を短縮するために開発された方法であり、電子線露光機１００内の所定の場所に設置されたＣＰマスクを用いて電子線露光を行う方法である。電子線は、電子線露光機１００に設置された試料１０１（レチクルまたはウエハ）に照射され、電子線露光が行われる。

電子線露光制御装置１は、コンピュータであり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、メモリ３と、を具備している。メモリ３には、ＣＰＵ２が実行するためのコンピュータプログラム１０と、セル設計ライブラリ４と、製品マスクライブラリ１４が格納されている。セル設計ライブラリ４には、製品回路設計に必要な基本構成であるマクロやセルの回路及びマスクレイアウトデータが格納されている。

コンピュータプログラム１０は、マクロ・セル回路設計部１１、選択部１２、ＣＰマスク抽出部１３、製品設計部４１、電気特性解析部１５、電子線データ生成部１６、露光機制御部１７で構成される。

次に、図２〜図１１を用いて、電子線露光制御装置１の動作について説明する。

図７は、電子線露光制御装置１の動作として、設計ライブラリ構築段階を示すフローチャートである。

ステップＳ１において、マクロ・セル回路設計部１１では、設計者の指示により、製品回路設計で用いられる基本機能を有するマクロ・セルの電子回路５を設計する。マクロ・セルの電子回路５の例を図３に示す。図３には機能マクロの一例である論理回路が示されている。この機能マクロでは、入力端子Ａ、Ｂ、Ｃと出力端子Ｘ、Ｙと、インバータ回路５−１、５−２と、ＮＡＮＤ回路５−３、５−４、５−５、ＮＯＲ回路５−６で構成される。なお、マクロ・セル回路設計部１１には、回路シミュレーションする機能も有しており、設計中の回路に対し、電気特性をシミュレーションすることもできる。この機能により、設計者は、電気特性を確認しながら、マクロ・セルの電子回路設計をすることができる。

ステップＳ２では、選択部１２は、電子回路５によりマクロ・セルの回路動作上で特性に影響する重要な部位（回路構成要素）を設計インテント情報として抽出する。回路動作上で特性に影響する重要な部位は、設計者により予め決められた機能マクロの設計仕様及び、マクロ・セル回路設計部１１内にある回路シミュレータにより、決定される。例えば、図３に示す機能マクロの設計仕様で、入力端子Ｃにクロック配線５−１６が接続され、出力端子ＸとＹへの出力タイミングが重要である場合、クロック配線５−１６の配線容量や配線抵抗が重要となる。また、マクロ・セル回路設計部１１内にある回路シミュレータにより、機能マクロの入出力特性に対する、配線幅や配線容量、論理回路のゲート幅等のパラメータの感度解析が行われ、特性に影響する重要な部位が検出される。例えば、その結果、インバータ回路５−１とインバータ回路５−２と、ＮＡＮＤ回路５−３と、ＮＡＮＤ回路５−４を構成する各トランジスタのゲート長が、回路特性に影響する重要な部位として検出される。

選択部１２は、格納部である設計インテント部２１を備えていて、これらの部位に関する情報を、設計インテント情報として、設計インテント部２１に記憶する。具体的には、各部位の識別情報が設計インテント部２１に記憶される。図３の機能マクロの場合、インバータ回路５−１、５−２とＮＡＮＤ回路５−３、５−４を構成する各トランジスタのゲートと、クロック配線５−１６に対する、識別情報が、設計インテント部に記憶される。

ステップＳ３では、選択部１２は、作成されたマクロ・セルの電子回路５に対応するマスクレイアウトを表すマスクレイアウトデータ６を生成し、セル設計ライブラリ４に格納する。図３では、クロック配線５−１６に対応するマスクレイアウトデータの一部がクロック配線２０として図示されている。クロック配線２０は他の信号線からの影響等を防ぐために、シールド配線で囲まれたレイアウトになっている。

ステップＳ４では、選択部１２は、生成されたマスクレイアウトデータ６に設計インテント情報を付加する。具体的には、設計インテント部２１に記憶された識別情報を用いて、電子回路５上の、回路特性に影響する重要な部位に対応する、マスクレイアウトデータ６上のレイアウト部位を検出する。検出したレイアウト部位のレイアウト属性には、設計インテント情報で抽出さていることを示す情報を付加する。例えば、レイアウト属性のデータタイプをｔｙｐｅ２に変更する。これにより、マスクレイアウトデータ６において、レイアウト属性のデータタイプがｔｙｐｅ２のものを選択すれば容易に、設計インテント情報で抽出されたレイアウト部位を選択することができる。

ステップＳ５では、ＣＰマスク抽出部１３は、マスクレイアウトデータ６を参照して、設計インテント情報に基づいて、マクロ・セルの回路動作上で特性に影響する重要な部位（回路構成要素）を、ＣＰパターン３３（基準ＣＰパターン３３とも称する）として抽出する。図３に示すレイアウト図では、クロック配線２０が設計インテント情報により、ＣＰパターン３３として抽出される。ここで、ＣＰマスク抽出部１３のＣＰ対応情報２２に、ＣＰパターン３３の識別情報と、マスクレイアウト上の座標位置やレイアウト属性とを対応付ける情報が記憶される。

次にステップＳ６において、ＣＰマスク抽出部１３は、ＣＰパターン３３の寸法を変更したＣＰパターン群３２〜３４を作成する。ＣＰパターン群３２〜３４は、ＣＰパターン３３の寸法を一定の割合で拡大、及び縮小したものである。図４は、ＣＰマスクの一例が記載されている。図４では、ＣＰパターン３２と３４は、ＣＰパターン３３に対し、相似形を保ちながらそれぞれｘ％（ｘは０＜ｘ＜１００を満たす正数）拡大及び縮小したものを示している。図４では、ＣＰパターン群として、縮小水準、中心水準、拡大水準の３水準を示しているが、３水準より水準数を増やしてもかまわない。

ステップＳ７では、ＣＰマスク抽出部１３は、マスクレイアウトデータ６から、レイアウト形状として、繰り返し使用されている形状を、繰り返しＣＰパターン３１として抽出する。図３のレイアウトでは、シールド配線の形状は、他の配線形状でも使用されている頻度が高いため、ＣＰパターン３１として、シールド配線のレイアウト形状を抽出する。ＣＰパターン３１についても、ＣＰパターン３３と同様に、ＣＰ対応情報２２に、ＣＰパターン３１の識別情報と、マスクレイアウト上の座標位置やレイアウト属性とを対応付ける情報が記憶される。

ステップＳ８では、ＣＰマスク抽出部１３は、繰り返しＣＰパターン３１とＣＰパターン群３２〜３４に対応するＣＰマスク３０のためのマスク用図面７を作成し、ＣＰマスク３０を作製する。図４にＣＰマスク３０の一部の例を示す。ＣＰマスク３０には、繰り返しＣＰパターン３１と、ＣＰパターン群３２〜３４が複数配置される。図３のレイアウトを用いたＣＰパターン３３では、クロック配線２０を例として用いたが、設計インテント情報で抽出している、ＮＡＮＤ回路５−３等を構成する各トランジスタのゲートについても同じく処理される。すなわち、ＣＰパターン３３は一種類ではなく、設計インテント情報で抽出したすべての箇所に対して適用される。したがって、設計インテント情報により抽出された箇所の数だけ、ＣＰパターン群３２〜３４が存在する。

図８は、電子線露光制御装置１の動作として、設計ライブラリ構築段階の後に実行される、製品設計段階を示すフローチャートである。

まず、ステップＳ１１において、製品設計部４１は、セル設計ライブラリ４を参照して、設計者の指示により、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の製品用電子回路が設計される。例えば図３に示す電子回路５をセルとして、ＬＳＩの製品用電子回路に組み込まれる。

次に、ステップＳ１２において、製品設計部４１は、ＬＳＩの製品用電子回路に対応するチップレイアウトデータ８を生成し、製品マスクライブラリ１４に格納する。ここで、製品用電子回路において、セル設計ライブラリ４のマクロ・セル回路を参照している箇所は、ＣＰパターン群の中心寸法のＣＰパターン３３を用いて、チップレイアウトデータ８を作成する。

ステップＳ１１及びＳ１２の工程を具体的に例示したものを図５に示す。セル設計ライブラリ４には、例えば図３に示す回路のマスクレイアウトパターン（クロック配線２０を含む）が保存されている。このセル設計ライブラリ４を参照して製品用電子回路が作成され、チップレイアウトデータ８が作成される。チップレイアウトデータ８には、セル設計ライブラリ４のセルレイアウトが組み込まれる。組み込まれたセルレイアウトには、設計インテント情報が付与されている。例えば、図３に示すセルレイアウトの場合、クロック配線２０には、レイアウトデータのデータタイプ属性としてＴｙｐｅ０２等の識別情報を付与する。つまり、チップレイアウトデータ８の中で、データタイプ属性がＴｙｐｅ０２であれば、設計インテント部として抽出された箇所であることを判別することができる。

次に、電気特性解析部１５は、ステップＳ１４からステップＳ１９を実行する。ステップＳ１４において、製品マスクライブラリ１４を参照して、チップレイアウトデータ８に対し、リソグラフィシミュレーションを実行し、その結果として、フォトレジスト露光後の出来上がり予想レイアウトを生成する。ステップＳ１４では、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光学近接効果補正）等が考慮された出来上がり予想レイアウトが出力される。

引き続き、ステップＳ１５において、電気特性解析部１５は、出来上がり予想レイアウトに対し、電気特性の予測解析を行う。ステップＳ１５における電気特性の解析としては、製品用電子回路の動作やそのタイミングなどを解析するためのシミュレーションが例示される。ここでは、例えば配線幅が光学近接効果等により、設計ライブラリ構築段階で意図しない幅となった場合でも、製品スペックを満たすかどうか検証される。ステップＳ１６において、製品スペックを満足しなくなる場合としては、例えば、図５においてクロック配線２０の幅が、出来上がり予想レイアウトにおいて狭くなり、配線抵抗が増加した結果、タイミングずれが発生する、等が考えられる。

予測解析により得られた電気特性が製品スペックを満足している場合（ステップＳ１６−ＹＥＳ）、電子線データ生成部１６は、セル設計ライブラリ４を参照している箇所のＣＰマスク寸法で問題ないとして、ＣＰパターン３３を選択する（ステップＳ１９）。

一方、予測解析により得られた電気特性が製品スペックを満足していない場合（ステップＳ１６−ＮＯ）、電子線データ生成部１６は、ＣＰパターン３３の寸法をパラメータとして、製品スペックを満足するための最適寸法を決定する。例えば、寸法を変えて電気特性シミュレーションを行い、製品スペックを満たす最適寸法幅が決められる（ステップＳ１７）。図５の場合は、クロック配線２０の配線幅を大きくすることになる。引き続き、ＣＰパターン群３２〜３４の中から、ステップＳ１７において得られた最適寸法幅に最も近いＣＰパターンを選択する（ステップＳ１８）。更に、出来上がりレイアウト幅が、最適寸法幅に近づくように、電子線露光のドーズ量を調整する。

引き続くステップＳ３４において、ステップＳ１８で得られた最適ＣＰパターン３２〜３４の情報が、マクロ・セル回路設計部１１と、製品設計部４１にフィードバックされ、該当するＣＰパターン群３２〜３４の箇所に最適ＣＰパターンが設定される。

ステップＳ１８で得られた最適ＣＰパターン３２〜３４の情報が製品設計部４１にフィードバックされることにより、次回、製品仕様等の変更に伴い、製品用電子回路の一部を変更した場合に、新しく追加されたＣＰパターン群３２〜３４のみについてステップＳ１４〜ステップＳ１８、Ｓ３４を実行すれば良くなるため、これらの処理にかかる時間を削減することができる。

ステップ１９又はステップＳ３４の後に、ステップＳ２０が実行される。ＭＤＰ（Ｍａｓｋ Ｄａｔａ Ｐｒｅｐａｒａｔｉｏｎ）を例示したものを図６に示す。チップレイアウトデータ８にセル設計ライブラリ４から参照されているセルレイアウトに対し、具体的にＣＰマスク群３２〜３４のいずれかを指定したＣＰマスク対応の電子線露光（ＥＢ）データ９を作成する。このときに、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光学近接効果補正）とマスクレイアウトデータ６から後述のＣＰ対応電子線データ９に変換するための変換情報を生成するフラクチャリングと、ホットスポット検証も行う。ホットスポット検証は、ＬＲＣ（Ｌｉｔｈｏｇｒａｐｈｔ ｒｕｌｅ ｃｈｅｃｋ）により実施される。

引き続いて、ステップＳ２１が実行される。電子線露光機１００には、試料１０１とＣＰマスク３０とが設置される。露光機制御部１７は、ステップＳ１９又はＳ２０により生成されたＣＰ対応電子線データ９に基づいてＣＰマスク３０を介して試料１０１に電子線が露光されるように、電子線露光機１００を制御する。

図１１は、一度、製品設計段階の処理を行った後に、一部回路を変更し、再度、製品設計段階を実行する場合のフローを示す。この場合、図８のステップＳ１１、Ｓ１２に代えて、ステップＳ３１、Ｓ３２が実行される。ステップＳ３１では、マクロ・セル回路設計部１１は、一度設計した製品用電子回路の一部を修正・変更した回路を設計する。引き続くステップＳ３２では、ＣＰマスク抽出部１３は、複数あるＣＰパターン群３２〜３４のうち、前回ステップＳ１８で最適ＣＰパターンが決定されたＣＰパターン群３２〜３４に対しては、最適ＣＰパターンを選択し、今回追加されたＣＰパターン群３２〜３４については、中心寸法のＣＰパターン３３を選択し、製品設計部４１は、製品用電子回路のチップレイアウトデータ８を生成する。その他の動作は上述と同じである。

ステップＳ２における設計インテント情報により抽出される箇所を特定する方法として、ゲートを例にして説明する。

ゲートの場合は、マスク・セル回路設計部１１において、回路シミュレーションを行い特性に影響を及ぼす箇所として、ゲートを抽出する方法以外に、マスクレイアウトデータ６からゲートの箇所を検出することができる。例えば、ポリシリコン層２０−２と、拡散層２０−１が図９のように形成されている場合、ゲートは両者が重なるところに形成される。すなわち図１０の斜線で示された箇所がゲートとして抽出される。

本発明の実施形態による電子線露光方法の効果について説明する。

本発明の実施形態による電子線露光方法では、設計ライブラリ構築段階において、電子回路５のマスクレイアウトデータ６を参照して、回路動作上で重要な回路構成要素に対応するマスクレイアウト形状を基準ＣＰパターン３３として抽出する。この基準ＣＰパターン３３の抽出としては、まず、電子回路５を設計し、その電子回路５により回路動作上で重要な回路構成要素を設計インテント情報として抽出する。また、電子回路５に対応するマスクレイアウトを表すマスクレイアウトデータ６を生成し、マスクレイアウトデータ６に設計インテント情報を付加する。そのマスクレイアウトデータ６を参照して、設計インテント情報に基づいて、回路動作上で重要な回路構成要素を基準ＣＰパターン３３として抽出する。

また、本発明の実施形態による電子線露光方法では、設計ライブラリ構築段階において、基準ＣＰパターン３３に対し、寸法を変更したＣＰパターン群３２〜３４を生成し、そのＣＰパターン群３２〜３４からＣＰマスク３０を生成する。ＣＰパターン群３２〜３４は、基準の寸法を表す基準ＣＰパターン３３と、基準ＣＰパターン３３に対し、相似形を保ちながら拡大したＣＰパターン３２と、基準ＣＰパターン３３に対し、相似形を保ちながら縮小したＣＰパターン３４と、を含んでいる。

本発明の実施形態による電子線露光方法では、製品設計段階において、基準ＣＰパターン３３を適用したマスクレイアウトデータ６に対してリソグラフィシミュレーションを行い、その結果として、出来上がりレイアウトを生成する。この出来上がりレイアウトに対して電気特性シミュレーションを行う。その電気特性シミュレーションの結果に基づいて、ＣＰパターン群３２〜３４から最適寸法を表す最適ＣＰパターンを選択する。最適ＣＰパターンに対応するＣＰマスク３０を用いてマスクレイアウトデータ６に基づいて電子線露光する。そこで、設計ライブラリ構築段階において、電子回路５のマスクレイアウトデータ６を参照して、繰り返し使用されるマスクレイアウト形状を、繰り返しＣＰパターン３１として抽出し、この繰り返しＣＰパターン３１からＣＰマスクを生成することが好ましい。これにより、製品設計段階において、最適ＣＰパターンに対応するＣＰマスク３０に加えて、繰り返しＣＰパターン３１に対応するＣＰマスクを用いて、マスクレイアウトデータ６に基づいて電子線露光することができる。

このように、本発明の実施形態による電子線露光方法によれば、電子回路５の動作上で重要な回路構成要素に対応するマスクレイアウト形状をＣＰパターン３３として抽出し、ＣＰパターン３３に対して、寸法を変更したＣＰパターン群３２〜３４を予め作成している。このため、リソグラフィシミュレーション後の電子特性シミュレーションで、所望の電気特性が得られなかった場合でも、ＣＰパターン群３２〜３４から最適寸法のＣＰパターンを選択すればよく、改めて、電子回路設計等の前工程に戻る必要がなくＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮することができる。

また、本発明の実施形態による電子線露光方法によれば、ＣＰマスク３０ではステンシル開口を使って露光する。この場合、特性に影響する重要な部位のレイアウトをＣＰマスク３０で電子線露光するため、重要な部位のレイアウト寸法精度を高くすることができ、特性のばらつきが押さえられる。

また、本発明の実施形態による電子線露光方法によれば、予め、特性に影響する重要な箇所はＣＰパターン群を作成し、予め寸法を変えたＣＰマスクを用意している。このため、製品設計段階で、リソグラフィシミュレーションと電気特性の予測解析により、特性に影響する重要な部位の寸法を変更しなければならなくなった場合でも、ＣＰパターン群３２〜３４のＣＰマスク３０を選択することで対応でき、レイアウトデータ作成から電子線露光までのＴＡＴ短縮が可能である。

図１は、本発明の実施形態による電子線露光方法が適用されるシステムを示している。 図２は、電子線露光制御装置１の動作を示すブロック図である。 図３は、設計ライブラリ構築段階を説明するための図である。 図４は、ＣＰマスク抽出部１３を説明するための図である。 図５は、製品設計段階における製品設計部４１を説明するための図である。 図６は、製品設計段階におけるＭＤＰ処理を説明するための図である。 図７は、設計ライブラリ構築段階におけるフローチャートである。 図８は、製品設計段階におけるフローチャートである。 図９は、選択構成要素２０としてゲートを例にして、準備段階のステップＳ２を説明するための図である。 図１０は、選択構成要素２０としてゲートを例にして、準備段階のステップＳ２を説明するための図である。 図１１は、製品回路を一部変更した場合の製品設計段階におけるフローチャートである。

符号の説明

１ 電子線露光制御装置、
２ ＣＰＵ、
３ メモリ、
４ セル設計ライブラリ、
５ 電子回路、
６ マスクレイアウトデータ、
７ ＣＰマスク用図面、
８ チップレイアウトデータ、
９ ＣＰ対応電子線データ、
１０ コンピュータプログラム、
１１ マクロ・セル回路設計部、
１２ 選択部、
１３ ＣＰマスク抽出部、
１４ 製品マスクライブラリ、
１５ 電気特性解析部、
１６ 電子線データ生成部、
１７ 露光機制御部、
２１ 設計インテント部、
２２ ＣＰ対応情報、
３０ ＣＰマスク、
３１ ＣＰパターン、
３２〜３４ ＣＰパターン群、
４１ 製品設計部、
１００ 電子線露光機、
１０１ 試料（レチクル／ウェハ）、

Claims (8)

1. 電子回路のマスクレイアウトデータを参照して、回路動作上で重要な回路構成要素に対応するマスクレイアウト形状を基準キャラクタプロジェクション（ＣＰ）パターンとして抽出するステップと、
   前記基準ＣＰパターンに対し、寸法を変更したＣＰパターン群を生成するステップと、
   前記ＣＰパターン群からＣＰマスクを生成するステップと、
   前記基準ＣＰパターンを適用した前記マスクレイアウトデータに対してリソグラフィシミュレーションを行い、その結果として、出来上がりレイアウトを生成するステップと、
   前記出来上がりレイアウトに対して電気特性シミュレーションを行うステップと、
   前記電気特性シミュレーションの結果に基づいて、前記ＣＰパターン群から最適寸法を表す最適ＣＰパターンを選択するステップと、
   前記最適ＣＰパターンに対応するＣＰマスクを用いて前記マスクレイアウトデータに基づいて電子線露光するステップと、
   を具備する電子線露光方法。
2. 前記電子回路のマスクレイアウトデータを参照して、繰り返し使用されるマスクレイアウト形状を、繰り返しＣＰパターンとして抽出するステップと、
   前記繰り返しＣＰパターンからＣＰマスクを生成するステップと、
   を更に具備し、
   前記電子線露光するステップは、前記最適ＣＰパターンに対応するＣＰマスクに加えて、前記繰り返しＣＰパターンに対応するＣＰマスクを用いて、前記マスクレイアウトデータに基づいて電子線露光する、
   請求項１に記載の電子線露光方法。
3. 前記基準ＣＰパターンを抽出するステップは、
   前記電子回路を設計するステップと、
   前記電子回路により前記回路動作上で重要な回路構成要素を設計インテント情報として抽出するステップと、
   前記電子回路に対応するマスクレイアウトを表す前記マスクレイアウトデータを生成するステップと、
   前記マスクレイアウトデータに前記設計インテント情報を付加するステップと、
   前記マスクレイアウトデータを参照して、前記設計インテント情報に基づいて、前記回路動作上で重要な回路構成要素を前記基準ＣＰパターンとして抽出するステップと、
   を含む請求項１又は２に記載の電子線露光方法。
4. 前記ＣＰパターン群は、
   基準の寸法を表す前記基準ＣＰパターンと、
   前記基準ＣＰパターンに対し、相似形を保ちながら拡大したＣＰパターンと、
   前記基準ＣＰパターンに対し、相似形を保ちながら縮小したＣＰパターンと、
   を含む請求項１〜３のいずれかに記載の電子線露光方法。
5. 電子回路のマスクレイアウトデータを参照して、回路動作上で重要な回路構成要素に対応するマスクレイアウト形状を基準キャラクタプロジェクション（ＣＰ）パターンとして抽出し、前記基準ＣＰパターンに対し、寸法を変更したＣＰパターン群を生成し、前記ＣＰパターン群からＣＰマスクを生成するＣＰマスク抽出部と、
   前記基準ＣＰパターンを適用した前記マスクレイアウトデータに対してリソグラフィシミュレーションを行い、その結果として、出来上がりレイアウトを生成し、前記出来上がりレイアウトに対して電気特性シミュレーションを行う電気特性解析部と、
   前記電気特性シミュレーションの結果に基づいて、前記ＣＰパターン群から最適寸法を表す最適ＣＰパターンを選択する電子線データ生成部と、
   前記最適ＣＰパターンに対応するＣＰマスクを用いて前記マスクレイアウトデータに基づいて電子線露光する露光機制御部と、
   を具備する電子線露光制御装置。
6. 前記ＣＰマスク抽出部は、
   前記電子回路のマスクレイアウトデータを参照して、繰り返し使用されるマスクレイアウト形状を、繰り返しＣＰパターンとして抽出し、
   前記繰り返しＣＰパターンからＣＰマスクを生成し、
   前記露光機制御部は、前記最適ＣＰパターンに対応するＣＰマスクに加えて、前記繰り返しＣＰパターンに対応するＣＰマスクを用いて、前記マスクレイアウトデータに基づいて電子線露光する、
   請求項５に記載の電子線露光制御装置。
7. 前記電子回路を設計する回路設計部と、
   前記電子回路により前記回路動作上で重要な回路構成要素を設計インテント情報として抽出し、前記電子回路に対応するマスクレイアウトを表す前記マスクレイアウトデータを生成し、前記マスクレイアウトデータに前記設計インテント情報を付加する選択部と、
   を更に具備し、
   前記ＣＰマスク抽出部は、
   前記マスクレイアウトデータを参照して、前記設計インテント情報に基づいて、前記回路動作上で重要な回路構成要素を前記基準ＣＰパターンとして抽出する、
   請求項５又は６に記載の電子線露光制御装置。
8. 前記ＣＰパターン群は、
   基準の寸法を表す前記基準ＣＰパターンと、
   前記基準ＣＰパターンに対し、相似形を保ちながら拡大したＣＰパターンと、
   前記基準ＣＰパターンに対し、相似形を保ちながら縮小したＣＰパターンと、
   を含む請求項５〜７のいずれかに記載の電子線露光制御装置。

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