JP3914085B2

JP3914085B2 - プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法

Info

Publication number: JP3914085B2
Application number: JP2002109311A
Authority: JP
Inventors: 敏也小谷; 聡田中; 壮一井上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-04-11
Filing date: 2002-04-11
Publication date: 2007-05-16
Anticipated expiration: 2022-04-11
Also published as: JP2003303742A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造に用いるプロセスパラメータの作成方法等に関する。
【０００２】
【従来の技術】
近年の半導体集積回路の製造技術の進歩は目覚しく、最小加工寸法０．１８μｍサイズの半導体集積回路が量産されている。このような微細化は、マスクプロセス（マスク作成プロセス）技術、リソグラフィプロセス技術及びエッチングプロセス技術等の微細パターン形成技術の飛躍的な進歩によって実現されている。
【０００３】
パターンサイズが十分大きい時代には、プロセス変動による寸法ばらつきに対する許容度が大きかったため、各プロセス毎にプロセス条件をチューニングすることで、要求されるスペックを満たすパターンをウエハ上に形成することができた。
【０００４】
しかしながら、パターンの微細化に伴い、寸法ばらつきに対する許容度が小さくなってきており、各プロセス条件を個別にチューニングするだけでは、要求されるスペックを満たすことが難しくなってきている。例えば、リソグラフィプロセスでは、レジスト寸法の許容ばらつき量を露光量やフォーカスに対する許容ばらつき量に換算することで、露光パラメータ（波長、レンズの開口数、照明形状等）を決定するようにしている。また、マスクプロセスにおけるマスクの寸法ばらつき、光透過率、位相なども、露光量やフォーカスに対する許容ばらつき量に影響するため、マスクプロセスで生じる種々のばらつきについても補正する必要がある。
【０００５】
上述したような要請に対し、特開平７−１７５２０４号公報には、マスクプロセスやリソグラフィプロセスに関するパラメータを最適化することで、プロセス条件を最適化する方法が開示されている。
【０００６】
また、特開２０００−２７７４２６には、デバイスの基本となるパターン（ラインアンドスペースパターン（Ｌ／Ｓパターン）や孤立パターン）について、光近接効果補正（ＯＰＣ）によるマスクのバイアス量を考慮して、最適な露光条件を設定するための方法が開示されている。
【０００７】
しかしながら、特開２０００−２７７４２６等に開示された技術は、マスクプロセスやリソグラフィプロセスのみを考慮して最適な露光条件を設定するだけである。すなわち、エッチングプロセスにおいて生じる寸法変動については考慮されていない。そのため、最終的に形成されるデバイスでは、必ずしも所望のパターンが得られるとは言えない。したがって、特にデバイスが微細化された場合、上述した従来技術では、要求を満たすデバイスを作製することが非常に困難である。
【０００８】
【発明が解決しようとする課題】
このように、従来の方法では、エッチングプロセスで生じる寸法変動を考慮していなかったため、所望のパターンを得ることが困難であった。
【０００９】
本発明は、上記従来の課題に対してなされたものであり、所望のパターンを得ることが可能なプロセスパラメータの作成方法等を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明は、半導体基板上に所望のパターンを形成するためのプロセスパラメータの作成方法であって、複数のプロセスパラメータを含むパラメータ群を用意する工程と、第１のパターンを前記パラメータ群に基づいて補正して第２のパターンを求める工程と、前記パラメータ群及び前記第２のパターンに基づき、エッチングプロセスによって半導体基板上に形成される第３のパターンを予測する工程と、前記第３のパターンを前記第１のパターンと比較して評価値を得る工程と、前記評価値が予め決められた条件を満たしているか否かを判断する工程と、前記評価値が予め決められた条件を満たしていないと判断された場合に、前記パラメータ群に含まれるプロセスパラメータを補正して、前記第１のパターンを補正する工程に戻る工程と、前記評価値が予め決められた条件を満たしていると判断された場合に、前記パラメータ群に含まれるプロセスパラメータを最終的なプロセスパラメータとして決定する工程と、を備えたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
図１は、本発明の実施形態に係るプロセスパラメータの作成システムの概念を示した機能ブロック図である。
【００１３】
本システムでは、プロセスパラメータ最適化用パターン１１、デザインルール１２及び複数のプロセスパラメータを含んだプロセスパラメータ群１３が、予め用意されている。
【００１４】
プロセスパラメータ最適化用パターン１１には、種々のレイヤーで使用される設計レイアウトパターンが含まれ、実際のデバイスに使用されるパターンに近いパターンが用いられる。デザインルール１２には、例えば次世代のデバイスで使用されるデザインルールが用いられる。
【００１５】
プロセスパラメータ群１３に含まれるプロセスパラメータには、半導体基板（半導体ウエハ）上に形成されるパターンの形状（仕上がり形状）に影響を与えるパラメータが含まれ、マスク作成プロセスに関するプロセスパラメータ、リソグラフィプロセスに関するプロセスパラメータ及びエッチングプロセスに関するプロセスパラメータが含まれる。
【００１６】
マスク作成プロセスは、半導体基板上に投影されるパターンが描かれた基板（例えばレチクル等のマスク基板）を作成するためのプロセスであり、マスク作成プロセスに起因して、半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータが、プロセスパラメータ群に含まれている。
【００１７】
リソグラフィプロセスには、マスク基板に描かれたパターンを半導体基板上のレジストに投影して潜像を形成するプロセス、潜像が形成されたレジストを現像するプロセス等が含まれ、リソグラフィプロセスに起因して、半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータが、プロセスパラメータ群に含まれている。
【００１８】
エッチングプロセスは、リソグラフィプロセスにおいて形成されたレジストのパターンをマスクとして、半導体基板上に形成された絶縁膜や導電膜をエッチングするプロセスであり、エッチングプロセスに起因して、半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータが、プロセスパラメータ群に含まれている。
【００１９】
すなわち、プロセスパラメータ群１３には、露光装置に関するプロセスパラメータ、マスクに関するプロセスパラメータ、レジストに関するプロセスパラメータ、エッチング条件に関するプロセスパラメータ、パターンに関するプロセスパラメータ等が含まれる。
【００２０】
具体的には、プロセスパラメータとして、露光波長、レンズの開口数、照明形状、レンズの収差、マスクの種類、マスク描画装置の特性、マスクの透過率及び位相（例えば、位相シフトマスクのシフタ部における光透過率及び位相）、フォーカス、ドーズ、レジストの特性、レジストの現像条件、エッチング時間、エッチング時の温度、エッチング時の圧力、パターンの寸法（パターンの幅、セリフ／ジョグの幅）、パターンの占有率、重ね合わせ（オーバーレイ）のずれ量、マスク補正の最小グリッド、マスク上で許容される最小パターン寸法、等があげられる。
【００２１】
マスク補正の最小グリッドについて説明する。図５（ａ）に示すように、グリッドが粗い場合には、データ量は少なくなるが、補正精度は悪くなる。一方、図５（ｂ）に示すように、グリッドが細かい場合には、データ量は多くなるが、補正精度は良くなる。すなわち、データ量と補正精度とはトレードオフの関係にある。そこで、最小グリッドをプロセスパラメータとして規定している。
【００２２】
マスク上で許容される最小パターン寸法について説明する。図６（ａ）の設計レイアウトパターンに対して補正を行うと、図６（ｂ）に示すように隣接パターン間の間隔が狭くなりすぎる場合がある。したがって、図６（ｃ）に示すように間隔を広げる必要があるが、間隔を広げたために図６（ｄ）に示すようにレジストパターンを設計レイアウトパターン通りに形成できなくなる。そこで、マスク上で許容される最小パターン寸法をプロセスパラメータとして規定している。
【００２３】
コンパクションツール１４は、最適化用パターン１１に対して、与えられたデザインルールを満たすようにコンパクション処理を行って、コンパクションされたパターン（第１のパターン）を生成するものである。このコンパクションツール１４により、最適化用パターン１１として与えられた設計レイアウトパターンに対して、レイアウト変更処理やシュリンク処理が実行される。例えば、デザインルール１２に次世代のデバイスで使用されるデザインルールを用いることで、次世代のデバイスで使用されるデザインルールを満たす設計レイアウトパターンが得られる。
【００２４】
マスクデータ処理システム１５は、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて所定のマスクデータ処理を行うものであり、このマスクデータ処理により、コンパクションされた設計レイアウトパターンに対して補正処理が行われ、補正されたパターン（第２のパターン）が得られる。
【００２５】
上記補正処理にはマスク作成プロセスに関する近接効果補正、リソグラフィプロセスに関する近接効果補正及びエッチングプロセスに関する近接効果補正が含まれる。マスク作成プロセス、リソグラフィプロセス及びエッチングプロセスそれぞれにおいて、パターンの粗密等に起因して、所望のパターン寸法からの偏差が生じ得る。ここでは、このような現象を近接効果とし、マスク作成プロセスにおける近接効果を低減するために、マスクパターンに対して補正を行う処理をマスク作成プロセスに関する近接効果補正、リソグラフィプロセスにおける近接効果を低減するために、マスクパターンに対して補正を行う処理をリソグラフィプロセスに関する近接効果補正、エッチングプロセスにおける近接効果を低減するために、マスクパターンに対して補正を行う処理をエッチングプロセスに関する近接効果補正とする。リソグラフィプロセスに関する近接効果補正は、代表的には光近接効果補正（ＯＰＣ）である。
【００２６】
なお、上記補正処理には、設計パターンに対するブーリアン演算処理（パターンどうしのＡＮＤ／ＯＲ演算処理）も含まれる。
【００２７】
シミュレータ１６は、プロセスパラメータ群１３に含まれる各種プロセスパラメータを用いて、半導体基板上に実際に形成されるデバイスパターン（第３のパターン）を予測するためのものであり、マスクプロセスシミュレータ、リソグラフィプロセスシミュレータ及びエッチングプロセスシミュレータ等が含まれている。
【００２８】
マスクプロセスシミュレーションでは、上述したようにして補正されたパターンに基づき、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、マスク作成プロセスにおいてマスク基板上に実際に形成されるマスクパターンの形状が予測される。リソグラフィプロセスシミュレーションでは、このようにして予測されたマスクパターンに基づき、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、リソグラフィプロセスにおいて半導体基板上に実際に形成されるレジストパターンの形状が予測される。エッチングプロセスシミュレーションでは、このようにして予測されたレジストパターンに基づき、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、エッチングプロセスにおいて半導体基板上に実際に形成されるデバイスパターンの形状（仕上がり形状）が予測される。なお、プロセスシミュレーションには、各レイヤーのパターン間の位置ずれ（重ね合わせのずれ）を予測するシミュレーションも含まれる。
【００２９】
評価値算出部１７では、上記シミュレーションにおいて予測されたデバイスパターンをコンパクション後の設計レイアウトパターンと比較することで、評価値が算出される。例えば、レイヤーどうしの寸法関係、パターン先端部での後退量、パターンの幅等について、シミュレーションによって得られたデバイスパターンと設計レイアウトパターンとの間の偏差（寸法偏差）を求め、これらの偏差を評価値に置き換える。なお、寸法偏差を求める際、露光装置のベストフォーカス条件且つベスト露光量条件での仕上がり形状予測結果を用いるようにしてもよいし、露光装置のデフォーカス条件或いはベスト露光量条件から外れた条件での仕上がり形状予測結果を用いるようにしてもよい。
【００３０】
判断部１８では、上記のようにして得られた各評価値が、予め決められた条件を満たしているか否かを判断する。例えば、各評価値が予め設定された各規定値よりも小さくなるか否かが判断される。
【００３１】
評価値が予め決められた条件を満たしていない場合には、評価値が予め決められた条件を満たすように、プロセスパラメータ群１３に含まれる少なくとも１以上のプロセスパラメータを変動させる。例えば、ドーズやフォーカスといったプロセスパラメータについて、それらの裕度をコスト（cost）関数として定義し、コスト関数が最大になるようにプロセスパラメータを変動させる。
【００３２】
評価値が予め決められた条件を満たしている場合には、プロセスパラメータ決定部１９により、その時点でプロセスパラメータ群１３に設定されている各プロセスパラメータが最終的なプロセスパラメータとして決定される。
【００３３】
次に、図１に示したシステムの動作について、図２に示したフローチャート及び図３に示したパターン平面図を参照して説明する。
【００３４】
まず、レイアウト作成工程（Ｓ１）では、コンパクションツール１４によって、図３（ａ）に示すような設計レイアウトパターンを作成する。
【００３５】
補正パターン作成工程（Ｓ２）では、マスクデータ処理システム１５により、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、マスクデータ処理が行われる。このマスクデータ処理により、コンパクションされた設計レイアウトパターンに対して近接効果補正等が行われ、図３（ｂ）に示すような補正されたマスクパターンが得られる（図３（ｂ）の実線が補正されたパターン、破線が設計レイアウトパターンに対応）。
【００３６】
シミュレーション工程（Ｓ３）では、シミュレータ１６により、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、各種のシミュレーションが行われ、図３（ｃ）に示すように、半導体基板上に実際に形成されるデバイスパターンの仕上がり形状が予測される（図３（ｃ）のドットで示した部分がシミュレーションされたデバイスパターンに対応）。
【００３７】
評価値算出工程（Ｓ４）では、評価値算出部１７により、シミュレーション工程によって得られたデバイスパターンと設計レイアウトパターンとが比較され、図３（ｃ）に示すように、評価値（寸法偏差/ED-window）が算出される。
【００３８】
判断工程（Ｓ５）では、判断部１８により、評価値が予め決められた条件を満たしているか否かが判断される。例えば、算出された評価値と予め与えられた規定値との大小関係が判断される。
【００３９】
パラメータ調整工程（Ｓ６）では、評価値が予め決められた条件を満たしていない場合、例えば算出された評価値が予め与えられた規定値よりも小さくない場合に、評価値が予め決められた条件を満たすように、プロセスパラメータ群１３に含まれるプロセスパラメータを調整する（変動させる）。調整されたプロセスパラメータは、Ｓ２及びＳ３のステップにフィードバックされる。
【００４０】
評価値が予め決められた条件を満たしている場合、例えば算出された評価値が予め与えられた規定値よりも小さい場合には、パラメータ決定工程（Ｓ７）に進み、プロセスパラメータ決定部１９により、その時点においてプロセスパラメータ群１３に含まれている各プロセスパラメータが、最終的なプロセスパラメータとして決定される。なお、各プロセスパラメータに許容範囲を予め設定し、その許容範囲内で最適値を決定することも可能である。
【００４１】
このようにして決定された各プロセスパラメータは、半導体集積回路装置の実際の製造に適用することが可能である。
【００４２】
以上のように、本実施形態によれば、シミュレーション工程において、プロセスパラメータ群１３に含まれるプロセスパラメータを用いて、マスクプロセスシミュレーション、リソグラフィプロセスシミュレーションの他、さらにエッチングプロセスシミュレーションを行い、半導体基板上に実際に形成されるデバイスパターンの仕上がり形状を予測する。そして、予測されたデバイスパターンが予め決められた条件を満たしていない場合には、プロセスパラメータ群に含まれるプロセスパラメータを補正してシミュレーション工程等にフィードバックする。したがって、エッチングプロセスで生じる寸法変動等が考慮されたプロセスパラメータが最終的に決定されるため、半導体装置が微細化されても、意図する所望のパターンを確実に得ることが可能となる。
【００４３】
なお、上述したプロセスパラメータの作成方法は、例えば磁気ディスク等の記録媒体に記録されたプログラムを読み込み、このプログラムによって動作が制御されるコンピュータ等の制御手段によって実現することが可能である。
【００４４】
次に、上述したプロセスパラメータの作成システム及び作成方法を、ロジックＬＳＩ等で用いられるスタンダードセルに適用した場合の例を、図４を参照して説明する。
【００４５】
セルライブラリ３１には、各世代で使用されるスタンダードセルパターンが例えば数百個程度含まれており、与えられたデザインルールにしたがって、各スタンダードセルパターンが設計される。デザインルール部３２には、各レイヤー間の寸法関係等が規定されている。例えば、レイヤー間の重ね合わせ誤差と、ウエハ上に形成されるデバイスパターンの寸法変動を考慮して、各レイヤー間の寸法関係が規定されている。
【００４６】
まず、セルライブラリ３１に含まれる全てのセルパターンと、次世代のデザインルールをコンパクションツール３３に入力し、コンパクションツール３３によって新セルライブラリ３４を作成する。続いて、マスクデータ処理システム３５により、新セルライブラリに含まれるスタンダードセルパターンに対してマスクデータ処理が行われる。さらにシミュレータ３６により、シミュレーションが行われ、半導体基板上に作成されるデバイスパターンが予測される。マスクデータ処理及びシミュレーションに際しては、プロセスパラメータ群３７に含まれるプロセスパラメータが用いられる。その後、評価値算出部３８により、シミュレーションによって得られたデバイスパターンの評価が行われる。さらに、プロセス裕度が最大になるように、パラメータ調整部３９によってプロセスパラメータの調整が行われ、プロセスパラメータが最適化された段階で、プロセスパラメータ決定部４０によって最終的なプロセスパラメータが決定される。
【００４７】
このようにして決定されたプロセスパラメータを用いて、半導体基板上のデバイスパターンの仕上がり形状を評価したところ、所望のドーズ裕度やフォーカス裕度を確保することができた。
【００４８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００４９】
【発明の効果】
本発明によれば、エッチングプロセスで生じる寸法変動等が考慮されたプロセスパラメータが最終的に決定されるため、所望のパターンを確実に得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るプロセスパラメータの作成システムの概念を示したブロック図。
【図２】本発明の実施形態に係るプロセスパラメータの作成方法を示したフローチャート。
【図３】本発明の実施形態に係るプロセスパラメータの作成方法を説明するための図。
【図４】本発明の実施形態に係るプロセスパラメータの作成方法をスタンダードセルに適用した場合について説明した図。
【図５】マスク補正の最小グリッドについて示した図。
【図６】マスク上で許容される最小パターン寸法について示した図。
【符号の説明】
１１…プロセスパラメータ最適化用パターン
１２、３２…デザインルール
１３、３７…プロセスパラメータ群
１４、３３…コンパクションツール
１５、３５…マスクデータ処理システム
１６、３６…シミュレータ
１７、３８…評価値算出部
１８…判断部
１９、４０…プロセスパラメータ決定部
３１…セルライブラリ
３４…新セルライブラリ
３９…パラメータ調整部

Claims

半導体基板上に所望のパターンを形成するためのプロセスパラメータの作成方法であって、
保持手段が、半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータであって、マスク作成プロセス、リソグラフィプロセス及びエッチングプロセスに関する複数のプロセスパラメータを含むパラメータ群を保持する工程と、
パターン補正手段が、マスク作成プロセスに関する近接効果補正、リソグラフィプロセスに関する近接効果補正及びエッチングプロセスに関する近接効果補正の少なくとも一つを含んだ補正処理により、設計レイアウトパターンに対応した第１のパターンを前記パラメータ群を用いて補正して第２のパターンを求める工程と、
予測手段が、前記第２のパターンに基づき前記パラメータ群を用いて、マスク作成プロセスによってマスク基板上に形成されるマスクパターンを予測し、前記予測されたマスクパターンに基づき前記パラメータ群を用いて、リソグラフィプロセスによって半導体基板上に形成されるレジストパターンを予測し、前記予測されたレジストパターンに基づき前記パラメータ群を用いて、エッチングプロセスによって半導体基板上に形成される第３のパターンを予測する工程と、
評価値取得手段が、前記第３のパターンを前記第１のパターンと比較して前記第３のパターンと前記第１のパターンとの間の寸法偏差に対応した評価値を得る工程と、
判断手段が、前記評価値が予め決められた条件を満たしているか否かを判断する工程と、
前記評価値が予め決められた条件を満たしていないと判断された場合に、プロセスパラメータ補正手段が、前記パラメータ群に含まれるプロセスパラメータを補正する工程と、
前記評価値が予め決められた条件を満たしていると判断された場合に、決定手段が、前記パラメータ群に含まれるプロセスパラメータを最終的なプロセスパラメータとして決定する工程と、
を備えたことを特徴とするプロセスパラメータの作成方法。
前記第１のパターンは、前記設計レイアウトパターンを与えられたデザインルールを満たすようにコンパクションしたものである
ことを特徴とする請求項１に記載のプロセスパラメータの作成方法。
請求項１に記載のプロセスパラメータの作成方法によって得られたプロセスパラメータを用いて半導体基板上にパターンを形成する工程を備えた
ことを特徴とする半導体装置の製造方法。
半導体基板上に所望のパターンを形成するためのプロセスパラメータの作成システムであって、
半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータであって、マスク作成プロセス、リソグラフィプロセス及びエッチングプロセスに関する複数のプロセスパラメータを含むパラメータ群を保持する保持手段と、
マスク作成プロセスに関する近接効果補正、リソグラフィプロセスに関する近接効果補正及びエッチングプロセスに関する近接効果補正の少なくとも一つを含んだ補正処理により、設計レイアウトパターンに対応した第１のパターンを前記パラメータ群を用いて補正して第２のパターンを求めるパターン補正手段と、
前記第２のパターンに基づき前記パラメータ群を用いて、マスク作成プロセスによってマスク基板上に形成されるマスクパターンを予測し、前記予測されたマスクパターンに基づき前記パラメータ群を用いて、リソグラフィプロセスによって半導体基板上に形成されるレジストパターンを予測し、前記予測されたレジストパターンに基づき前記パラメータ群を用いて、エッチングプロセスによって半導体基板上に形成される第３のパターンを予測する予測手段と、
前記第３のパターンを前記第１のパターンと比較して前記第３のパターンと前記第１のパターンとの間の寸法偏差に対応した評価値を得る評価値取得手段と、
前記評価値が予め決められた条件を満たしているか否かを判断する判断手段と、
前記評価値が予め決められた条件を満たしていないと判断された場合に、前記パラメータ群に含まれるプロセスパラメータを補正するプロセスパラメータ補正手段と、
前記評価値が予め決められた条件を満たしていると判断された場合に、前記パラメータ群に含まれるプロセスパラメータを最終的なプロセスパラメータとして決定する決定手段と、
を備えたことを特徴とするプロセスパラメータの作成システム。
半導体基板上に所望のパターンを形成するためのプロセスパラメータの作成に適用されるプログラムであって、コンピュータを、
半導体基板上に形成されるパターンの形状に影響を与え得るプロセスパラメータであって、マスク作成プロセス、リソグラフィプロセス及びエッチングプロセスに関する複数のプロセスパラメータを含むパラメータ群を保持する保持手段と、
マスク作成プロセスに関する近接効果補正、リソグラフィプロセスに関する近接効果補正及びエッチングプロセスに関する近接効果補正の少なくとも一つを含んだ補正処理により、設計レイアウトパターンに対応した第１のパターンを前記パラメータ群を用いて補正して第２のパターンを求めるパターン補正手段と、
前記第２のパターンに基づき前記パラメータ群を用いて、マスク作成プロセスによってマスク基板上に形成されるマスクパターンを予測し、前記予測されたマスクパターンに基づき前記パラメータ群を用いて、リソグラフィプロセスによって半導体基板上に形成されるレジストパターンを予測し、前記予測されたレジストパターンに基づき前記パラメータ群を用いて、エッチングプロセスによって半導体基板上に形成される第３のパターンを予測する予測手段と、
前記第３のパターンを前記第１のパターンと比較して前記第３のパターンと前記第１のパターンとの間の寸法偏差に対応した評価値を得る評価値取得手段と、
前記評価値が予め決められた条件を満たしているか否かを判断する判断手段と、
前記評価値が予め決められた条件を満たしていないと判断された場合に、前記パラメータ群に含まれるプロセスパラメータを補正するプロセスパラメータ補正手段と、
前記評価値が予め決められた条件を満たしていると判断された場合に、前記パラメータ群に含まれるプロセスパラメータを最終的なプロセスパラメータとして決定する決定手段と、
して機能させるためのプログラム。