JP2003303742A - プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法 - Google Patents
プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法Info
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- JP2003303742A JP2003303742A JP2002109311A JP2002109311A JP2003303742A JP 2003303742 A JP2003303742 A JP 2003303742A JP 2002109311 A JP2002109311 A JP 2002109311A JP 2002109311 A JP2002109311 A JP 2002109311A JP 2003303742 A JP2003303742 A JP 2003303742A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 所望のパターンを得ることが可能なプロセス
パラメータの作成方法を提供する。 【解決手段】 複数のプロセスパラメータを含むパラメ
ータ群を用意する工程と、第１のパターンをパラメータ
群に基づいて補正して第２のパターンを求める工程と、
パラメータ群及び第２のパターンに基づき、エッチング
プロセスによって半導体基板上に形成される第３のパタ
ーンを予測する工程と、第３のパターンを第１のパター
ンと比較して評価値を得る工程と、評価値が予め決めら
れた条件を満たしているか否かを判断する工程と、評価
値が予め決められた条件を満たしていないと判断された
場合に、パラメータ群に含まれるプロセスパラメータを
補正して、第１のパターンを補正する工程に戻る工程
と、評価値が予め決められた条件を満たしていると判断
された場合に、パラメータ群に含まれるプロセスパラメ
ータを最終的なプロセスパラメータとして決定する工程
と、を備える。
パラメータの作成方法を提供する。 【解決手段】 複数のプロセスパラメータを含むパラメ
ータ群を用意する工程と、第１のパターンをパラメータ
群に基づいて補正して第２のパターンを求める工程と、
パラメータ群及び第２のパターンに基づき、エッチング
プロセスによって半導体基板上に形成される第３のパタ
ーンを予測する工程と、第３のパターンを第１のパター
ンと比較して評価値を得る工程と、評価値が予め決めら
れた条件を満たしているか否かを判断する工程と、評価
値が予め決められた条件を満たしていないと判断された
場合に、パラメータ群に含まれるプロセスパラメータを
補正して、第１のパターンを補正する工程に戻る工程
と、評価値が予め決められた条件を満たしていると判断
された場合に、パラメータ群に含まれるプロセスパラメ
ータを最終的なプロセスパラメータとして決定する工程
と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
に用いるプロセスパラメータの作成方法等に関する。
に用いるプロセスパラメータの作成方法等に関する。
【０００２】
【従来の技術】近年の半導体集積回路の製造技術の進歩
は目覚しく、最小加工寸法０．１８μｍサイズの半導体
集積回路が量産されている。このような微細化は、マス
クプロセス（マスク作成プロセス）技術、リソグラフィ
プロセス技術及びエッチングプロセス技術等の微細パタ
ーン形成技術の飛躍的な進歩によって実現されている。
は目覚しく、最小加工寸法０．１８μｍサイズの半導体
集積回路が量産されている。このような微細化は、マス
クプロセス（マスク作成プロセス）技術、リソグラフィ
プロセス技術及びエッチングプロセス技術等の微細パタ
ーン形成技術の飛躍的な進歩によって実現されている。
【０００３】パターンサイズが十分大きい時代には、プ
ロセス変動による寸法ばらつきに対する許容度が大きか
ったため、各プロセス毎にプロセス条件をチューニング
することで、要求されるスペックを満たすパターンをウ
エハ上に形成することができた。
ロセス変動による寸法ばらつきに対する許容度が大きか
ったため、各プロセス毎にプロセス条件をチューニング
することで、要求されるスペックを満たすパターンをウ
エハ上に形成することができた。
【０００４】しかしながら、パターンの微細化に伴い、
寸法ばらつきに対する許容度が小さくなってきており、
各プロセス条件を個別にチューニングするだけでは、要
求されるスペックを満たすことが難しくなってきてい
る。例えば、リソグラフィプロセスでは、レジスト寸法
の許容ばらつき量を露光量やフォーカスに対する許容ば
らつき量に換算することで、露光パラメータ（波長、レ
ンズの開口数、照明形状等）を決定するようにしてい
る。また、マスクプロセスにおけるマスクの寸法ばらつ
き、光透過率、位相なども、露光量やフォーカスに対す
る許容ばらつき量に影響するため、マスクプロセスで生
じる種々のばらつきについても補正する必要がある。
寸法ばらつきに対する許容度が小さくなってきており、
各プロセス条件を個別にチューニングするだけでは、要
求されるスペックを満たすことが難しくなってきてい
る。例えば、リソグラフィプロセスでは、レジスト寸法
の許容ばらつき量を露光量やフォーカスに対する許容ば
らつき量に換算することで、露光パラメータ（波長、レ
ンズの開口数、照明形状等）を決定するようにしてい
る。また、マスクプロセスにおけるマスクの寸法ばらつ
き、光透過率、位相なども、露光量やフォーカスに対す
る許容ばらつき量に影響するため、マスクプロセスで生
じる種々のばらつきについても補正する必要がある。
【０００５】上述したような要請に対し、特開平７−１
７５２０４号公報には、マスクプロセスやリソグラフィ
プロセスに関するパラメータを最適化することで、プロ
セス条件を最適化する方法が開示されている。
７５２０４号公報には、マスクプロセスやリソグラフィ
プロセスに関するパラメータを最適化することで、プロ
セス条件を最適化する方法が開示されている。
【０００６】また、特開２０００−２７７４２６には、
デバイスの基本となるパターン（ラインアンドスペース
パターン（Ｌ／Ｓパターン）や孤立パターン）につい
て、光近接効果補正（ＯＰＣ）によるマスクのバイアス
量を考慮して、最適な露光条件を設定するための方法が
開示されている。
デバイスの基本となるパターン（ラインアンドスペース
パターン（Ｌ／Ｓパターン）や孤立パターン）につい
て、光近接効果補正（ＯＰＣ）によるマスクのバイアス
量を考慮して、最適な露光条件を設定するための方法が
開示されている。
【０００７】しかしながら、特開２０００−２７７４２
６等に開示された技術は、マスクプロセスやリソグラフ
ィプロセスのみを考慮して最適な露光条件を設定するだ
けである。すなわち、エッチングプロセスにおいて生じ
る寸法変動については考慮されていない。そのため、最
終的に形成されるデバイスでは、必ずしも所望のパター
ンが得られるとは言えない。したがって、特にデバイス
が微細化された場合、上述した従来技術では、要求を満
たすデバイスを作製することが非常に困難である。
６等に開示された技術は、マスクプロセスやリソグラフ
ィプロセスのみを考慮して最適な露光条件を設定するだ
けである。すなわち、エッチングプロセスにおいて生じ
る寸法変動については考慮されていない。そのため、最
終的に形成されるデバイスでは、必ずしも所望のパター
ンが得られるとは言えない。したがって、特にデバイス
が微細化された場合、上述した従来技術では、要求を満
たすデバイスを作製することが非常に困難である。
【０００８】
【発明が解決しようとする課題】このように、従来の方
法では、エッチングプロセスで生じる寸法変動を考慮し
ていなかったため、所望のパターンを得ることが困難で
あった。
法では、エッチングプロセスで生じる寸法変動を考慮し
ていなかったため、所望のパターンを得ることが困難で
あった。
【０００９】本発明は、上記従来の課題に対してなされ
たものであり、所望のパターンを得ることが可能なプロ
セスパラメータの作成方法等を提供することを目的とし
ている。
たものであり、所望のパターンを得ることが可能なプロ
セスパラメータの作成方法等を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】本発明は、半導体基板上
に所望のパターンを形成するためのプロセスパラメータ
の作成方法であって、複数のプロセスパラメータを含む
パラメータ群を用意する工程と、第１のパターンを前記
パラメータ群に基づいて補正して第２のパターンを求め
る工程と、前記パラメータ群及び前記第２のパターンに
基づき、エッチングプロセスによって半導体基板上に形
成される第３のパターンを予測する工程と、前記第３の
パターンを前記第１のパターンと比較して評価値を得る
工程と、前記評価値が予め決められた条件を満たしてい
るか否かを判断する工程と、前記評価値が予め決められ
た条件を満たしていないと判断された場合に、前記パラ
メータ群に含まれるプロセスパラメータを補正して、前
記第１のパターンを補正する工程に戻る工程と、前記評
価値が予め決められた条件を満たしていると判断された
場合に、前記パラメータ群に含まれるプロセスパラメー
タを最終的なプロセスパラメータとして決定する工程
と、を備えたことを特徴とする。
に所望のパターンを形成するためのプロセスパラメータ
の作成方法であって、複数のプロセスパラメータを含む
パラメータ群を用意する工程と、第１のパターンを前記
パラメータ群に基づいて補正して第２のパターンを求め
る工程と、前記パラメータ群及び前記第２のパターンに
基づき、エッチングプロセスによって半導体基板上に形
成される第３のパターンを予測する工程と、前記第３の
パターンを前記第１のパターンと比較して評価値を得る
工程と、前記評価値が予め決められた条件を満たしてい
るか否かを判断する工程と、前記評価値が予め決められ
た条件を満たしていないと判断された場合に、前記パラ
メータ群に含まれるプロセスパラメータを補正して、前
記第１のパターンを補正する工程に戻る工程と、前記評
価値が予め決められた条件を満たしていると判断された
場合に、前記パラメータ群に含まれるプロセスパラメー
タを最終的なプロセスパラメータとして決定する工程
と、を備えたことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本発明の実施形態に係るプロセス
パラメータの作成システムの概念を示した機能ブロック
図である。
パラメータの作成システムの概念を示した機能ブロック
図である。
【００１３】本システムでは、プロセスパラメータ最適
化用パターン１１、デザインルール１２及び複数のプロ
セスパラメータを含んだプロセスパラメータ群１３が、
予め用意されている。
化用パターン１１、デザインルール１２及び複数のプロ
セスパラメータを含んだプロセスパラメータ群１３が、
予め用意されている。
【００１４】プロセスパラメータ最適化用パターン１１
には、種々のレイヤーで使用される設計レイアウトパタ
ーンが含まれ、実際のデバイスに使用されるパターンに
近いパターンが用いられる。デザインルール１２には、
例えば次世代のデバイスで使用されるデザインルールが
用いられる。
には、種々のレイヤーで使用される設計レイアウトパタ
ーンが含まれ、実際のデバイスに使用されるパターンに
近いパターンが用いられる。デザインルール１２には、
例えば次世代のデバイスで使用されるデザインルールが
用いられる。
【００１５】プロセスパラメータ群１３に含まれるプロ
セスパラメータには、半導体基板（半導体ウエハ）上に
形成されるパターンの形状（仕上がり形状）に影響を与
えるパラメータが含まれ、マスク作成プロセスに関する
プロセスパラメータ、リソグラフィプロセスに関するプ
ロセスパラメータ及びエッチングプロセスに関するプロ
セスパラメータが含まれる。
セスパラメータには、半導体基板（半導体ウエハ）上に
形成されるパターンの形状（仕上がり形状）に影響を与
えるパラメータが含まれ、マスク作成プロセスに関する
プロセスパラメータ、リソグラフィプロセスに関するプ
ロセスパラメータ及びエッチングプロセスに関するプロ
セスパラメータが含まれる。
【００１６】マスク作成プロセスは、半導体基板上に投
影されるパターンが描かれた基板（例えばレチクル等の
マスク基板）を作成するためのプロセスであり、マスク
作成プロセスに起因して、半導体基板上に形成されるパ
ターンの形状に影響を与え得るプロセスパラメータが、
プロセスパラメータ群に含まれている。
影されるパターンが描かれた基板（例えばレチクル等の
マスク基板）を作成するためのプロセスであり、マスク
作成プロセスに起因して、半導体基板上に形成されるパ
ターンの形状に影響を与え得るプロセスパラメータが、
プロセスパラメータ群に含まれている。
【００１７】リソグラフィプロセスには、マスク基板に
描かれたパターンを半導体基板上のレジストに投影して
潜像を形成するプロセス、潜像が形成されたレジストを
現像するプロセス等が含まれ、リソグラフィプロセスに
起因して、半導体基板上に形成されるパターンの形状に
影響を与え得るプロセスパラメータが、プロセスパラメ
ータ群に含まれている。
描かれたパターンを半導体基板上のレジストに投影して
潜像を形成するプロセス、潜像が形成されたレジストを
現像するプロセス等が含まれ、リソグラフィプロセスに
起因して、半導体基板上に形成されるパターンの形状に
影響を与え得るプロセスパラメータが、プロセスパラメ
ータ群に含まれている。
【００１８】エッチングプロセスは、リソグラフィプロ
セスにおいて形成されたレジストのパターンをマスクと
して、半導体基板上に形成された絶縁膜や導電膜をエッ
チングするプロセスであり、エッチングプロセスに起因
して、半導体基板上に形成されるパターンの形状に影響
を与え得るプロセスパラメータが、プロセスパラメータ
群に含まれている。
セスにおいて形成されたレジストのパターンをマスクと
して、半導体基板上に形成された絶縁膜や導電膜をエッ
チングするプロセスであり、エッチングプロセスに起因
して、半導体基板上に形成されるパターンの形状に影響
を与え得るプロセスパラメータが、プロセスパラメータ
群に含まれている。
【００１９】すなわち、プロセスパラメータ群１３に
は、露光装置に関するプロセスパラメータ、マスクに関
するプロセスパラメータ、レジストに関するプロセスパ
ラメータ、エッチング条件に関するプロセスパラメー
タ、パターンに関するプロセスパラメータ等が含まれ
る。
は、露光装置に関するプロセスパラメータ、マスクに関
するプロセスパラメータ、レジストに関するプロセスパ
ラメータ、エッチング条件に関するプロセスパラメー
タ、パターンに関するプロセスパラメータ等が含まれ
る。
【００２０】具体的には、プロセスパラメータとして、
露光波長、レンズの開口数、照明形状、レンズの収差、
マスクの種類、マスク描画装置の特性、マスクの透過率
及び位相（例えば、位相シフトマスクのシフタ部におけ
る光透過率及び位相）、フォーカス、ドーズ、レジスト
の特性、レジストの現像条件、エッチング時間、エッチ
ング時の温度、エッチング時の圧力、パターンの寸法
（パターンの幅、セリフ／ジョグの幅）、パターンの占
有率、重ね合わせ（オーバーレイ）のずれ量、マスク補
正の最小グリッド、マスク上で許容される最小パターン
寸法、等があげられる。
露光波長、レンズの開口数、照明形状、レンズの収差、
マスクの種類、マスク描画装置の特性、マスクの透過率
及び位相（例えば、位相シフトマスクのシフタ部におけ
る光透過率及び位相）、フォーカス、ドーズ、レジスト
の特性、レジストの現像条件、エッチング時間、エッチ
ング時の温度、エッチング時の圧力、パターンの寸法
（パターンの幅、セリフ／ジョグの幅）、パターンの占
有率、重ね合わせ（オーバーレイ）のずれ量、マスク補
正の最小グリッド、マスク上で許容される最小パターン
寸法、等があげられる。
【００２１】マスク補正の最小グリッドについて説明す
る。図５（ａ）に示すように、グリッドが粗い場合に
は、データ量は少なくなるが、補正精度は悪くなる。一
方、図５（ｂ）に示すように、グリッドが細かい場合に
は、データ量は多くなるが、補正精度は良くなる。すな
わち、データ量と補正精度とはトレードオフの関係にあ
る。そこで、最小グリッドをプロセスパラメータとして
規定している。
る。図５（ａ）に示すように、グリッドが粗い場合に
は、データ量は少なくなるが、補正精度は悪くなる。一
方、図５（ｂ）に示すように、グリッドが細かい場合に
は、データ量は多くなるが、補正精度は良くなる。すな
わち、データ量と補正精度とはトレードオフの関係にあ
る。そこで、最小グリッドをプロセスパラメータとして
規定している。
【００２２】マスク上で許容される最小パターン寸法に
ついて説明する。図６（ａ）の設計レイアウトパターン
に対して補正を行うと、図６（ｂ）に示すように隣接パ
ターン間の間隔が狭くなりすぎる場合がある。したがっ
て、図６（ｃ）に示すように間隔を広げる必要がある
が、間隔を広げたために図６（ｄ）に示すようにレジス
トパターンを設計レイアウトパターン通りに形成できな
くなる。そこで、マスク上で許容される最小パターン寸
法をプロセスパラメータとして規定している。
ついて説明する。図６（ａ）の設計レイアウトパターン
に対して補正を行うと、図６（ｂ）に示すように隣接パ
ターン間の間隔が狭くなりすぎる場合がある。したがっ
て、図６（ｃ）に示すように間隔を広げる必要がある
が、間隔を広げたために図６（ｄ）に示すようにレジス
トパターンを設計レイアウトパターン通りに形成できな
くなる。そこで、マスク上で許容される最小パターン寸
法をプロセスパラメータとして規定している。
【００２３】コンパクションツール１４は、最適化用パ
ターン１１に対して、与えられたデザインルールを満た
すようにコンパクション処理を行って、コンパクション
されたパターン（第１のパターン）を生成するものであ
る。このコンパクションツール１４により、最適化用パ
ターン１１として与えられた設計レイアウトパターンに
対して、レイアウト変更処理やシュリンク処理が実行さ
れる。例えば、デザインルール１２に次世代のデバイス
で使用されるデザインルールを用いることで、次世代の
デバイスで使用されるデザインルールを満たす設計レイ
アウトパターンが得られる。
ターン１１に対して、与えられたデザインルールを満た
すようにコンパクション処理を行って、コンパクション
されたパターン（第１のパターン）を生成するものであ
る。このコンパクションツール１４により、最適化用パ
ターン１１として与えられた設計レイアウトパターンに
対して、レイアウト変更処理やシュリンク処理が実行さ
れる。例えば、デザインルール１２に次世代のデバイス
で使用されるデザインルールを用いることで、次世代の
デバイスで使用されるデザインルールを満たす設計レイ
アウトパターンが得られる。
【００２４】マスクデータ処理システム１５は、プロセ
スパラメータ群１３に含まれるプロセスパラメータを用
いて所定のマスクデータ処理を行うものであり、このマ
スクデータ処理により、コンパクションされた設計レイ
アウトパターンに対して補正処理が行われ、補正された
パターン（第２のパターン）が得られる。
スパラメータ群１３に含まれるプロセスパラメータを用
いて所定のマスクデータ処理を行うものであり、このマ
スクデータ処理により、コンパクションされた設計レイ
アウトパターンに対して補正処理が行われ、補正された
パターン（第２のパターン）が得られる。
【００２５】上記補正処理にはマスク作成プロセスに関
する近接効果補正、リソグラフィプロセスに関する近接
効果補正及びエッチングプロセスに関する近接効果補正
が含まれる。マスク作成プロセス、リソグラフィプロセ
ス及びエッチングプロセスそれぞれにおいて、パターン
の粗密等に起因して、所望のパターン寸法からの偏差が
生じ得る。ここでは、このような現象を近接効果とし、
マスク作成プロセスにおける近接効果を低減するため
に、マスクパターンに対して補正を行う処理をマスク作
成プロセスに関する近接効果補正、リソグラフィプロセ
スにおける近接効果を低減するために、マスクパターン
に対して補正を行う処理をリソグラフィプロセスに関す
る近接効果補正、エッチングプロセスにおける近接効果
を低減するために、マスクパターンに対して補正を行う
処理をエッチングプロセスに関する近接効果補正とす
る。リソグラフィプロセスに関する近接効果補正は、代
表的には光近接効果補正（ＯＰＣ）である。
する近接効果補正、リソグラフィプロセスに関する近接
効果補正及びエッチングプロセスに関する近接効果補正
が含まれる。マスク作成プロセス、リソグラフィプロセ
ス及びエッチングプロセスそれぞれにおいて、パターン
の粗密等に起因して、所望のパターン寸法からの偏差が
生じ得る。ここでは、このような現象を近接効果とし、
マスク作成プロセスにおける近接効果を低減するため
に、マスクパターンに対して補正を行う処理をマスク作
成プロセスに関する近接効果補正、リソグラフィプロセ
スにおける近接効果を低減するために、マスクパターン
に対して補正を行う処理をリソグラフィプロセスに関す
る近接効果補正、エッチングプロセスにおける近接効果
を低減するために、マスクパターンに対して補正を行う
処理をエッチングプロセスに関する近接効果補正とす
る。リソグラフィプロセスに関する近接効果補正は、代
表的には光近接効果補正（ＯＰＣ）である。
【００２６】なお、上記補正処理には、設計パターンに
対するブーリアン演算処理（パターンどうしのＡＮＤ／
ＯＲ演算処理）も含まれる。
対するブーリアン演算処理（パターンどうしのＡＮＤ／
ＯＲ演算処理）も含まれる。
【００２７】シミュレータ１６は、プロセスパラメータ
群１３に含まれる各種プロセスパラメータを用いて、半
導体基板上に実際に形成されるデバイスパターン（第３
のパターン）を予測するためのものであり、マスクプロ
セスシミュレータ、リソグラフィプロセスシミュレータ
及びエッチングプロセスシミュレータ等が含まれてい
る。
群１３に含まれる各種プロセスパラメータを用いて、半
導体基板上に実際に形成されるデバイスパターン（第３
のパターン）を予測するためのものであり、マスクプロ
セスシミュレータ、リソグラフィプロセスシミュレータ
及びエッチングプロセスシミュレータ等が含まれてい
る。
【００２８】マスクプロセスシミュレーションでは、上
述したようにして補正されたパターンに基づき、プロセ
スパラメータ群１３に含まれるプロセスパラメータを用
いて、マスク作成プロセスにおいてマスク基板上に実際
に形成されるマスクパターンの形状が予測される。リソ
グラフィプロセスシミュレーションでは、このようにし
て予測されたマスクパターンに基づき、プロセスパラメ
ータ群１３に含まれるプロセスパラメータを用いて、リ
ソグラフィプロセスにおいて半導体基板上に実際に形成
されるレジストパターンの形状が予測される。エッチン
グプロセスシミュレーションでは、このようにして予測
されたレジストパターンに基づき、プロセスパラメータ
群１３に含まれるプロセスパラメータを用いて、エッチ
ングプロセスにおいて半導体基板上に実際に形成される
デバイスパターンの形状（仕上がり形状）が予測され
る。なお、プロセスシミュレーションには、各レイヤー
のパターン間の位置ずれ（重ね合わせのずれ）を予測す
るシミュレーションも含まれる。
述したようにして補正されたパターンに基づき、プロセ
スパラメータ群１３に含まれるプロセスパラメータを用
いて、マスク作成プロセスにおいてマスク基板上に実際
に形成されるマスクパターンの形状が予測される。リソ
グラフィプロセスシミュレーションでは、このようにし
て予測されたマスクパターンに基づき、プロセスパラメ
ータ群１３に含まれるプロセスパラメータを用いて、リ
ソグラフィプロセスにおいて半導体基板上に実際に形成
されるレジストパターンの形状が予測される。エッチン
グプロセスシミュレーションでは、このようにして予測
されたレジストパターンに基づき、プロセスパラメータ
群１３に含まれるプロセスパラメータを用いて、エッチ
ングプロセスにおいて半導体基板上に実際に形成される
デバイスパターンの形状（仕上がり形状）が予測され
る。なお、プロセスシミュレーションには、各レイヤー
のパターン間の位置ずれ（重ね合わせのずれ）を予測す
るシミュレーションも含まれる。
【００２９】評価値算出部１７では、上記シミュレーシ
ョンにおいて予測されたデバイスパターンをコンパクシ
ョン後の設計レイアウトパターンと比較することで、評
価値が算出される。例えば、レイヤーどうしの寸法関
係、パターン先端部での後退量、パターンの幅等につい
て、シミュレーションによって得られたデバイスパター
ンと設計レイアウトパターンとの間の偏差（寸法偏差）
を求め、これらの偏差を評価値に置き換える。なお、寸
法偏差を求める際、露光装置のベストフォーカス条件且
つベスト露光量条件での仕上がり形状予測結果を用いる
ようにしてもよいし、露光装置のデフォーカス条件或い
はベスト露光量条件から外れた条件での仕上がり形状予
測結果を用いるようにしてもよい。
ョンにおいて予測されたデバイスパターンをコンパクシ
ョン後の設計レイアウトパターンと比較することで、評
価値が算出される。例えば、レイヤーどうしの寸法関
係、パターン先端部での後退量、パターンの幅等につい
て、シミュレーションによって得られたデバイスパター
ンと設計レイアウトパターンとの間の偏差（寸法偏差）
を求め、これらの偏差を評価値に置き換える。なお、寸
法偏差を求める際、露光装置のベストフォーカス条件且
つベスト露光量条件での仕上がり形状予測結果を用いる
ようにしてもよいし、露光装置のデフォーカス条件或い
はベスト露光量条件から外れた条件での仕上がり形状予
測結果を用いるようにしてもよい。
【００３０】判断部１８では、上記のようにして得られ
た各評価値が、予め決められた条件を満たしているか否
かを判断する。例えば、各評価値が予め設定された各規
定値よりも小さくなるか否かが判断される。
た各評価値が、予め決められた条件を満たしているか否
かを判断する。例えば、各評価値が予め設定された各規
定値よりも小さくなるか否かが判断される。
【００３１】評価値が予め決められた条件を満たしてい
ない場合には、評価値が予め決められた条件を満たすよ
うに、プロセスパラメータ群１３に含まれる少なくとも
１以上のプロセスパラメータを変動させる。例えば、ド
ーズやフォーカスといったプロセスパラメータについ
て、それらの裕度をコスト（cost）関数として定義し、
コスト関数が最大になるようにプロセスパラメータを変
動させる。
ない場合には、評価値が予め決められた条件を満たすよ
うに、プロセスパラメータ群１３に含まれる少なくとも
１以上のプロセスパラメータを変動させる。例えば、ド
ーズやフォーカスといったプロセスパラメータについ
て、それらの裕度をコスト（cost）関数として定義し、
コスト関数が最大になるようにプロセスパラメータを変
動させる。
【００３２】評価値が予め決められた条件を満たしてい
る場合には、プロセスパラメータ決定部１９により、そ
の時点でプロセスパラメータ群１３に設定されている各
プロセスパラメータが最終的なプロセスパラメータとし
て決定される。
る場合には、プロセスパラメータ決定部１９により、そ
の時点でプロセスパラメータ群１３に設定されている各
プロセスパラメータが最終的なプロセスパラメータとし
て決定される。
【００３３】次に、図１に示したシステムの動作につい
て、図２に示したフローチャート及び図３に示したパタ
ーン平面図を参照して説明する。
て、図２に示したフローチャート及び図３に示したパタ
ーン平面図を参照して説明する。
【００３４】まず、レイアウト作成工程（Ｓ１）では、
コンパクションツール１４によって、図３（ａ）に示す
ような設計レイアウトパターンを作成する。
コンパクションツール１４によって、図３（ａ）に示す
ような設計レイアウトパターンを作成する。
【００３５】補正パターン作成工程（Ｓ２）では、マス
クデータ処理システム１５により、プロセスパラメータ
群１３に含まれるプロセスパラメータを用いて、マスク
データ処理が行われる。このマスクデータ処理により、
コンパクションされた設計レイアウトパターンに対して
近接効果補正等が行われ、図３（ｂ）に示すような補正
されたマスクパターンが得られる（図３（ｂ）の実線が
補正されたパターン、破線が設計レイアウトパターンに
対応）。
クデータ処理システム１５により、プロセスパラメータ
群１３に含まれるプロセスパラメータを用いて、マスク
データ処理が行われる。このマスクデータ処理により、
コンパクションされた設計レイアウトパターンに対して
近接効果補正等が行われ、図３（ｂ）に示すような補正
されたマスクパターンが得られる（図３（ｂ）の実線が
補正されたパターン、破線が設計レイアウトパターンに
対応）。
【００３６】シミュレーション工程（Ｓ３）では、シミ
ュレータ１６により、プロセスパラメータ群１３に含ま
れるプロセスパラメータを用いて、各種のシミュレーシ
ョンが行われ、図３（ｃ）に示すように、半導体基板上
に実際に形成されるデバイスパターンの仕上がり形状が
予測される（図３（ｃ）のドットで示した部分がシミュ
レーションされたデバイスパターンに対応）。
ュレータ１６により、プロセスパラメータ群１３に含ま
れるプロセスパラメータを用いて、各種のシミュレーシ
ョンが行われ、図３（ｃ）に示すように、半導体基板上
に実際に形成されるデバイスパターンの仕上がり形状が
予測される（図３（ｃ）のドットで示した部分がシミュ
レーションされたデバイスパターンに対応）。
【００３７】評価値算出工程（Ｓ４）では、評価値算出
部１７により、シミュレーション工程によって得られた
デバイスパターンと設計レイアウトパターンとが比較さ
れ、図３（ｃ）に示すように、評価値（寸法偏差/ED-wi
ndow）が算出される。
部１７により、シミュレーション工程によって得られた
デバイスパターンと設計レイアウトパターンとが比較さ
れ、図３（ｃ）に示すように、評価値（寸法偏差/ED-wi
ndow）が算出される。
【００３８】判断工程（Ｓ５）では、判断部１８によ
り、評価値が予め決められた条件を満たしているか否か
が判断される。例えば、算出された評価値と予め与えら
れた規定値との大小関係が判断される。
り、評価値が予め決められた条件を満たしているか否か
が判断される。例えば、算出された評価値と予め与えら
れた規定値との大小関係が判断される。
【００３９】パラメータ調整工程（Ｓ６）では、評価値
が予め決められた条件を満たしていない場合、例えば算
出された評価値が予め与えられた規定値よりも小さくな
い場合に、評価値が予め決められた条件を満たすよう
に、プロセスパラメータ群１３に含まれるプロセスパラ
メータを調整する（変動させる）。調整されたプロセス
パラメータは、Ｓ２及びＳ３のステップにフィードバッ
クされる。
が予め決められた条件を満たしていない場合、例えば算
出された評価値が予め与えられた規定値よりも小さくな
い場合に、評価値が予め決められた条件を満たすよう
に、プロセスパラメータ群１３に含まれるプロセスパラ
メータを調整する（変動させる）。調整されたプロセス
パラメータは、Ｓ２及びＳ３のステップにフィードバッ
クされる。
【００４０】評価値が予め決められた条件を満たしてい
る場合、例えば算出された評価値が予め与えられた規定
値よりも小さい場合には、パラメータ決定工程（Ｓ７）
に進み、プロセスパラメータ決定部１９により、その時
点においてプロセスパラメータ群１３に含まれている各
プロセスパラメータが、最終的なプロセスパラメータと
して決定される。なお、各プロセスパラメータに許容範
囲を予め設定し、その許容範囲内で最適値を決定するこ
とも可能である。
る場合、例えば算出された評価値が予め与えられた規定
値よりも小さい場合には、パラメータ決定工程（Ｓ７）
に進み、プロセスパラメータ決定部１９により、その時
点においてプロセスパラメータ群１３に含まれている各
プロセスパラメータが、最終的なプロセスパラメータと
して決定される。なお、各プロセスパラメータに許容範
囲を予め設定し、その許容範囲内で最適値を決定するこ
とも可能である。
【００４１】このようにして決定された各プロセスパラ
メータは、半導体集積回路装置の実際の製造に適用する
ことが可能である。
メータは、半導体集積回路装置の実際の製造に適用する
ことが可能である。
【００４２】以上のように、本実施形態によれば、シミ
ュレーション工程において、プロセスパラメータ群１３
に含まれるプロセスパラメータを用いて、マスクプロセ
スシミュレーション、リソグラフィプロセスシミュレー
ションの他、さらにエッチングプロセスシミュレーショ
ンを行い、半導体基板上に実際に形成されるデバイスパ
ターンの仕上がり形状を予測する。そして、予測された
デバイスパターンが予め決められた条件を満たしていな
い場合には、プロセスパラメータ群に含まれるプロセス
パラメータを補正してシミュレーション工程等にフィー
ドバックする。したがって、エッチングプロセスで生じ
る寸法変動等が考慮されたプロセスパラメータが最終的
に決定されるため、半導体装置が微細化されても、意図
する所望のパターンを確実に得ることが可能となる。
ュレーション工程において、プロセスパラメータ群１３
に含まれるプロセスパラメータを用いて、マスクプロセ
スシミュレーション、リソグラフィプロセスシミュレー
ションの他、さらにエッチングプロセスシミュレーショ
ンを行い、半導体基板上に実際に形成されるデバイスパ
ターンの仕上がり形状を予測する。そして、予測された
デバイスパターンが予め決められた条件を満たしていな
い場合には、プロセスパラメータ群に含まれるプロセス
パラメータを補正してシミュレーション工程等にフィー
ドバックする。したがって、エッチングプロセスで生じ
る寸法変動等が考慮されたプロセスパラメータが最終的
に決定されるため、半導体装置が微細化されても、意図
する所望のパターンを確実に得ることが可能となる。
【００４３】なお、上述したプロセスパラメータの作成
方法は、例えば磁気ディスク等の記録媒体に記録された
プログラムを読み込み、このプログラムによって動作が
制御されるコンピュータ等の制御手段によって実現する
ことが可能である。
方法は、例えば磁気ディスク等の記録媒体に記録された
プログラムを読み込み、このプログラムによって動作が
制御されるコンピュータ等の制御手段によって実現する
ことが可能である。
【００４４】次に、上述したプロセスパラメータの作成
システム及び作成方法を、ロジックＬＳＩ等で用いられ
るスタンダードセルに適用した場合の例を、図４を参照
して説明する。
システム及び作成方法を、ロジックＬＳＩ等で用いられ
るスタンダードセルに適用した場合の例を、図４を参照
して説明する。
【００４５】セルライブラリ３１には、各世代で使用さ
れるスタンダードセルパターンが例えば数百個程度含ま
れており、与えられたデザインルールにしたがって、各
スタンダードセルパターンが設計される。デザインルー
ル部３２には、各レイヤー間の寸法関係等が規定されて
いる。例えば、レイヤー間の重ね合わせ誤差と、ウエハ
上に形成されるデバイスパターンの寸法変動を考慮し
て、各レイヤー間の寸法関係が規定されている。
れるスタンダードセルパターンが例えば数百個程度含ま
れており、与えられたデザインルールにしたがって、各
スタンダードセルパターンが設計される。デザインルー
ル部３２には、各レイヤー間の寸法関係等が規定されて
いる。例えば、レイヤー間の重ね合わせ誤差と、ウエハ
上に形成されるデバイスパターンの寸法変動を考慮し
て、各レイヤー間の寸法関係が規定されている。
【００４６】まず、セルライブラリ３１に含まれる全て
のセルパターンと、次世代のデザインルールをコンパク
ションツール３３に入力し、コンパクションツール３３
によって新セルライブラリ３４を作成する。続いて、マ
スクデータ処理システム３５により、新セルライブラリ
に含まれるスタンダードセルパターンに対してマスクデ
ータ処理が行われる。さらにシミュレータ３６により、
シミュレーションが行われ、半導体基板上に作成される
デバイスパターンが予測される。マスクデータ処理及び
シミュレーションに際しては、プロセスパラメータ群３
７に含まれるプロセスパラメータが用いられる。その
後、評価値算出部３８により、シミュレーションによっ
て得られたデバイスパターンの評価が行われる。さら
に、プロセス裕度が最大になるように、パラメータ調整
部３９によってプロセスパラメータの調整が行われ、プ
ロセスパラメータが最適化された段階で、プロセスパラ
メータ決定部４０によって最終的なプロセスパラメータ
が決定される。
のセルパターンと、次世代のデザインルールをコンパク
ションツール３３に入力し、コンパクションツール３３
によって新セルライブラリ３４を作成する。続いて、マ
スクデータ処理システム３５により、新セルライブラリ
に含まれるスタンダードセルパターンに対してマスクデ
ータ処理が行われる。さらにシミュレータ３６により、
シミュレーションが行われ、半導体基板上に作成される
デバイスパターンが予測される。マスクデータ処理及び
シミュレーションに際しては、プロセスパラメータ群３
７に含まれるプロセスパラメータが用いられる。その
後、評価値算出部３８により、シミュレーションによっ
て得られたデバイスパターンの評価が行われる。さら
に、プロセス裕度が最大になるように、パラメータ調整
部３９によってプロセスパラメータの調整が行われ、プ
ロセスパラメータが最適化された段階で、プロセスパラ
メータ決定部４０によって最終的なプロセスパラメータ
が決定される。
【００４７】このようにして決定されたプロセスパラメ
ータを用いて、半導体基板上のデバイスパターンの仕上
がり形状を評価したところ、所望のドーズ裕度やフォー
カス裕度を確保することができた。
ータを用いて、半導体基板上のデバイスパターンの仕上
がり形状を評価したところ、所望のドーズ裕度やフォー
カス裕度を確保することができた。
【００４８】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００４９】
【発明の効果】本発明によれば、エッチングプロセスで
生じる寸法変動等が考慮されたプロセスパラメータが最
終的に決定されるため、所望のパターンを確実に得るこ
とが可能となる。
生じる寸法変動等が考慮されたプロセスパラメータが最
終的に決定されるため、所望のパターンを確実に得るこ
とが可能となる。
【図１】本発明の実施形態に係るプロセスパラメータの
作成システムの概念を示したブロック図。
作成システムの概念を示したブロック図。
【図２】本発明の実施形態に係るプロセスパラメータの
作成方法を示したフローチャート。
作成方法を示したフローチャート。
【図３】本発明の実施形態に係るプロセスパラメータの
作成方法を説明するための図。
作成方法を説明するための図。
【図４】本発明の実施形態に係るプロセスパラメータの
作成方法をスタンダードセルに適用した場合について説
明した図。
作成方法をスタンダードセルに適用した場合について説
明した図。
【図５】マスク補正の最小グリッドについて示した図。
【図６】マスク上で許容される最小パターン寸法につい
て示した図。
て示した図。
１１…プロセスパラメータ最適化用パターン
１２、３２…デザインルール
１３、３７…プロセスパラメータ群
１４、３３…コンパクションツール
１５、３５…マスクデータ処理システム
１６、３６…シミュレータ
１７、３８…評価値算出部
１８…判断部
１９、４０…プロセスパラメータ決定部
３１…セルライブラリ
３４…新セルライブラリ
３９…パラメータ調整部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井上 壮一
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 2H095 BB02 BB36
5F046 AA28 DA04 DD03
Claims (10)
- 【請求項１】半導体基板上に所望のパターンを形成する
ためのプロセスパラメータの作成方法であって、 複数のプロセスパラメータを含むパラメータ群を用意す
る工程と、 第１のパターンを前記パラメータ群に基づいて補正して
第２のパターンを求める工程と、 前記パラメータ群及び前記第２のパターンに基づき、エ
ッチングプロセスによって半導体基板上に形成される第
３のパターンを予測する工程と、 前記第３のパターンを前記第１のパターンと比較して評
価値を得る工程と、 前記評価値が予め決められた条件を満たしているか否か
を判断する工程と、 前記評価値が予め決められた条件を満たしていないと判
断された場合に、前記パラメータ群に含まれるプロセス
パラメータを補正して、前記第１のパターンを補正する
工程に戻る工程と、 前記評価値が予め決められた条件を満たしていると判断
された場合に、前記パラメータ群に含まれるプロセスパ
ラメータを最終的なプロセスパラメータとして決定する
工程と、 を備えたことを特徴とするプロセスパラメータの作成方
法。 - 【請求項２】前記第３のパターンを予測する工程は、前
記パラメータ群及び前記第２のパターンに基づき、リソ
グラフィプロセスによって形成されるレジストパターン
を予測する工程をさらに備えることを特徴とする請求項
１に記載のプロセスパラメータの作成方法。 - 【請求項３】前記前記第３のパターンを予測する工程
は、前記パラメータ群及び前記第２のパターンに基づ
き、マスク作成プロセスによって形成されるマスクパタ
ーンを予測する工程をさらに備えることを特徴とする請
求項１又は２に記載のプロセスパラメータの作成方法。 - 【請求項４】前記パラメータ群に含まれるプロセスパラ
メータには、半導体基板上に形成されるパターンの形状
に影響を与え得るパラメータが含まれることを特徴とす
る請求項１に記載のプロセスパラメータの作成方法。 - 【請求項５】前記パラメータ群には、マスク作成プロセ
スに関するプロセスパラメータ、リソグラフィプロセス
に関するプロセスパラメータ及びエッチングプロセスに
関するプロセスパラメータのなかの少なくとも一つのプ
ロセスパラメータが含まれることを特徴とする請求項１
に記載のプロセスパラメータの作成方法。 - 【請求項６】前記第１のパターンを補正する工程には、
マスク作成プロセスに関する近接効果補正、リソグラフ
ィプロセスに関する近接効果補正及びエッチングプロセ
スに関する近接効果補正の少なくとも一つが含まれるこ
とを特徴とする請求項１に記載のプロセスパラメータの
作成方法。 - 【請求項７】前記第１のパターンは、与えられたパター
ンを与えられたデザインルールを満たすようにコンパク
ションしたものであることを特徴とする請求項１に記載
のプロセスパラメータの作成方法。 - 【請求項８】請求項１乃至７のいずれかに記載のプロセ
スパラメータの作成方法によって得られたプロセスパラ
メータを用いて半導体基板上にパターンを形成する工程
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】半導体基板上に所望のパターンを形成する
ためのプロセスパラメータの作成システムであって、 複数のプロセスパラメータを含むパラメータ群を保持す
る手段と、 第１のパターンを前記パラメータ群に基づいて補正して
第２のパターンを求める手段と、 前記パラメータ群及び前記第２のパターンに基づき、エ
ッチングプロセスによって半導体基板上に形成される第
３のパターンを予測する手段と、 前記第３のパターンを前記第１のパターンと比較して評
価値を得る手段と、 前記評価値が予め決められた条件を満たしているか否か
を判断する手段と、 前記評価値が予め決められた条件を満たしていないと判
断された場合に、前記パラメータ群に含まれるプロセス
パラメータを補正して、前記保持する手段に与える手段
と、 前記評価値が予め決められた条件を満たしていると判断
された場合に、前記パラメータ群に含まれるプロセスパ
ラメータを最終的なプロセスパラメータとして決定する
手段と、 を備えたことを特徴とするプロセスパラメータの作成シ
ステム。 - 【請求項１０】半導体基板上に所望のパターンを形成す
るためのプロセスパラメータの作成に適用されるプログ
ラムであって、 複数のプロセスパラメータを含むパラメータ群を用意す
る手順と、 第１のパターンを前記パラメータ群に基づいて補正して
第２のパターンを求める手順と、 前記パラメータ群及び前記第２のパターンに基づき、エ
ッチングプロセスによって半導体基板上に形成される第
３のパターンを予測する手順と、 前記第３のパターンを前記第１のパターンと比較して評
価値を得る手順と、 前記評価値が予め決められた条件を満たしているか否か
を判断する手順と、 前記評価値が予め決められた条件を満たしていないと判
断された場合に、前記パラメータ群に含まれるプロセス
パラメータを補正して、前記第１のパターンを補正する
工程に戻る手順と、 前記評価値が予め決められた条件を満たしていると判断
された場合には、前記パラメータ群に含まれるプロセス
パラメータを最終的なプロセスパラメータとして決定す
る手順と、 をコンピュータに実行させるためのプログラム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109311A JP3914085B2 (ja) | 2002-04-11 | 2002-04-11 | プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法 |
| TW092104802A TWI252516B (en) | 2002-03-12 | 2003-03-06 | Determination method of process parameter and method for determining at least one of process parameter and design rule |
| KR1020030015107A KR100542532B1 (ko) | 2002-03-12 | 2003-03-11 | 프로세스 파라미터를 결정하는 방법과, 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법, 및 그를 위한 시스템 및 프로그램 저장 매체 |
| CNB031194893A CN1275176C (zh) | 2002-03-12 | 2003-03-12 | 决定加工参数、决定加工参数和设计规则至少一方的方法 |
| US10/385,628 US7181707B2 (en) | 2002-03-12 | 2003-03-12 | Method of setting process parameter and method of setting process parameter and/or design rule |
| US11/105,431 US7120882B2 (en) | 2002-03-12 | 2005-04-14 | Method of setting process parameter and method of setting process parameter and/or design rule |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109311A JP3914085B2 (ja) | 2002-04-11 | 2002-04-11 | プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303742A true JP2003303742A (ja) | 2003-10-24 |
| JP3914085B2 JP3914085B2 (ja) | 2007-05-16 |
Family
ID=29392811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002109311A Expired - Lifetime JP3914085B2 (ja) | 2002-03-12 | 2002-04-11 | プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3914085B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066440A (ja) * | 2004-08-24 | 2006-03-09 | Toshiba Corp | 照明光源の設計方法、マスクパターン設計方法、フォトマスクの製造方法、半導体装置の製造方法、及びプログラム |
| US7194704B2 (en) | 2003-12-17 | 2007-03-20 | Kabushiki Kaisha Toshiba | Design layout preparing method |
| KR100722622B1 (ko) * | 2005-09-28 | 2007-05-28 | 삼성전기주식회사 | 지능형 기판 회로형성 장치 및 그 방법 |
| US7266801B2 (en) | 2003-12-17 | 2007-09-04 | Kabushiki Kaisha Toshiba | Design pattern correction method and mask pattern producing method |
| JP2007536564A (ja) * | 2004-04-02 | 2007-12-13 | クリア・シェイプ・テクノロジーズ・インコーポレーテッド | 集積回路の製造における超解像プロセスのモデル化 |
| JP2008262215A (ja) * | 2008-06-02 | 2008-10-30 | Toshiba Corp | パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法 |
| JP2008546005A (ja) * | 2005-05-20 | 2008-12-18 | ケイデンス デザイン システムズ，インコーポレイテッド | 製造を理解した設計および設計を理解した製造 |
| US7523437B2 (en) | 2003-12-18 | 2009-04-21 | Kabushiki Kaisha Toshiba | Pattern-producing method for semiconductor device |
| US7530049B2 (en) | 2005-05-25 | 2009-05-05 | Kabushiki Kaisha Toshiba | Mask manufacturing system, mask data creating method and manufacturing method of semiconductor device |
| JP2009115844A (ja) * | 2007-11-01 | 2009-05-28 | Sony Corp | ＯＰＣ（光近接効果補正：ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ）モデル作成方法、ＯＰＣモデル作成プログラム、ＯＰＣモデル作成装置、露光装置調整方法、露光装置調整プログラム、露光装置調整装置、半導体装置製造方法、半導体装置製造プログラムおよび半導体装置製造装置 |
| US7571417B2 (en) | 2003-12-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Method and system for correcting a mask pattern design |
| JP2009210635A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | パターン予測方法、パターン補正方法、半導体装置の製造方法、及びプログラム |
| JP2009229812A (ja) * | 2008-03-24 | 2009-10-08 | Toshiba Corp | マスクパターンデータ生成方法、マスクの製造方法、半導体装置の製造方法及びパターンデータ生成プログラム |
| JP2010199159A (ja) * | 2009-02-23 | 2010-09-09 | Toshiba Corp | 半導体装置製造方法および露光パラメータ作成プログラム |
| JP2011150333A (ja) * | 2010-01-14 | 2011-08-04 | Asml Netherlands Bv | モデルベースのサブ解像度補助パターン（ｍｂ−ｓｒａｆ）の改良された生成及び配置のために信号強度を高めるための方法及び装置 |
| US8302061B2 (en) | 2005-05-20 | 2012-10-30 | Cadence Design Systems, Inc. | Aware manufacturing of an integrated circuit |
-
2002
- 2002-04-11 JP JP2002109311A patent/JP3914085B2/ja not_active Expired - Lifetime
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194704B2 (en) | 2003-12-17 | 2007-03-20 | Kabushiki Kaisha Toshiba | Design layout preparing method |
| US7266801B2 (en) | 2003-12-17 | 2007-09-04 | Kabushiki Kaisha Toshiba | Design pattern correction method and mask pattern producing method |
| US7523437B2 (en) | 2003-12-18 | 2009-04-21 | Kabushiki Kaisha Toshiba | Pattern-producing method for semiconductor device |
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| US7966584B2 (en) | 2003-12-18 | 2011-06-21 | Kabushiki Kaisha Toshiba | Pattern-producing method for semiconductor device |
| US7571417B2 (en) | 2003-12-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Method and system for correcting a mask pattern design |
| JP2007536564A (ja) * | 2004-04-02 | 2007-12-13 | クリア・シェイプ・テクノロジーズ・インコーポレーテッド | 集積回路の製造における超解像プロセスのモデル化 |
| JP2006066440A (ja) * | 2004-08-24 | 2006-03-09 | Toshiba Corp | 照明光源の設計方法、マスクパターン設計方法、フォトマスクの製造方法、半導体装置の製造方法、及びプログラム |
| JP4528580B2 (ja) * | 2004-08-24 | 2010-08-18 | 株式会社東芝 | 照明光源の設計方法、マスクパターン設計方法、フォトマスクの製造方法、半導体装置の製造方法、及びプログラム |
| JP2008546005A (ja) * | 2005-05-20 | 2008-12-18 | ケイデンス デザイン システムズ，インコーポレイテッド | 製造を理解した設計および設計を理解した製造 |
| US8713484B2 (en) | 2005-05-20 | 2014-04-29 | Cadence Design Systems, Inc. | Aware manufacturing of integrated circuits |
| US8302061B2 (en) | 2005-05-20 | 2012-10-30 | Cadence Design Systems, Inc. | Aware manufacturing of an integrated circuit |
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