KR100898232B1

KR100898232B1 - 축소과정에서의 패턴 설계 방법

Info

Publication number: KR100898232B1
Application number: KR1020070088800A
Authority: KR
Inventors: 이상희; 조갑환
Original assignee: 주식회사 동부하이텍
Priority date: 2007-09-03
Filing date: 2007-09-03
Publication date: 2009-05-18
Also published as: KR20090023782A

Abstract

본 발명은 패턴 설계 방법에 관한 것으로서, 상세하게는 계층구조를 가지는 셀의 축소과정을 거쳐서 완성되는 패턴 설계에 있어서 축소과정에서 발생할 수 있는 조그패턴이나 갭과 같은 문제점을 해결하기 위한 축소과정에서의 패턴 설계 방법에 관한 것이다.

본 발명에 의한 축소과정에서의 패턴 설계 방법은 원하는 패턴을 설계하기 위하여 계층구조를 가지는 다수의 셀들의 데이타 베이스를 컴퓨터에 입력하는 데이타베이스 입력 단계; 상기 컴퓨터에 입력된 계층구조를 가지는 다수의 셀들의 데이타 베이스 중에서 하위 계층의 데이타를 상기 하위 계층이 속하는 최상위 계층으로 이동시켜서 병합된 형태의 설계패턴을 만드는 병합단계; 상기 병합된 설계패턴을 축소시키는 축소 단계; 상기 축소된 설계패턴의 데이타베이스를 출력하여 MDP처리하는 MDP 처리 단계; 계층을 재구성하는 계층 재구성 단계; OPC 처리하는 OPC단계;를 포함한다.

패턴설계, 축소, 조그, 갭, 병합

Description

축소과정에서의 패턴 설계 방법{Patten design method in shrink process}

반도체소자를 생산하기 위해서는 막형성, 포토레지스트(PR) 도포, 노광, 현상, 식각, 애싱, 세정의 단계를 반복적으로 거치게 된다. 그러나 이러한 과정에 있어서 가장 기본이 되는 것은 원하는 패턴을 형성하기 위한 마스크의 제작이라 할 수 있는데, 이러한 마스크를 제작하기 위해서는 각종 컴퓨터상의 툴을 이용하여 컴퓨터상에서 설계 작업이 선행되어야 한다.

컴퓨터상에서 패턴을 설계할 때에는 일반적으로 모든 패턴을 새롭게 그리는 것이 아니라, 일부 자주 사용하는 패턴들은 저장장치에 저장되어 있는 패턴들을 컴퓨터상으로 불러들여서 축소 및 확대하여 사용하게 된다.

도 1a 내지 도 1c는 종래 기술에 의한 축소과정을 보여주는 도면이다. 도 1a는 원래 데이타베이스를 보여주는 도면이다. 도 1a에서와 같이 반도체 칩(10)이 있고, 반도체 칩(10)은 동일한 2개의 셀(11,12)를 포함하고 있으며, 각각의 셀(11,12)의 내부에는 패턴A(15,16)가 있다. 물론 각각의 셀(11,12)안에는 많은 패턴들이 들어 있을 수 있으며, 이들은 계층구조를 갖게 될 수도 있다.

도 1a와 같은 원래의 데이타 베이스를 원하는 패턴설계에 사용하기 위하여 90% 축소시켜야 한다고 가정한다. 이러한 축소과정에서는 셀들은 각각의 원래 좌표의 90%로 축소하게 되고, 각각의 패턴들은 각 패턴의 꼭지점의 좌표에 90% 축소하게 된다. 도 1b는 이러한 축소과정을 표시한 것으로서, 셀(11)은 원래 좌표에서 90% 축소되어 축소된 셀(11')이 되고, 패턴(15)은 각각의 꼭지점(20,21,22,23)의 좌표에서 90% 축소된 꼭지점(20',21',22',23')을 가지는 패턴(15')가 된다.

그러나 이러한 축소과정에서 컴퓨터들은 소수셋째자리까지만의 수치를 사용하게 됨으로 인하여 약간의 수치상의 차이가 생길 수가 있다. 도 1c는 도 1a의 축소된 모습을 보여주는 도면이다. 도 1c에서 보는 바와 같이 두 개의 셀(11,12)이 축소되면 축소과정에서 축소된 셀(11',12') 사이에 갭(gap)이 발생할 수 있다. 이러한 갭은 원하지 않는 결과로서 반도체 소자의 성능에 치명적인 결과를 낳을 수 있다.

도 2 내지 도 3은 종래 기술에 의해 발생할 수 있는 문제점을 보여주는 도면이다. 도 2(a)는 원래 데이타베이스의 패턴 형태이고, 도 2(b),(c)는 축소된 데이타 베이스의 형태이며, 도 2(d),(e)는 이러한 데이타 베이스를 이용하여 OPC 처리를 한 데이타베이스의 형태이다.

원래 데이타베이스의 패턴의 형태는 도 2(a)와 같은 형태이나, 이러한 데이타베이스의 축소과정에서 도 2(b)와 같이 갭이 발생하거나, 도 2(c)와 같이 조그(jog)가 발생할 수 있다. 이렇게 갭이나 조그가 발생한 데이타베이스를 가지고 OPC처리를 하게 되면 도 2(d)와 도 2(e)와 같이 갭이나 조그가 확대될 수 있으며, OPC 처리시간이 지연될 수 있다.

또한 도 3(a)와 같은 형태를 가지는 데이타베이스를 축소하게 되면, 도 3(b)와 같이 경사면이 45도가 되지 않거나, 도 3(c)와 같이 조그가 발생할 수 있다. 마찬가지로 이러한 데이타베이스를 가지고 OPC 처리를 하게 되면, 도 3(d)와 도 3(e)와 같이 비정상적인 패턴이 생성되고, OPC 처리시간이 지연될 수 있다.

본 발명은 상기된 문제점을 해결하기 위하여 발명된 것으로서, 축소과정에서 발생할 수 있는 경사면이 45도가 아닌 패턴이나 조그패턴을 사전에 제거하여 OPC 처리 시간을 단축시키고 OPC 과정에서 발생할 수 있는 비정상적인 패턴을 생성시키지 않기 위한 축소과정에서의 패턴 설계 방법을 제공함에 그 목적이 있다.

본 발명에 의한 축소과정에서의 패턴 설계 방법은 원하는 패턴을 설계하기 위하여 계층구조를 가지는 다수의 셀들의 데이타 베이스를 컴퓨터에 입력하는 데이타베이스 입력 단계; 상기 컴퓨터에 입력된 계층구조를 가지는 다수의 셀들의 데이타 베이스 중에서 하위 계층의 데이타를 상기 하위 계층이 속하는 최상위 계층으로 이동시켜서 병합된 형태의 설계패턴을 만드는 병합단계; 상기 병합된 설계패턴을 축소시키는 축소 단계; 상기 축소된 설계패턴의 데이타베이스를 출력하여 MDP처리하는 MDP 처리 단계; OPC 처리하는 OPC단계;를 포함한다.

본 발명의 다른 바람직한 특징에 의하면, 상기 MDP 처리 단계 이후에 계층을 재구성하는 계층 재구성 단계를 추가로 포함한다.

본 발명의 다른 바람직한 특징에 의하면, 상기 병합된 형태의 설계패턴을 만드는 단계에서 최상위 계층은 칩 수준의 셀인 것을 특징으로 한다.

축소과정에서 발생할 수 있는 경사면이 45도가 아닌 패턴이나 조그패턴을 사전에 제거하여 OPC 처리 시간을 단축시키고 OPC 과정에서 발생할 수 있는 비정상적인 패턴이 생성되지 않는다.

이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.

도 4는 본 발명에 의한 축소과정에서의 패턴 설계 방법을 도시한 도면이다. 본 발명에 의한 축소과정에서의 패턴 설계 방법은 데이타베이스 입력단계(S1), 병합 단계(S2), 축소단계(S3), MDP 처리단계(S4), 계층 재구성단계(S5), OPC 처리단계(S6)를 포함하고 있다. 이하 각 단계별로 도 4 내지 도 6을 참조하면서 설명한다.

도 5는 예시적인 셀배치도이고, 도 6는 도 5에서의 셀의 계층구조를 표시한 것이다. 도 5와 도6에서 보는 바와 같이, 칩(CHIP) 수준의 A 셀은 하위 셀인 B와 C셀이 있으며, B셀의 하위 셀에는 2개의 D와 E셀이 있다. D셀은 그 내부에 직선패턴을 가지고 있다. 도 5에서 빗금친 부분은 패턴을 나타낸다.

데이타베이스 입력단계(S1)에서는 이러한 계층구조를 갖는 셀의 데이타베이스를 컴퓨터에 입력하는 단계이다. 셀배치는 만들고자하는 반도체 소자에 따라서 원하는 형태의 패턴을 조합하여서 만들게 된다.

다음으로 병합 단계(S2)에서는 상기 컴퓨터에 입력된 계층구조를 가지는 다수의 셀들의 데이타 베이스 중에서 하위 계층의 데이타를 상기 하위 계층이 속하는 최상위 계층으로 이동시켜서 병합된 형태의 설계패턴을 만드는 단계이다. 여기서 바람직하게는 최상위 계층은 칩 수준의 셀이다. 도 5를 참조하면, 도 5와 같이 A셀의 하위 계층인 B 내지 E는 모두 최상위 계층인 A셀로 그대로 이동하게 된다. 이렇게 이동을 하면 도 7과 같은 형태가 된다. 즉, 하나의 셀안에 모든 패턴이 존재하게 된다.

다음으로 축소단계(S3)이다. 축소단계에서는 원하는 비율로 축소를 하게되는데, 모든 패턴이 하나의 셀안에 있으므로, 축소시에 패턴사이에 조그나 갭이 생길 여지가 없이, 원래의 패턴의 형태가 그대로 축소된다.

다음으로 MDP 처리단계(S4)이다. 여기서는 축소단계(S3)를 거친 데이타를 출력하여서 MDP(mask data processing) 처리를 하는 단계이다. MDP 처리는 설계 패턴의 데이터베이스를 디자인 룰 체커(design rule checker)를 통하여 설계 검증을 하고 마스크 패턴을 변화시키는 것이다.

다음으로 계층 재구성 단계(S5)를 거치게 된다. 이는 상기 MDP 처리단계(S4)를 거친 데이타의 계층을 재구성하는 것으로서, 데이타베이스 파일의 크기가 지나치게 크게 되면 다음 단계의 처리시간이 오래 걸리게 되는 것을 방지하기 위함이다. 따라서 본 단계는 파일 사이즈 등을 고려하여 필요에 따라서 실시한다.

다음으로 OPC 처리단계(S6)를 거치게 된다. OPC(optical proximity correction)처리단계는 광학근접효과를 보정하기 위한 단계이다.

도 8은 본 발명의 효과를 종래의 방법과 비교하기 위한 도면이다. 도 8에서 보는 바와 같이 원래 데이타베이스에 의한 패턴의 형태인 (a)와 (d)는 종래 방법에 의할 경우에는 (b)와 같이 갭 또는 조그가 발생하거나, (e)와 같이 45도를 형성하지 못하거나 조그가 발생한다. 그러나 본 발명에 의하면 (c) 또는 (f)와 같이 원래 데이타베이스와 동일한 패턴을 형성할 수 있게 된다.

도 1a 내지 도 1c는 종래 기술에 의한 축소과정을 보여주는 도면,

도 2 내지 도 3은 종래 기술에 의해 발생할 수 있는 문제점을 보여주는 도면,

도 4는 본 발명에 의한 축소과정에서의 패턴 설계 방법을 도시한 도면,

도 5는 예시적인 셀배치도이고,

도 6는 도 5에서의 셀의 계층구조도,

도 7은 본 발명에 의해 병합된 셀 배치도,

도 8은 본 발명의 효과를 종래의 방법과 비교하기 위한 도면이다

Claims

원하는 패턴을 설계하기 위하여 계층구조를 가지는 다수의 셀들의 데이타 베이스를 컴퓨터에 입력하는 데이타베이스 입력 단계; 상기 컴퓨터에 입력된 계층구조를 가지는 다수의 셀들의 데이타 베이스 중에서 하위 계층의 데이타를 상기 하위 계층이 속하는 최상위 계층인 칩 수준의 셀로 이동시켜서 병합된 형태의 설계패턴을 만드는 병합단계; 상기 병합된 설계패턴을 축소시키는 축소 단계; 상기 축소된 설계패턴의 데이타베이스를 출력하여 MDP처리하는 MDP 처리 단계; OPC 처리하는 OPC단계;를 포함하는 것을 특징으로 하는 축소과정에서의 패턴 설계 방법.
제1항에 있어서, 상기 MDP 처리 단계 이후에 계층을 재구성하는 계층 재구성 단계를 추가로 포함하는 것을 특징으로 하는 축소과정에서의 패턴 설계 방법.
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