KR102281559B1 - 셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템 - Google Patents

셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템 Download PDF

Info

Publication number
KR102281559B1
KR102281559B1 KR1020190120147A KR20190120147A KR102281559B1 KR 102281559 B1 KR102281559 B1 KR 102281559B1 KR 1020190120147 A KR1020190120147 A KR 1020190120147A KR 20190120147 A KR20190120147 A KR 20190120147A KR 102281559 B1 KR102281559 B1 KR 102281559B1
Authority
KR
South Korea
Prior art keywords
region
pattern
active region
cell
active
Prior art date
Application number
KR1020190120147A
Other languages
English (en)
Other versions
KR20200037108A (ko
Inventor
솅-시웅 첸
퐁-유안 창
호 체 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200037108A publication Critical patent/KR20200037108A/ko
Application granted granted Critical
Publication of KR102281559B1 publication Critical patent/KR102281559B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 디바이스를 제공하며, 이 반도체 디바이스는, 제1, 제2 및 제3 활성 영역; 제1 활성 영역 위 그리고 제2 활성 영역의 제1 부분 위의 제1 게이트 구조체; 제3 활성 영역 위 그리고 제2 활성 영역의 제2 부분 위의 제2 게이트 구조체; 제1 게이트 구조체, 제1 활성 영역 및 제2 활성 영역의 제1 부분을 포함하는 제1 셀 영역; 제2 게이트 구조체, 제3 활성 영역 및 제2 활성 영역의 제2 부분을 포함하는 제2 셀 영역; 및 제2 활성 영역의 대략적 정중선과 실질적으로 정렬된, 제1 및 제2 셀 영역의 중첩부에 상당하는 제1 경계 영역을 포함하며, 제2 게이트 구조체는 제1 경계 영역과 중첩되고, 제1 게이트 구조체와 제1 경계 영역 사이에서 제1 갭이 존재한다.

Description

셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템{SEMICONDUCTOR DEVICE WITH CELL REGION, METHOD OF GENERATING LAYOUT DIAGRAM AND SYSTEM FOR SAME}
본 출원은 2018년 9월 28일자로 출원된 미국 특허 가출원 제62/738,934호에 대한 우선권을 주장하는데, 상기 가출원은 참조에 의해 그 전체가 본원에 통합된다.
집적 회로(integrated circuit; "IC")는 하나 이상의 반도체 디바이스를 포함한다. 반도체 디바이스를 나타내기 위한 하나의 방식은 레이아웃 다이어그램으로 칭해지는 평면도 다이어그램을 사용하는 것이다. 레이아웃 다이어그램은 설계 규칙(design rule)의 맥락에서 생성된다. 설계 규칙의 세트는 레이아웃 다이어그램에서 대응하는 패턴의 배치에 대한 제약, 예를 들면, 지리적/공간적 제한, 연결성 제한, 또는 등등을 부과한다. 종종, 설계 규칙의 세트는, 인접하는 또는 접하는 셀의 패턴 사이의 간격 및 다른 상호 작용에 관련이 있는 설계 규칙의 서브세트를 포함하는데, 여기서 패턴은 금속화의 층에서의 도체를 나타낸다.
통상적으로, 설계 규칙의 세트는 프로세스 기술 노드에 고유한데, 반도체 디바이스는 레이아웃 다이어그램에 기초하여 그 프로세스 기술 노드에 의해 제조될 것이다. 설계 규칙 세트는 대응하는 프로세스 기술 노드의 가변성을 보상한다. 그러한 보상은, 레이아웃 다이어그램으로부터 유래하는 실제 반도체 디바이스가, 레이아웃 다이어그램이 기초하는 가상 디바이스에 대한 수용 가능한 대응부일 가능성을 증가시킨다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 블록 다이어그램이다.
도 2a 내지 도 2h는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(200A-200H)이다.
도 3a 내지 도 3c는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(300A-300C)이다.
도 4a 및 도 4b는, 몇몇 실시형태에 따른, 대응하는 단면도(400A-400B)이다.
도 5는, 몇몇 실시형태에 따른, 방법의 플로우차트이다.
도 6a 내지 도 6f는, 몇몇 실시형태에 따른, 대응하는 방법의 대응하는 플로우차트이다.
도 7은, 몇몇 실시형태에 따른, 전자 설계 자동화(EDA) 시스템의 블록 다이어그램이다.
도 8은, 몇몇 실시형태에 따른, 집적 회로(IC) 제조 시스템, 및 그와 관련되는 IC 제조 플로우의 블록 다이어그램이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트, 값, 동작, 재료, 배열, 또는 등등의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열, 또는 등등이 고려된다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위(orientation) 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에서, 반도체 디바이스는 적어도 하나의 경계 침범 활성 영역(border-encroaching active region)을 포함하는 셀 영역을 갖는다. 몇몇 실시형태에서, 반도체 디바이스를 생성하기 위한 방법 및 시스템이 제공된다. 몇몇 실시형태에서, 그러한 방법은, 레이아웃 다이어그램의 행 및 핀(fin) 패턴이 X 축에 실질적으로 평행하게 (수평 방향으로) 연장된다는 것, 및 레이아웃 다이어그램의 게이트 패턴이 Y 축에 실질적으로 평행하게 (수직 방향으로) 연장된다는 것을 가정한다. 몇몇 실시형태에서, 그러한 방법은, 제1 및 제2 단일 행 높이(single row-height; SRH) 표준 셀을 포함하는 표준 셀의 라이브러리를 추가로 가정하는데, 제1 SRH 표준 셀은 하나의 핀 쌍(fin-pair)(이하, '1 핀 셀(one-fin cell)')을 가지고, 제2 SRH 표준 셀은 두 개의 쌍(이하, '2 핀 셀(two-fin cell)')을 가지며, 각각의 핀 쌍은 PMOS 구성으로 지정되는 하나의 핀 패턴 및 NMOS 구성으로 지정되는 하나의 핀 패턴을 포함한다. 몇몇 실시형태에서, 수직 방향에 대해, 그러한 방법은 또한, 제1 셀이 제2 셀과 접한다는(또는 그 상에 적층된다는) 것, 및 (레이아웃 다이어그램에 기초한 반도체 디바이스 내의 대응하는 제1 및 제2 셀 영역의) 대응하는 제1 및 제2 게이트 전극이 전기적으로 커플링되지 않도록 제1 셀의 제1 게이트 패턴이 제2 셀의 제2 게이트 패턴과 중첩되지 않는다는 것을 가정한다.
다른 기법에 따르면, 수직 방향에 대하여, 전기적 분리를 향상시키기 위해, 제1 게이트 패턴도 그리고 제2 게이트 패턴도, 제1 및 제2 셀의 경계에 걸치는 핀 패턴과 중첩되도록 허용되지 않으며, 그 결과, 1 핀 및 2 핀 셀의 각각이 5TP와 동일한 높이를 갖게 되는데, 여기서 TP는 트랙 피치를 나타낸다. 다른 기법에 따른 설계 규칙의 결과로서, (걸쳐 있는 핀 패턴(straddling fin pattern)의 후속하는 제거를 나타내기 위해) 걸쳐 있는 핀 패턴 위에 컷 패턴이 생성되거나 또는 걸쳐 있는 핀 패턴은 더미 핀으로서의 구성으로 지정되는데, 더미 패턴은 1 핀 및 2 핀 셀의 각각의 상부(top) 및 하부(bottom)에서 걸쳐 있는 핀에 의해 점유되는 공간을 낭비하고, 또한, 제2 핀 쌍에 의해 점유되었을 1 핀 셀 내의 공간을 낭비한다. 대조적으로, 적어도 몇몇 실시형태에 따르면, 제1 및 제2 게이트 패턴 중 하나는, (레이아웃 다이어그램에 기초한 반도체 디바이스 내의 대응하는 제1 및 제2 셀 영역의) 대응하는 제1 및 제2 게이트 전극 중 대응하는 하나가 대응하는 걸쳐 있는 핀과 전기적으로 커플링되게끔, 걸쳐 있는 핀 패턴과 중첩되도록(또는 걸쳐 있는 핀 패턴을 침범하도록), 그리고 걸쳐 있는 핀 패턴과 전기적으로 커플링하도록 허용되는데, 이것은, 다른 기법과 비교하여, 향상된 셀 밀도, 및 대응하는 레이아웃 다이어그램 밀도로 나타난다. 적어도 몇몇 실시형태에 따르면, 1 핀 및 2 핀 셀의 각각은 3TP의 높이를 갖는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
도 1은, 몇몇 실시형태에 따른, 반도체 디바이스(100)의 블록 다이어그램이다.
도 1에서, 반도체 디바이스(100)는, 다른 것들 중에서도, 회로 매크로(이하, 매크로)(101)를 포함한다. 몇몇 실시형태에서, 매크로(101)는 로직 매크로(logic macro)이다. 몇몇 실시형태에서, 매크로(101)는 SRAM 매크로이다. 몇몇 실시형태에서, 매크로(101)는 로직 매크로 또는 SRAM 매크로 이외의 매크로이다. 매크로(101)는, 다른 것들 중에서도, 대응하는 행(104(1) 내지 104(2))에 배열되는 하나 이상의 셀 영역(102)을 포함한다. 몇몇 실시형태에서, 각각의 셀 영역(102)은 본원에서 개시되는 방법 중 하나 이상으로부터 유래하는 레이아웃 다이어그램에 기초하여 구현되며, 따라서, 향상된 셀 영역 밀도를 갖는다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(200A-200B)이다.
도 2a 및 도 2b는, X 축, Y 축 및 Z 축이 대응하는 제1, 제2 및 제3 방향을 나타내는 직교 XYZ 좌표 시스템을 가정한다. 몇몇 실시형태에서, 인쇄 매체의 페이지가 평면, 예를 들면, 한 장의 종이를 나타내는 경우, 도 2a 및 도 2b는, X 축 및 Y 축이 페이지와 동일 평면이고, Z 축이 페이지의 평면에 수직이다는 것을 가정한다. 몇몇 실시형태에서, 제1, 제2 및 제3 방향은 XYZ 좌표 시스템과는 상이한 직교 좌표 시스템에 대응한다.
레이아웃 다이어그램(200A-200B)은, X 축에 실질적으로 평행하게 배향되는, 트랙 라인(205(1), 205(2), 205(3), ..., 205(10), 205(11) 및 205(12))을 포함하는 트랙 라인과 관련하여 배열된다. 트랙(205(1)-205(12))은, 대응하는 반도체 프로세스 기술 노드의 설계 규칙 및 스케일에 의해 결정되는 피치인 TP를 갖는다. 레이아웃 다이어그램(200A-200B)은 또한, X 축에 실질적으로 평행하게 배향되는, 행(204(1), 204(2) 및 204(3))을 포함하는 행과 관련하여 배열된다. Y 축과 관련하여, 각각의 행은 3TP의 높이를 갖는다. 몇몇 실시형태에서, 행은 3TP와는 상이한 높이를 갖는다. 따라서, 대응하는 반도체 프로세스 기술 노드와 관련되는 표준 셀의 라이브러리의 경우, 단일 행 높이(SRH) 표준 셀은 3TP의 높이를 갖는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
도 2a에서, 레이아웃 다이어그램(200A)은 기판 패턴(206(1)), 및 기판 패턴(206(1)) 상에서, 대응하게, 셀(210(1) 및 211(1))을 포함한다. 210(1) 및 211(1)의 각각은 SRH 표준 셀이다. 셀(210(1) 및 211(1))의 각각은 행(204(2)) 내에 있다. 레이아웃 다이어그램(200A)은 셀(212(1) 및 212(2))을 더 포함하는데, 그 각각은 예시의 간략화를 위해 부분적으로 도시되어 있다. Y 축과 관련하여: 셀(212(1))은, 그 하부 면이 셀(211(1))의 상부 면과 접하도록(또는 그 상에 적층되도록), 행(204(1)) 내에 있고; 셀(212(2))은, 그 상부 면이 셀(211(1))의 하부 면과 접하도록(또는 그 아래에 적층되도록), 행(204(3)) 내에 있다.
몇몇 실시형태에서, 셀(210(1))은 도 1의 반도체 디바이스(100)에서 셀 영역(102)의 하나 이상의 제1 서브세트에 상당하고, 셀(211(1))은 도 1의 반도체 디바이스(100)에서 하나 이상의 셀 영역(102)의 제2 서브세트에 상당한다. 예시의 간략화를 위해 도시되지는 않지만, 몇몇 실시형태에서, 레이아웃 다이어그램(200A)은 셀(210(1))의 추가 인스턴스, 및/또는 셀(211(1))의 추가 인스턴스, 및/또는 셀(212(1) 및/또는 212(2))의 추가 인스턴스를 포함한다.
레이아웃 다이어그램(200A)은, X 축에 실질적으로 평행하게 연장되는 대응하는 장축(long axis)을 갖는 활성 영역 패턴을 더 포함한다. 예를 들면, 셀(210(1))은 대응하는 트랙(205(6) 및 205(7))과 실질적으로 정렬되는 활성 영역 패턴(207N(1) 및 207P(1))을 포함한다.
활성 영역 패턴(207N(1) 및 207P(1))은 레이아웃 다이어그램(200A)에 기초한 반도체 디바이스에서의 대응하는 NMOS 및 PMOS 평면 활성 영역에 상당한다. 따라서, 활성 영역 패턴(207N(1) 및 207P(1))은 대응하는 NMOS 및 PMOS 평면 트랜지스터 구성으로 지정된다. 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))은 대응하는 NMOS 및 PMOS 평면 트랜지스터 구성 이외의 대응하는 평면 트랜지스터 구성으로 지정된다. 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))의 각각은, 대응하게, 하나 이상의 핀 패턴에 의해 표현된다(도 2b 참조). 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))은 나노 와이어 구성으로 지정된다. 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))은 나노 시트 구성(nano-sheet configuration)으로 지정된다. 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))은 게이트 올 어라운드(Gate-All-Around; GAA) 구성으로 지정된다. 활성 영역이 OD(oxide-dimensioned) 영역으로 지칭되는 몇몇 실시형태에서, 활성 영역 패턴(207N(1) 및 207P(1))은 대응하는 OD 패턴(207N(1) 및 207P(1))으로 지칭된다. 셀(211(1))은 활성 영역 패턴(207N(2) 및 207P(2))을 포함한다.
셀(212(1))은 활성 영역 패턴(207N(3))을 포함한다. 수직 방향과 관련하여, 활성 영역 패턴(207N(3))은, 대응하게, 셀(211(1)) 및 셀(212(1))에 의해 공유되는 더 큰 활성 영역 패턴의 대응하는 제1 및 제2 부분을 활성 영역 패턴(207N(2) 및 207N(3))이 나타내도록, 활성 영역 패턴(207N(2))과 접한다. 활성 영역 패턴(207N(2) 및 207N(3))이 접하는 경우, 경계 영역(227(1))이 형성되는데, 그 장축은 셀(211(1))의 상부 경계 및 셀(212(1))의 하부 경계와 실질적으로 정렬된다. 경계 영역(227(1))은 셀(211(1))의 상부 영역과 셀(212(1))의 하부 영역에 걸쳐 있다. 실질적인 문제로서, 경계 영역(227(1))의 장축은 또한, 활성 영역 패턴(207N(2) 및 207N(3))을 포함하는 더 큰 활성 영역 패턴의 대략적인 정중선(midline)과 실질적으로 정렬된다.
셀(212(2))은 활성 영역 패턴(207P(2))을 포함한다. 수직 방향과 관련하여, 활성 영역 패턴(207P(3))은, 대응하게, 셀(211(1)) 및 셀(212(2))에 의해 공유되는 더 큰 활성 영역 패턴의 대응하는 제1 및 제2 부분을 활성 영역 패턴(207P(2) 및 207P(3))이 나타내도록, 활성 영역 패턴(207P(2))과 접한다. 활성 영역 패턴(207P(2) 및 207P(3))이 접하는 경우, 경계 영역(227(2))이 형성되고, 그 장축은 셀(211(1))의 하부 경계 및 셀(212(2))의 상부 경계와 실질적으로 정렬된다. 경계 영역(227(2))은 셀(211(1))의 하부 영역과 셀(212(1))의 상부 영역에 걸쳐 있다. 실질적인 문제로서, 경계 영역(227(2))의 장축은 또한, 활성 영역 패턴(207P(2) 및 207P(3))을 포함하는 더 큰 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬된다.
도 2a에서, 셀(210(1))은 게이트 패턴(214(1))을 포함하고 셀(211(1))은 게이트 패턴(215(1))을 포함한다. 대응하는 게이트 패턴(214(1) 및 215(1))의 장축은 Y 축에 실질적으로 평행하게 연장된다. Y 축과 관련하여, 게이트 패턴(214(1))은 활성 영역 패턴(207N(1) 및 207P(1))과 중첩한다. Y 축과 관련하여: 게이트 패턴(214(1))의 상단(top end)과 셀(210(1))의 상부 경계 사이에 갭(222(1))이 존재하고; 게이트 패턴(214(1))의 하단(bottom end)과 셀(210(1))의 하부 경계 사이에 갭(222(2))이 존재한다. Y 축과 관련하여, 게이트 패턴(215(1))은 활성 영역 패턴(207N(2) 및 207P(2))과 중첩되고, 경계 영역(227(1) 및 227(2))과 중첩되도록 더 연장된다. 그러한 만큼, 게이트 패턴(215(1))은 셀(212(1))의 활성 영역 패턴(207N(3))을(또는 그 안으로) 침범한다. 예시의 간략화를 위해, 셀(210(1) 및 211(1))의 각각은 하나의 게이트 패턴을 포함하는 것으로 도시된다. 몇몇 실시형태에서, 셀(210(1) 및/또는 211(1))은 X 축을 따라 서로로부터 분리되는 다수의 게이트 패턴을 포함한다. X 축과 관련하여, 게이트 패턴은 균일한 거리만큼 분리된다. 몇몇 실시형태에서, 균일한 거리는 대응하는 반도체 프로세스 기술 노드에 대한 하나의 접촉된 폴리 피치(contacted poly pitch; CPP)를 나타낸다.
셀(210(1) 및 211(1))은 대응하는 회로를 나타낸다. 몇몇 실시형태에서, 셀(210(1) 및 211(1))은 대응하는 기능을 제공하는 대응하는 회로를 나타낸다. 몇몇 실시형태에서, 셀(210(1) 및 211(1))은, 대응하는 로직 기능을 제공하는 대응하는 회로를 나타내며, 따라서, 로직 셀로서 지칭된다. 몇몇 실시형태에서, 셀(210(1) 및 211(1)) 중 적어도 하나는, 로직 기능 이외의 대응하는 기능을 제공하는 대응하는 회로를 나타낸다.
도 2b를 참조하면, 레이아웃 다이어그램(200B)은 레이아웃 다이어그램(200A)과 유사하다. 도 2b는 도 2a의 것과 유사한 번호 지정 규칙(numbering convention)을 따른다. 비록 대응하지만, 몇몇 컴포넌트는 또한 상이하다. 대응하는 그러나 그럼에도 불구하고 차이를 갖는 컴포넌트를 식별하는 것을 돕기 위해, 번호 지정 규칙은 괄호 숫자를 사용한다. 예를 들면, 도 2b에서의 패턴(206(2))과 도 2a에서의 패턴(206(1)) 둘 모두는 기판 패턴인데, 공통의 뿌리 206(__)에서 유사성이 반영되고, 괄호 ___(1) 및 ___(2)에서 차이점이 반영된다. 간결성을 위해, 논의는 유사성에 대해서 보다는 도 2b와 도 2a 사이의 차이점에 대해 더 중점을 둘 것이다.
도 2b에서, 핀 패턴은 도 2a의 대응하는 활성 영역 패턴을 나타내기 위해 사용되었다. 더 구체적으로, 도 2b의 셀(210(2)) 내의 핀 패턴(208N(1) 및 208P(1))은, 도 2a의 대응하는 셀(210(1)) 내의 대응하는 활성 영역 패턴(207N(1) 및 207P(1))을 나타내기 위해 사용되었다. 도 2b의 셀(211(1)) 내의 핀 패턴(208N(4) 및 208N(3))은, 도 2a의 대응하는 셀(211(1)) 내의 활성 영역 패턴(207N(2))을 나타내기 위해 사용되었다. 도 2b의 셀(211(1)) 내의 핀 패턴(208P(2) 및 208P(3))은, 도 2a의 대응하는 셀(211(1)) 내의 활성 영역 패턴(207P(2))을 나타내기 위해 사용되었다. 도 2b의 셀(212(3)) 내의 핀 패턴(208N(2) 및 208N(3))은, 도 2a의 대응하는 셀(212(1)) 내의 활성 영역 패턴(207N(3))을 나타내기 위해 사용되었다. 도 2b의 셀(212(4)) 내의 핀 패턴(208P(3) 및 208P(4))은, 도 2a의 대응하는 셀(212(2)) 내의 활성 영역 패턴(207P(3))을 나타내기 위해 사용되었다.
셀(210(2))은 SRH 표준 셀이고 또한 하나의 핀 쌍을 갖는 1 핀 셀로서 설명된다. 셀(211(2))은 SRH 표준 셀이며 두 개의 핀 쌍을 갖는 2 핀 셀로서 또한 설명된다. 몇몇 실시형태에서, 각각의 핀 쌍은 NMOS 구성으로 지정되는 하나의 핀 패턴 및 PMOS 구성으로 지정되는 하나의 핀 패턴을 포함한다.
도 2b에서, 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 레이아웃 다이어그램(200B)에 기초한 반도체 디바이스에서의 대응하는 NMOS 및 NMOS 핀에 상당한다. 따라서, 활성 영역 패턴 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 대응하는 NMOS finFET 및 PMOS finFET 구성으로 지정된다. 몇몇 실시형태에서, 활성 영역 패턴 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 대응하는 PMOS finFET 및 NMOS finFET 구성으로 지정된다. 몇몇 실시형태에서, 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 나노 와이어 구성으로 지정된다. 몇몇 실시형태에서, 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 나노 시트 구성으로 지정된다. 몇몇 실시형태에서, 핀 패턴(208N(1)-208N(4) 및 208P(1)-208P(4))은 게이트 올 어라운드(GAA) 구성으로 지정된다. 몇몇 실시형태에서, 도 2b에서 도시되는 수량 이외의 핀 패턴의 수량은, 대응하는 셀(210(2), 211(2), 212(3) 및 212(4))에 포함된다.
레이아웃 다이어그램(200B)에서, 셀(212(3))은, 핀 패턴(208N(2))과 중첩되도록 충분히 멀리 셀(212(3))의 하부 경계를 향해 연장되는 게이트 패턴(217(1))을 더 포함한다. 셀(212(4))은, 핀 패턴(208P(4))과 중첩되도록 충분히 멀리 셀(212(4))의 상부 경계를 향해 연장되는 게이트 패턴(217(2))을 더 포함한다. Y 축과 관련하여: 게이트 패턴(215(2))의 상단과 게이트 패턴(217(1))의 하단 사이에 갭(226(1))이 존재하고; 게이트 패턴(215(2))의 하단과 게이트 패턴(217(2))의 상단 사이에 갭(226(2))이 존재한다.
셀(211(2))의 상부 영역과 셀(212(3))의 하부 영역에 걸쳐 있는 경계 영역(227(3))은 또한 핀 패턴(208N(3))에 걸쳐 있다. 셀(211(2))의 하부 영역과 셀(212(4))의 상부 영역에 걸쳐 있는 경계 영역(227(4))은 또한 핀 패턴(208P(3))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떤 게이트 패턴도 셀(211(2))의 상부 영역과 셀(212(3))의 하부 영역에 걸쳐 있는 핀 패턴(208N(3))과 중첩되도록 허용되지 않을 것이고, 어떤 게이트 패턴도 셀(211(2))의 하부 영역과 셀(212(4))의 상부 영역에 걸쳐 있는 핀 패턴(208P(3))과 중첩되도록 허용되지 않을 것이다. 실제로, 핀 패턴(208N(3))은 셀(211(2) 및 212(3))에 의해 공유되고, 핀 패턴(208P(3))은 셀(211(3) 및 212(4))에 의해 공유된다. 핀 패턴(208N(3))을 중첩시키는 것에 의해, 셀(211(2))의 게이트 패턴(215(2))은 셀(213(3))을 침범한다. 핀 패턴(208P(3))을 중첩시키는 것에 의해, 셀(211(2))의 게이트 패턴(215(2))은 셀(213(4))을 침범한다. 셀(212(3) 및 212(4))의 각각을 침범하는 것에 의해, 셀(211(2))은 단일 행 높이(SRH)를 갖는 2 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(210(2) 및 211(2))의 각각은 3TP의 높이를 가지는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
도 2c 내지 도 2h는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(200C-200H)이다.
레이아웃 다이어그램(200C-200H)은 도 2b의 레이아웃 다이어그램(200B)과 유사하다. 도 2c 내지 도 2h는 도 2b의 것과 유사한 번호 지정 규칙을 따른다. 비록 대응하지만, 몇몇 컴포넌트는 또한 상이하다. 대응하는 그러나 그럼에도 불구하고 차이를 갖는 컴포넌트를 식별하는 것을 돕기 위해, 번호 지정 규칙은 괄호 숫자를 사용한다. 예를 들면, 도 2c에서의 셀(211(3))과 도 2a에서의 셀(211(2)) 둘 모두는 2 핀 셀인데, 공통의 뿌리 211(__)에서 유사성이 반영되고, 괄호 ___(3) 및 ___(2)에서 차이점이 반영된다. 간결성을 위해, 논의는 유사성에 대해서 보다는 도 2c 내지 도 2h와 도 2b 사이의 차이점, 및 유사성에 대해서 보다는 도 2c 내지 도 2h 사이의 차이점에 대해 더 중점을 둘 것이다. 도 2c 내지 도 2h에서의 몇몇 유사한 엘리먼트는 예시의 간략화를 위해 제거되었으며, 예를 들면, 기판 패턴(206(2) 및 트랙 라인(205(1)-205(12))의 대응부가 도 2c 내지 도 2h에 도시되지 않는다.
도 2c에서, 레이아웃 다이어그램(200C)은, 핀 패턴(208P(5)-208P(10) 및 208N(5)-208N(7)), 및 대응하는 셀(212(5), 210(3), 211(3) 및 212(6)) 내의 게이트 패턴(218(1), 214(3), 215(3) 및 219(1))을 포함한다. 부분 셀(212(5)), 1 핀 셀(210(3)), 2 핀 셀(211(3)) 및 부분 셀(212(6))은 대응하는 행(204(4), 204(1), 204(2) 및 204(3)) 내에 있다. Y 축과 관련하여, 셀(212(5))은, 그 하부 면이 경계 영역(228(1))에서 셀(210(3))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치되고; 셀(210(3))은, 그 하부 면이 경계 영역(228(2))에서 셀(211(3))의 상부 면과 접하도록 위치되고; 셀(211(3))은, 그 하부 면이 경계 영역(228(3))에서 셀(212(6))의 상부 면과 접하도록 위치된다.
Y 축과 관련하여: 게이트 패턴(218(1))의 하단과 게이트 패턴(214(3))의 상단 사이에 갭(226(3))이 존재하고; 게이트 패턴(214(4))의 하단과 게이트 패턴(214(3))의 상단 사이에 갭(226(4))이 존재하고; 게이트 패턴(214(3))의 하단과 게이트 패턴(219(1))의 상단 사이에 갭(226(5))이 존재한다.
게이트 패턴(217(3))의 하단은 핀 패턴(208P(6))과 중첩되도록 충분히 멀리 셀(212(5))의 하부 경계를 향해 연장된다. 게이트 패턴(215(3))의 상단은 핀 패턴(208N(6))과 중첩되도록 충분히 멀리 셀(211(3))의 상부 경계를 향해 연장된다. 게이트 패턴(215(3))의 하단은 핀 패턴(208P(9))과 중첩되도록 충분히 멀리 셀(211(3))의 하부 경계를 향해 연장된다.
경계 영역(228(1))은 핀 패턴(208P(6))에 걸쳐 있다. 경계 영역(228(2))은 핀 패턴(208N(6))에 걸쳐 있다. 경계 영역(228(3))은 핀 패턴(208P(9))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떠한 게이트 패턴도 핀 패턴(208P(6))과, 또는 핀 패턴(208N(6))과, 또는 핀 패턴(208P(9))과 중첩되도록 허용되지 않을 것이다. 셀(210(3) 및 212(6))의 각각을 침범하는 것에 의해, 셀(211(3))은 단일 행 높이(SRH)를 갖는 2 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(210(3) 및 211(3))의 각각은 3TP의 높이를 가지는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다. 유사하게, 셀(210(3))을 침범하는 것에 의해, 셀(212(5))은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다.
몇몇 실시형태에서, 핀 패턴(208P(6))은 포함되지 않으며, 그 결과, 핀 패턴(208P(6))은 핀 패턴(208P(6))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다(optional). 몇몇 실시형태에서, 핀 패턴(208P(6))이 포함되지 않는 경우, 게이트 패턴(217(3))의 부분(218(1))은, 대응하게, 포함되지 않으며, 그 결과, 부분(218(1))은 부분(218(1))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다.
도 2d를 참조하면, 레이아웃 다이어그램(200D)은, 핀 패턴(208P(11)-208P(16) 및 208N(8)-208N(10)), 및 대응하는 셀(212(7), 213(1), 211(4) 및 212(8)) 내의 게이트 패턴(219(2), 216(1), 215(4) 및 219(3))을 포함한다. 부분 셀(212(7)), 셀(213(1)), 2 핀 셀(211(4)) 및 부분 셀(212(8))은, 대응하는 행(204(4), 204(1), 204(2) 및 204(3)) 내에 있다. Y 축과 관련하여, 셀(212(7))은, 그 하부 면이 경계 영역(228(4))에서 셀(213(1))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치되고; 셀(213(1))은, 그 하부 면이 경계 영역(228(5))에서 셀(211(4))의 상부 면과 접하도록 위치되고; 셀(211(4))은, 그 하부 면이 경계 영역(228(6))에서 셀(212(8))의 상부 면과 접하도록 위치된다.
도 2d에서, 셀(213(1))은 SRH 표준 셀이고 또한 1.5 핀 셀로 설명되며, 그러한 만큼 1.5 핀 쌍을 갖는다. 셀(213(1))은 완전 핀 쌍(full fin-pair) 및 절반 핀 쌍(half fin-pair)을 포함한다. 완전 쌍은 핀 패턴(208P(13) 및 208N(8))에 대응한다. 절반 핀 쌍은 핀 패턴(208P(12))에 대응한다.
Y 축과 관련하여: 게이트 패턴(219(2))의 하단과 게이트 패턴(216(1))의 상단 사이에 갭(226(6))이 존재하고; 게이트 패턴(216(1))의 하단과 게이트 패턴(215(4))의 상단 사이에 갭(226(7))이 존재하고; 게이트 패턴(215(4))의 하단과 게이트 패턴(219(3))의 상단 사이에 갭(226(8))이 존재한다.
게이트 패턴(216(1))의 상단은 핀 패턴(208P(12))과 중첩되도록 충분히 멀리 셀(213(1))의 상부 경계를 향해 연장된다. 게이트 패턴(215(4))의 상단은 핀 패턴(208N(9))과 중첩되도록 충분히 멀리 셀(211(4))의 상부 경계를 향해 연장된다. 게이트 패턴(215(4))의 하단은 핀 패턴(208P(15))과 중첩되도록 충분히 멀리 셀(211(4))의 하부 경계를 향해 연장된다.
경계 영역(228(4))은 핀 패턴(208P(12))에 걸쳐 있다. 경계 영역(228(5))은 핀 패턴(208N(9))에 걸쳐 있다. 경계 영역(228(6))은 핀 패턴(208P(15))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떠한 게이트 패턴도 핀 패턴(208P(12))과, 핀 패턴(208N(9))과, 또는 핀 패턴(208P(15))과 중첩되도록 허용되지 않을 것이다. 셀(212(7))을 침범하는 것에 의해, 셀(213(1))은 단일 행 높이(SRH)를 갖는 1.5 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(213(1) 및 212(8))의 각각을 침범하는 것에 의해, 셀(211(4))은 단일 행 높이(SRH)를 갖는 2 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(213(1) 및 211(3))의 각각은 3TP의 높이를 가지는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
도 2e를 참조하면, 레이아웃 다이어그램(200E)은, 핀 패턴(208P(17)-208P(22) 및 208N(11)-208N(13)), 및 대응하는 셀(212(11), 213(2), 213(3) 및 212(10)) 내의 게이트 패턴(217(4), 216(2), 216(3), 및 219(4))을 포함한다. 부분 셀(212(10)), 1.5 핀 셀(213(2)), 1.5 핀 셀(213(3)) 및 부분 셀(212(10))은 대응하는 행(204(4), 204(1), 204(2) 및 204(3)) 내에 있다. Y 축과 관련하여, 셀(212(11))은, 그 하부 면이 경계 영역(228(7))에서 셀(213(2))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치되고; 셀(213(2))은, 그 하부 면이 경계 영역(228(8))에서 셀(213(3))의 상부 면과 접하도록 위치되고; 셀(213(3))은, 그 하부 면이 경계 영역(228(9))에서 셀(212(10))의 상부 면과 접하도록 위치된다.
Y 축과 관련하여: 게이트 패턴(217(4))의 하단과 게이트 패턴(216(2))의 상단 사이에 갭(226(9))이 존재하고; 게이트 패턴(216(2))의 하단과 게이트 패턴(216(3))의 상단 사이에 갭(226(10))이 존재하고; 게이트 패턴(216(3))의 하단과 게이트 패턴(219(4))의 상단 사이에 갭(226(9))이 존재한다.
게이트 패턴(217(4))의 하단은 핀 패턴(208P(18))과 중첩되도록 충분히 멀리 셀(212(11))의 하부 경계를 향해 연장된다. 게이트 패턴(216(2))의 하단은 핀 패턴(208N(12))과 중첩되도록 충분히 멀리 셀(213(2))의 하부 경계를 향해 연장된다. 게이트 패턴(216(3))의 하단은 핀 패턴(208P(21))과 중첩되도록 충분히 멀리 셀(213(3))의 하부 경계를 향해 연장된다.
경계 영역(228(7))은 핀 패턴(208P(18))에 걸쳐 있다. 경계 영역(228(8))은 핀 패턴(208N(12))에 걸쳐 있다. 경계 영역(228(9))은 핀 패턴(208P(21))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떠한 게이트 패턴도 핀 패턴(208P(18)과, 또는 핀 패턴(208N(12))과, 또는 핀 패턴(208P(21))과 중첩되도록 허용되지 않을 것이다. 셀(213(3))을 침범하는 것에 의해, 셀(213(2))은 단일 행 높이(SRH)를 갖는 1.5 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(212(10))을 침범하는 것에 의해, 셀(213(3))은 단일 행 높이(SRH)를 갖는 1.5 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 유사하게, 셀(213(2))을 침범하는 것에 의해, 셀(212(11))은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(213(2) 및 213(3))의 각각은 3TP의 높이를 가지는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
몇몇 실시형태에서, 핀 패턴(208P(18))은 핀 패턴(208P(18))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다. 몇몇 실시형태에서, 핀 패턴(208P(18))이 포함되지 않는 경우, 게이트 패턴(217(4))의 부분(218(2))은, 대응하게, 포함되지 않으며, 그 결과, 부분(218(2))은 부분(218(2))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다.
도 2f를 참조하면, 레이아웃 다이어그램(200F)은, 핀 패턴(208P(23)-208P(28) 및 208N(14)-208N(16)), 및 대응하는 셀(212(11), 210(4), 213(4) 및 212(12)) 내의 게이트 패턴(217(5), 214(4), 216(4) 및 217(6))을 포함한다. 부분 셀(212(11)), 1 핀 셀(210(4)), 1.5 핀 셀(213(4)) 및 부분 셀(212(12))은 대응하는 행(204(4), 204(1), 204(2) 및 204(3)) 내에 있다. Y 축과 관련하여, 셀(212(11))은, 그 하부 면이 경계 영역(228(10))에서 210(4)의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치되고; 셀(210(4))은, 그 하부 면이 경계 영역(228(11))에서 셀(213(4))의 상부 면과 접하도록 위치되고; 셀(213(4))은, 그 하부 면이 경계 영역(228(12))에서 셀(212(12))의 상부 면과 접하도록 위치된다.
Y 축과 관련하여: 게이트 패턴(217(5))의 하단과 게이트 패턴(214(4))의 상단 사이에 갭(226(12))이 존재하고; 게이트 패턴(214(4))의 하단과 게이트 패턴(216(4))의 상단 사이에 갭(226(13))이 존재하고; 게이트 패턴(216(4))의 하단과 게이트 패턴(217(6))의 상단 사이에 갭(226(14))이 존재한다.
게이트 패턴(217(5))의 하단은 핀 패턴(208P(24))과 중첩되도록 충분히 멀리 셀(212(11))의 하부 경계를 향해 연장된다. 게이트 패턴(216(4))의 상단은 핀 패턴(208N(15))과 중첩되도록 충분히 멀리 셀(213(4))의 상부 경계를 향해 연장된다. 게이트 패턴(217(6))의 상단은 핀 패턴(208P(27))과 중첩되도록 충분히 멀리 셀(212(12))의 상부 경계를 향해 연장된다.
경계 영역(228(10))은 핀 패턴(208P(24))에 걸쳐 있다. 경계 영역(228(11))은 핀 패턴(208N(15))에 걸쳐 있다. 경계 영역(228(12))은 핀 패턴(208P(27))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떠한 게이트 패턴도 핀 패턴(208P(24))과, 또는 핀 패턴(208N(15))과, 또는 핀 패턴(208P(27))과 중첩되도록 허용되지 않을 것이다. 셀(210(4))을 침범하는 것에 의해, 셀(213(4))은 단일 행 높이(SRH)를 갖는 1.5 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 유사하게, 셀(210(4))을 침범하는 것에 의해, 셀(212(11))은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(213(4))을 침범하는 것에 의해, 셀(210(12))는, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(213(4))은 3TP의 높이를 가지는데, 이것은 다른 기법과 비교하여 높이에서의 2/5 감소에 상당한다.
몇몇 실시형태에서, 핀 패턴(208P(24))은 핀 패턴(208P(24))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다. 몇몇 실시형태에서, 핀 패턴(208P(24))이 포함되지 않는 경우, 게이트 패턴(217(5))의 부분(218(3))은, 대응하게, 포함되지 않고, 그 결과, 부분(218(3))은, 부분(218(3))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다. 몇몇 실시형태에서, 핀 패턴(208P(27))은 핀 패턴(208P(27))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다. 몇몇 실시형태에서, 핀 패턴(208P(27))이 포함되지 않는 경우, 게이트 패턴(217(6))의 부분(218(4))은, 대응하게, 포함되지 않고, 그 결과, 부분(218(4))은 부분(218(4))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다.
도 2g를 참조하면, 레이아웃 다이어그램(200G)은, 핀 패턴(208P(29)-208P(37) 및 208N(17)-208N(22)), 및 대응하는 셀(212(13), 230(1), 230(2) 및 212(14)) 내의 게이트 패턴(217(7), 216(5), 216(6) 및 219(5))을 포함한다. 부분 셀(212(13)) 및 부분 셀(212(14))은 대응하는 행(204(4) 및 204(6)) 내에 있다. 셀(230(1))은 두배 행 높이(double row-height; DRH) 셀이고 행(204(1) 및 204(2))에 걸쳐 위치된다. 셀(230(2))은 DRH 셀이고 행(204(3) 및 204(5))에 걸쳐 위치된다.
도 2g에서, 셀(230(1))은 DRH 표준 셀이고, 또한 3 핀 셀(three-fin cell)로 설명되며, 따라서, 핀 패턴(208P(31)-208P(33) 및 208N(17)-208N(19))에 대응하는 세 개의 핀 쌍을 갖는다. 셀(230(2))은 DRH 표준 셀이고, 또한 3 핀 셀로 설명되는데, 여기서 세 개의 완전 쌍은 핀 패턴(208P(34)-208P(36) 및 208N(20)-208N(22))에 대응한다.
Y 축과 관련하여, 셀(212(13))은, 그 하부가 경계 영역(228(13))에서 셀(230(1))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치되고; 셀(230(1))은, 그 하부 면이 경계 영역(228(15))에서 셀(230(2))의 상부 면과 접하도록 위치되고; 셀(230(2))은, 그 하부 면이 경계 영역(228(17))에서 셀(212(14))의 상부 면과 접하도록 위치된다.
셀(230(1))은, 셀(213(5))이었을 것과, 핀 패턴(208N(18))에 걸쳐 있는 경계 영역(228(14))을 가졌을 별개의 셀(211(5))의 조합이다. 셀(230(2))은, 셀(213(6))이었을 것과, 핀 패턴(208N(21))에 걸쳐 있는 경계 영역(228(16))을 가졌을 별개의 셀(211(6))의 조합이다.
Y 축과 관련하여: 게이트 패턴(217(7))의 하단과 게이트 패턴(216(5))의 상단 사이에 갭(226(15))이 존재하고; 게이트 패턴(216(5))의 하단과 게이트 패턴(216(6))의 상단 사이에 갭(226(16))이 존재하고; 게이트 패턴(216(6))의 하단과 게이트 패턴(219(5))의 상단 사이에 갭(226(17))이 존재한다.
게이트 패턴(217(7))의 하단은 핀 패턴(208P(30))과 중첩되도록 충분히 멀리 셀(212(13))의 하부 경계를 향해 연장된다. 게이트 패턴(216(5))의 하단은 핀 패턴(208P(33))과 중첩되도록 충분히 멀리 셀(230(1))의 하부 경계를 향해 연장된다. 게이트 패턴(216(6))의 하단은 핀 패턴(208P(36))과 중첩되도록 충분히 멀리 셀(230(2))의 하부 경계를 향해 연장된다.
경계 영역(228(13))은 핀 패턴(208P(30))에 걸쳐 있다. 경계 영역(228(15))은 핀 패턴(208P(33))에 걸쳐 있다. 경계 영역(228(17))은 핀 패턴(208P(36))에 걸쳐 있다. 대조적으로, 다른 기법에 따르면, 어떠한 게이트 패턴도 핀 패턴(208P(30))과, 또는 핀 패턴(208P(33))과, 또는 핀 패턴(208P(36))과 중첩되도록 허용되지 않을 것이다. 셀(230(1))을 침범하는 것에 의해, 셀(230)은 두 배 행 높이(DRH)를 갖는 3 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 셀(230(1))을 침범하는 것에 의해, 셀(230(2))은 두 배 행 높이(DRH)를 갖는 3 핀 셀을 제공하는데, 이것은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다. 유사하게, 셀(230(1))을 침범하는 것에 의해, 셀(212(13))은, 다른 기법에 따라 초래되었을 공간 낭비를 방지한다.
몇몇 실시형태에서, 핀 패턴(208P(30))은 핀 패턴(208P(30))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다. 몇몇 실시형태에서, 핀 패턴(208P(30))이 포함되지 않는 경우, 게이트 패턴(217(7))의 부분(218(5))은, 대응하게, 포함되지 않고, 그 결과, 부분(218(5))은, 부분(218(5))의 점선 윤곽에 의해 나타내어지는 바와 같이 옵션 사항이다.
도 2h를 참조하면, 레이아웃 다이어그램(200H)은 셀(232(1), 234(1), 234(2), 236(1) 및 236(2))을 포함한다. 행(204(9), 204(10) 및 204(11)) 외에, 레이아웃 다이어그램은 절반의 행(half-row)(231(1)-231(5))에 따라 편제된다. 행(204(9))은 절반의 행(231(1) 및 231(2))을 포함한다. 행(204(10))은 절반의 행(231(3) 및 231(4))을 포함한다. 행(204(11))은 절반의 행(231(4) 및 231(5))을 포함한다. 반복 시퀀스의 일부로서, 절반의 행(231(1) 및 231(2))은 NMOS 구성을 위한 핀 패턴(N 핀 패턴)을 가지며, 절반의 행(231(3) 및 231(4))은 PMOS 구성을 위한 핀 패턴(P 핀 패턴)을 갖는다. 몇몇 실시형태에서, 반복 시퀀스는, 반대로, 절반의 행(231(3) 및 231(4))이 P 핀 패턴을 가지고 및 절반의 행(231(2) 및 231(3))이 N 핀 패턴을 갖는다. 몇몇 실시형태에서, 여전히 상이한 시퀀스의 N 핀 패턴 및 P 핀 패턴.
도 2h에서, Y 축과 관련하여, 셀(232(1), 234(1), 234(2), 236(1) 및 236(2))의 각각은, 전체 행에 대해 절반의 행만큼 오프셋된다. 셀(232(1))은 두 배 행 높이(DRH) 셀이며 절반의 행(231(1)-231(4))에 걸쳐 위치된다. 셀(234(1) 및 236(1))의 각각은 1.5 행 높이(또는 2분의 3 행 높이(three-halves row-height; THRH)) 셀이고 절반의 행(231(1)-231(3))에 걸쳐 위치된다. 셀(234(2) 및 236(2))의 각각은 THRH 셀이고 절반의 행(231(3)-231(5))에 걸쳐 위치된다.
셀(232(1))은 3 핀 셀이고 세 개의 N 핀 및 세 개의 P 핀을 포함한다. 셀(234(1))은 2 핀 셀의 변형이며 세 개의 N 핀 및 1 개의 P 핀을 포함한다. 셀(234(2))은 또한 2 핀 셀의 변형이며 하나의 N 핀 및 세 개의 P 핀을 포함한다. 셀(236(1))은 2.5 핀 셀의 변형이며 세 개의 N 핀 및 두 개의 P 핀을 포함한다. 셀(236(2))은 또한 2.5 핀 셀의 변형이며 두 개의 N 핀 및 세 개의 P 핀을 포함한다.
도 3a 내지 도 3c는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(300A-300C)이다.
레이아웃 다이어그램(300A-300C)은 대응하는 도 2a 내지 도 2g의 레이아웃 다이어그램(200B-200G)과 유사하다. 도 3a 및 도 3b는 도 2a 내지 도 2h와 유사한 번호 지정 규칙을 따른다. 비록 대응하지만, 몇몇 컴포넌트는 또한 상이하다. 도 2a 내지 도 2h가 2 시리즈의 숫자를 사용하는 반면, 도 3a 및 도 3b는 3 시리즈의 숫자를 사용한다. 대응하는 그러나 그럼에도 불구하고 차이를 갖는 컴포넌트를 식별하는 것을 돕기 위해, 번호 지정 규칙은 괄호 숫자를 사용한다. 예를 들면, 도 3a의 셀(310(5))과 도 2f의 셀(210(4))은 둘 모두 1 핀 셀인데, 공통의 뿌리 _10(__)에서 유사성이 반영되고, 일련의 번호 3 __(_) 및 2 __(_)에서, 그리고 괄호 ___(5) 및 ___(4)에서 차이점이 반영된다. 간결성을 위해, 논의는 유사성에 대해서 보다는 도 3a 내지 도 3h 및 도 2a 내지 도 2f 사이의 차이점에 대해 더 중점을 둘 것이다.
셀(310(5))은, 도 2f의 셀(210(4))과 비교하여, MD 패턴(340(1)), VD 패턴(342(1)) 및 M0 패턴(344(1))을 더 포함한다. 셀(311(5))은, 도 2d의 셀(211(4))과 비교하여, MD 패턴(340(2)), VD 패턴(342(2)) 및 M0 패턴(344(2))을 더 포함한다. M0 패턴(344(1)-34(2))은 X 축에 실질적으로 평행하게 연장되는 대응하는 장축을 갖는다. MD 패턴(340(1)-340(2))은 Y 축에 실질적으로 평행하게 연장되는 대응하는 장축을 갖는다.
핀 패턴(도 3a에서 번호가 매겨지지 않음), MD 패턴(340(1)-340(2)), 게이트 패턴(도 3a에서 번호가 매겨지지 않음), 및 VD 패턴(342(1)-342(2))은, 레이아웃 다이어그램(300A)에 기초한 반도체 디바이스의 트랜지스터 층에 대응하는 레이아웃 다이어그램(300A)의 트랜지스터 레벨에 포함된다. M0 패턴(344(1)-344(2))은, 레이아웃 다이어그램(300A)에 기초한 반도체 디바이스의 금속화의 층(M0)에 대응하는 레이아웃 다이어그램(300A)에서의 금속화의 레벨(M0)에 포함된다.
레이아웃 다이어그램(300A)에서, MD 패턴(340(1)-340(2))은, 레이아웃 다이어그램(200A)에 기초한 반도체 디바이스의 트랜지스터 층에서의 대응하는 MD 전도성 구조체에 상당한다. 게이트 패턴(도 3a에서 번호가 매겨지지 않음)은 레이아웃 다이어그램(300A)에 기초한 반도체 디바이스의 트랜지스터 층에서의 대응하는 게이트 구조체에 상당한다. VD 패턴(342(1)-342(2))은 레이아웃 다이어그램(200A)에 기초한 반도체 디바이스의 트랜지스터 층에서의 대응하는 VD 구조체에 상당한다. VD 구조체(도 4b 참조)는 드레인/소스 구조체를 대응하는 M0 전도성 세그먼트에 전기적으로 커플링한다. M0 패턴(344(1)-344(2))은 레이아웃 다이어그램(200A)에 기초한 반도체 디바이스의 금속화의 층(M0)에서의 대응하는 전도성 세그먼트에 상당한다.
레이아웃 다이어그램(300A)은, 레이아웃 다이어그램을 생성하기 위한 다양한 설계 규칙을 포함하는 대응하는 반도체 프로세스 기술 노드를 가정한다. 레이아웃 다이어그램(300A)은 또한, 제1 레벨의 금속화(M_1st) 및 대응하는 제1 레벨의 인터커넥트 구조체(V_1st)가, 대응하게, M0 및 V0으로 지칭되는 번호 지정 규칙을 설계 규칙이 따른다는 것을 가정한다. 레이아웃 다이어그램(300A)의 레벨(M0)은, 대응하게, 레이아웃 다이어그램(300A)에 기초한 반도체 디바이스에서의 금속화의 층(M0)을 나타낸다. 몇몇 실시형태에서, 번호 지정 규칙은, M_1st 레벨 및 V_1st 레벨이, 대응하게, M1 및 V1로서 지칭된다는 것을 가정한다.
도 3a의 예에서, M0 패턴(344(1)-344(2))은, 레이아웃 다이어그램(300A)에 기초하여 제조되는 반도체 디바이스의 전력 그리드에서 대응하는 도체를 나타내는 전력 그리드(power grid; PG) 패턴이다는 것이 가정된다. 몇몇 실시형태에서, PG 패턴(244(1)-344(2))은 시스템 기준 전압을 제공하도록 지정된다. 도 3a에서, PG 패턴(344(1)-344(2))은 VDD를 제공하도록 지정된다. 몇몇 실시형태에서, PG 패턴(344(1)-344(2))은 VDD 이외의 대응하는 전압을 제공하도록 지정된다.
레이아웃 다이어그램(300A)에서, Y 축과 관련하여, 셀(310(5))은, 실체가 없는 둥근 코너 직사각형(346(1))에 의해 나타내어지는 바와 같이, 그 하부 면이 셀(311(5))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치될 것이다는 것이 고려된다. 그러나, 그러한 접하게 된 배열에서, M0 패턴(344(1) 및 344(2))은 VD 패턴(342(1))이 셀(311(5))의 상부 경계에 걸쳐 있는 핀 패턴에 걸친 단락된 전기적 커플링(단락)에 상당할 것이기 때문에, 결합될 것이다. 단락을 방지하기 위해, 셀(310(5))의 교대하는 배열이 도 3b의 레이아웃 다이어그램(300B)에서 셀(310(6))로서 제공된다.
도 3b를 참조하면, 셀(310(6))의 MD 패턴(340(3)) 및 VD 패턴(342(3))은, 대응하게, 도 3a의 셀(310(5))의 MD 패턴(340(1)) 및 VD 패턴(342(1))을 대체하였다. MD 패턴(340(3)) 및 VD 패턴(342(3))은 셀(310(6))에서 게이트 패턴의 좌측에 위치되고, 반면 MD 패턴(340(1)) 및 VD 패턴(342(1))은 셀(310(5))에서 게이트 패턴의 우측에 위치된다. 레이아웃 다이어그램(300B)에서, Y 축과 관련하여, 셀(310(6))은, 실체가 없는 둥근 코너 직사각형(346(2))에 의해 나타내어지는 바와 같이, 그 하부 면이 셀(311(5))의 상부 면과 접하도록(또는 그 상에 적층되도록) 위치될 것이다는 것이 고려된다. 그러한 접하게 된 배열에서, 단락이 방지된다.
도 3c는 도 2b로부터 유래하는 접하게 된 배열을 도시한다. 레이아웃 다이어그램(300C)에서, 레이아웃 다이어그램(300B)의 MD 패턴(340(2)-340(3))은 MD 패턴(340(4))으로서 병합되었다. 레이아웃 다이어그램(300C)에서, 레이아웃 다이어그램(300B)의 VD 패턴(342(2)-342(3))은 VD 패턴(342(4))으로서 병합되었다. 레이아웃 다이어그램(300C)에서, 레이아웃 다이어그램(300B)의 M0 패턴(344(2)-342(3))은 M0 패턴(344(4))으로서 병합되었다.
도 4a 및 도 4b는, 몇몇 실시형태에 따른, 대응하는 반도체 디바이스의 대응하는 부분의 대응하는 단면도(400A-400B)이다.
더 구체적으로, 단면도(400A)는, 도 2b의 레이아웃 다이어그램(200B)에 기초한 반도체 디바이스의 일부를 도시한다. 단면도(400B)는 도 3c의 레이아웃 다이어그램(300C)에 기초한 반도체 디바이스의 일부를 도시한다. 단면도(400A-400B) 및 그들을 포함하는 반도체 디바이스는, 도 1의 셀 영역(104) 및 반도체 디바이스(100)의 대응하는 예이다.
도 4a 내지 도 4c는, X 축, Y 축 및 Z 축이 대응하는 제1, 제2 및 제3 방향을 나타내는 직교 XYZ 좌표 시스템을 가정한다. 몇몇 실시형태에서, 제1, 제2 및 제3 방향은 XYZ 좌표 시스템과는 상이한 직교 좌표 시스템에 대응한다.
단면도(400A)는 도 2b의 것과 유사한 번호 지정 규칙을 따른다. 도 2b가 2 시리즈의 숫자를 사용하는 반면, 도 4a는 4 시리즈의 숫자를 사용한다. 예를 들면, 도 4a의 408N(4)은 도 2b의 게이트 패턴(208N(4))에 대응한다. 단면도(400B)는 도 3c의 것과 유사한 번호 지정 규칙을 따른다. 도 3c가 3 시리즈의 숫자를 사용하는 반면, 도 4b는 4 시리즈의 숫자를 사용한다. 예를 들면, 도 4b의 핀(408N(23))은 도 3c의 핀 패턴(308N(23))에 대응한다.
도 4a에서, 단면도(400A)는 하위층(sub-layer)(441, 443 및 445)을 포함한다. 도 4b에서, 단면도(400A)는 하위층(441, 443, 445, 447 및 449)을 포함한다.
도 4a에서, 하위층(441)는 기판(406(2))을 포함한다. 하위층(443)은, 핀(408N(1), 408N(3), 408N(4), 408P(2), 408P(3) 및 408P(4)) 및 층간 유전체(interlayer dielectric; ILD)(452)를 포함한다. 하위층(445)은 게이트 전극(417(1), 415(2) 및 417(2)), 및 ILD(454)를 포함한다.
도 4b에서, 하위층(441)은 기판(406(3))을 포함한다. 하위층(443)은 핀(408N(25), 408N(24) 및 408N(23)), 및 ILD(452)를 포함한다. 하위층(445)은 MD 콘택(440(4)) 및 ILD(454)를 포함한다. 하위층(447)은 VD 구조체(442(4)) 및 ILD(456)를 포함한다. 하위층(449)은 M0 전도성 세그먼트(444(4)) 및 ILD(458)를 포함한다.
도 5는, 몇몇 실시형태에 따른, 반도체 디바이스를 제조하는 방법(500)의 플로우차트이다.
방법(500)에 따라 제조될 수 있는 반도체 디바이스의 예는, 도 1의 반도체 디바이스(100)를 포함한다.
도 5에서, 방법(500)은 블록 502-504를 포함한다. 블록 504에서, 다른 것들 중에서도, 향상된 셀 밀도, 및 상응하게 향상된 레이아웃 다이어그램 밀도를 갖는 레이아웃 다이어그램이 생성된다. 방법(500)에 의해 생성되는 레이아웃에 대응하는 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)를 포함한다. 블록 502는 도 6a와 관련하여 아래에서 더 상세히 논의된다. 블록 502로부터, 플로우는 블록 504로 진행한다.
블록 504에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 포토리소그래피 노광이 이루어지는 것 또는 (B) 하나 이상의 반도체 마스크가 제조되는 것 또는 (C) 반도체 디바이스의 층 내의 하나 이상의 컴포넌트가 제조되는 것 중 적어도 하나. 하기의 도 8의 논의를 참조한다.
도 6a는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6a의 방법은, 하나 이상의 실시형태에 따른, 도 5의 블록 502을 더욱 상세하게 도시한다.
도 6a의 방법에 따라 생성될 수 있는 레이아웃 다이어그램의 예는, 본원에서 개시되는 레이아웃 다이어그램, 또는 등등을 포함한다. 몇몇 실시형태에서, 레이아웃 다이어그램 및 그것의 대응하는 버전은 비일시적 컴퓨터 판독 가능 매체에 저장되는데, 예를 들면, (하기에서 논의되는) 도 7의 컴퓨터 판독 가능 매체(704)에서 레이아웃 다이어그램(들)(708)으로서 저장된다. 도 6a의 방법은, 몇몇 실시형태에 따른, 예를 들면, EDA 시스템(700)(도 7, 하기에서 논의됨)을 사용하여 구현 가능하다. 도 6a의 방법에 따라 생성되는 레이아웃 다이어그램에 기초하여 제조될 수 있는 반도체 디바이스의 예는 도 1의 반도체 디바이스(100), 및 레이아웃 다이어그램(200A-200H 및 300B-300C) 또는 등등에 기초한 반도체 디바이스를 포함한다.
도 6a에서, 블록 502는 블록 602-608을 포함한다. 블록 602에서, 표준 셀이 레이아웃 다이어그램으로 배열된다. 블록 602는 블록 604를 포함한다. 블록 604에서, 셀의 상부/하부 경계 접합(abutment)과 관련한 적층 제약이 고려된다. 고려되고 있는 상부/하부 경계 제약의 예는 도 3a 및 도 3b, 또는 등등이다. 블록 602는, 도 6b 내지 도 6f와 관련하여, 하기에서 더 상세하게 논의된다. 블록 602로부터, 플로우는 블록 606으로 진행한다.
블록 604에서, 레이아웃 다이어그램은 자동 배치 및 배선(automatic placement and routing; APR)에 적용된다. 블록 604로부터, 플로우는 블록 606으로 진행한다.
블록 606에서, 레이아웃 다이어그램은 셀의 상부/하부 경계 접합과 관련한 타이밍 제약을 고려하여 수정된다. 몇몇 실시형태에서, EDA 시스템(700)은, 각각의 셀 타입, 예를 들면, 도 2a 내지 도 2h의 셀(210(x), 211(x), 212(x), 213(x), 230(x), 232(x), 234(x) 및 236(x)), 또는 등등과 관련되는 지연으로 채워지는 룩업 테이블(또는 데이터베이스)을 포함한다. 몇몇 실시형태에서, EDA 시스템(700)은, 각각의 특정한 셀, 예를 들면, 셀(210(4), 211(4), 212(14), 213(4), 214(x), 230(1), 232(1), 234(1), 236(1)), 또는 등등과 관련되는 지연으로 채워진 룩업 테이블(또는 데이터베이스)을 포함한다. 셀의 상부/하부(또는 그 반대) 경계 접합을 평가할 때 상대적인 지연 유사성/차이점이 고려된다.
도 6b는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6b의 방법은, 하나 이상의 실시형태에 따른, 도 6a의 블록 602을 더욱 상세하게 도시한다.
도 6b에서, 블록 604는 블록 622-638을 포함한다. 블록 620에서, 제1, 제2 및 제3 활성 영역 패턴이 생성된다. 몇몇 실시형태에서, 제1, 제2 및 제3 활성 영역 패턴의 각각은 하나 이상의 대응하는 핀 패턴에 의해 표현된다. 제1 활성 영역 패턴의 예는, 도 2c의 핀 패턴(208P(7)), 또는 등등이다. 제2 활성 영역 패턴의 예는, 도 2c의 핀 패턴(208N(5), 208N(6) 및 208N(7)), 또는 등등이다. 제3 활성 영역 패턴의 예는, 도 2c의 핀 패턴(208P(8)), 또는 등등이다. 블록 622로부터, 플로우는 블록 623으로 진행한다.
블록 623에서, Y 축과 관련하여, 제2 활성 영역 패턴은 제1 활성 영역 패턴과 제3 활성 영역 패턴 사이에 위치된다. 블록 622의 맥락에서 상기에서 시작되는 예를 계속하면, 블록 624의 예는, 도 2c의 핀 패턴(208N(5), 208N(6) 및 208N(7))이 도 2c의 핀 패턴(208P(7) 및 208P(8)) 사이에 위치된다는 것이다. 블록 623으로부터, 플로우는 블록 624로 진행한다.
블록 624에서, 제1 및 제2 게이트 패턴이 생성된다. 블록 623의 맥락에서 상기에서 전개되는 예를 계속하면, 제1 및 제2 게이트 패턴의 예는 도 2c의 게이트 패턴(214(3) 및 215(3)), 또는 등등을 포함한다. 블록 624로부터, 플로우는 블록 626으로 진행한다.
블록 626에서, 제1 게이트 패턴은, 제1 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제1 부분 위에 위치된다. 블록 624의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 626의 예는, 도 2c의 게이트 패턴(214(3))이 핀 패턴(208P(7)) 및 핀 패턴(208N(5), 208N(6) 및 208N(7)) 중 하나, 즉 핀 패턴(208N(5)) 위에 위치된다는 것이다. 블록 626로부터, 플로우는 블록 628로 진행한다.
블록 628에서, 제2 게이트 패턴은 제3 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제2 부분 위에 위치된다. 블록 626의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 628의 예는, 도 2c의 게이트 패턴(215(3))이 핀 패턴(208P(8) 및 핀 패턴(208N(5), 208N(6) 및 208N(7)) 중 두 개, 즉 핀 패턴(208N(6) 및 208N(7)) 위에 위치된다는 것이다. 블록 628로부터, 플로우는 블록 630으로 진행한다.
블록 630에서, 제1 셀은 제1 게이트 패턴, 제1 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제1 부분을 포함하도록 획정된다. 블록 628의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 630의 예는, 도 2c의 셀(210(3))이 게이트 패턴(214(3)), 핀 패턴(208P(7)) 및 핀 패턴(208N(5))을 포함한다는 것이다. 블록 630으로부터, 플로우는 블록 632로 진행한다.
블록 632에서, 제2 셀은, 제2 게이트 패턴, 제3 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제2 부분을 포함하도록 획정된다. 블록 630의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 632의 예는, 도 2c의 셀(211(3))이 게이트 패턴(215(3)), 핀 패턴(208P(8)) 및 핀 패턴(208N(6) 및 208N(7))을 포함한다는 것이다. 블록 632로부터, 플로우는 블록 634로 진행한다.
블록 634에서, 제1 및 제2 셀은 접하는데, 이것은 제2 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제1 경계 영역으로 나타난다. 블록 632의 맥락에서 상기에서 전개되는 예를 계속하면, 제1 경계 영역의 예는 경계 영역(228(2))이다. 더 구체적으로, Y 축과 관련하여, 셀(210(3))은 셀(211(3))에 접한다. Y 축과 관련하여, 세 개의 핀 패턴의 중간 핀 패턴으로서, 핀 패턴(208N(6))은 제2 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는데, 여기서 후자는 핀 패턴(208N(5), 208N(6) 및 208N(7))에 의해 표현된다. 블록 634로부터, 플로우는 블록 636으로 진행한다.
블록 636에서, 제2 게이트 패턴은 제1 경계 영역과 중첩되도록 사이즈가 정해진다. 블록 634의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 636의 예는, Y 축과 관련하여, 게이트 패턴(215(3))이, 핀 패턴(208N(6)을 비롯한, 경계 영역(228(2))과 중첩되도록 사이즈가 정해진다는 것이다. 블록 636으로부터, 플로우는 블록 638로 진행한다.
블록 638에서, 제1 게이트 패턴은 제1 갭을 남기도록 사이즈가 정해지는데, 제1 갭은 제1 게이트 패턴과 제1 경계 영역 사이에 있다. 블록 636의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 638의 예는, Y 축과 관련하여, 게이트 패턴(214(3))이 갭(226(4))을 남기도록 사이즈가 정해지는데, 여기서, 갭(226(4))은 게이트 패턴(214(3))의 하단과 경계 영역(228(2)) 사이에 위치된다.
도 6c는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6c의 방법은, 하나 이상의 실시형태에 따른, 도 6b의 블록 602에 포함되는 추가 블록을 도시한다.
도 6c에서, 블록 602는 블록 642-646을 더 포함한다. 블록 642에서, 제4 활성 영역 패턴이 생성되는데, 여기서, 제1 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당한다. 도 6b의 블록 638의 맥락에서 상기에서 전개되는 예를 계속하면, 제4 활성 영역 패턴의 예는 도 2c의 핀 패턴(208P(5) 및 208P(6))이다. 따라서, 핀 패턴(208P(7))은 제5 활성 영역 패턴의 제1 부분에 상당하고, 핀 패턴(208P(5) 및 208P(6))은 제5 활성 영역 패턴의 제2 부분에 상당한다. 블록 642로부터, 플로우는 블록 644로 진행한다.
블록 644에서, 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀이 획정된다. 블록 642의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 644의 예는, 셀(212(5))이 핀 패턴(208P(5) 및 208P(6))을 포함한다는 것이다. 블록 644로부터, 플로우는 블록 646으로 진행한다.
블록 646에서, 제3 및 제1 셀이 인접하는데, 이것은, (i) 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역, (ii) 제2 갭으로 나타나고, 제2 갭은 제1 게이트 패턴과 제2 경계 영역 사이에 있다. 블록 644의 맥락에서 상기에서 전개되는 예를 계속하면, 제2 경계 영역의 예는 경계 영역(228(1))이다. 더 구체적으로, Y 축과 관련하여, 셀(212(5))은 셀(210(3))에 접한다. Y 축과 관련하여, 세 개의 핀 패턴의 중간 핀 패턴으로서, 핀 패턴(208P(6))이 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는데, 여기서, 후자는 핀 패턴(208P(5), 208P(6) 및 208P(7))에 의해 표현된다. 또한, 게이트 패턴(214(3))은 갭(226(3))을 남기도록 사이즈가 정해지는데, 여기서, 갭(226(3))은 게이트 패턴(217(3))의 하단과 경계 영역(228(1)) 사이에 위치된다.
도 6d는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6d의 방법은, 하나 이상의 실시형태에 따른, 도 6b의 블록 602에 포함되는 추가 블록을 도시한다.
도 6d에서, 블록 602는 블록 652-658을 더 포함한다. 블록 652에서, 제4 활성 영역 패턴이 생성되는데, 여기서, 제3 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당한다. 도 6b의 블록 638의 맥락에서 상기에서 전개되는 예를 계속하면, 제4 활성 영역 패턴의 예는 도 2c의 핀 패턴(208P(9) 및 208P(10))이다. 따라서, 핀 패턴(208P(8))은 제5 활성 영역 패턴의 제1 부분에 상당하고, 핀 패턴(208P(9) 및 208P(10))은 제5 활성 영역 패턴의 제2 부분에 상당한다. 블록 652로부터, 플로우는 블록 654로 진행한다.
블록 654에서, 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀이 획정된다. 블록 652의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 654의 예는, 셀(212(6))이 핀 패턴(208P(9) 및 208P(10))을 포함한다는 것이다. 블록 654로부터, 플로우는 블록 656으로 진행한다.
블록 656에서, 제3 및 제2 셀이 접하는데, 이것은 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역으로 나타난다. 블록 654의 맥락에서 상기에서 전개되는 예를 계속하면, 제2 경계 영역의 예는 경계 영역(228(3))이다. 더 구체적으로, Y 축과 관련하여, 셀(211(3))은 셀(212(6))에 접한다. Y 축과 관련하여, 세 개의 핀 패턴의 중간 핀 패턴으로서, 핀 패턴(208P(9))이 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는데, 여기서, 후자는 핀 패턴(208P(8), 208P(9) 및 208P(10))에 의해 표현된다. 블록 656으로부터, 플로우는 블록 658로 진행한다.
블록 658에서, 제2 게이트 패턴은 제2 경계 영역과 중첩되도록 사이즈가 정해진다. 블록 656의 맥락에서 상기에서 전개되는 예를 계속하면, 블록 658의 예는, 게이트 패턴(215(3))이, 핀 패턴(208P(9))을 비롯한, 경계 영역(228(3))과 중첩되도록 사이즈가 정해진다는 것이다.
도 6e는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6e의 방법은, 하나 이상의 실시형태에 따른, 도 6b의 블록 602에 포함되는 추가 블록을 도시한다.
도 6e에서, 블록 602는 블록 662-668을 더 포함한다. 블록 662에서, 제4 활성 영역 패턴이 생성되는데, 여기서, 제1 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당한다. 제1 활성 영역 패턴의 예는, 도 2d의 핀 패턴(208P(12) 및 208P(13))이다. 제4 활성 영역 패턴의 예는 도 2d의 핀 패턴(208P(11))이다. 따라서, 핀 패턴(208P(12) 및 208P(13))은 제5 활성 영역 패턴의 제1 부분에 상당하고, 핀 패턴(208P(11))은 제5 활성 영역 패턴의 제2 부분에 상당한다. 블록 662로부터, 플로우는 블록 664로 진행한다.
블록 664에서, 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀이 획정된다. 블록 662의 맥락에서 상기에서 전개되는 예를 계속하면, 제3 셀의 예는 셀(212(7))이고, 따라서 블록 664의 예는 셀(212(7))이 핀 패턴(208P(11))을 포함한다는 것이다. 블록 664로부터, 플로우는 블록 666으로 진행한다.
블록 666에서, 제3 및 제1 셀이 접하는데, 이것은 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역으로 나타난다. 또한 도 2d의 맥락 내에 있는 블록 664의 맥락에서 상기에서 전개되는 예를 계속하면, 제1 셀의 예는 셀(213(1))이고, 제1 경계 영역의 예는 경계 영역(228(5))이고, 제2 경계 영역의 예는 경계 영역(228(4))이다. 더 구체적으로, Y 축과 관련하여, 셀(212(7))은 셀(213(1))에 접한다. Y 축과 관련하여, 세 개의 핀 패턴의 중간 핀 패턴으로서, 핀 패턴(208P(12))이 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는데, 여기서, 후자는 핀 패턴(208P(11), 208P(12) 및 208P(13))에 의해 표현된다. 블록 666으로부터, 플로우는 블록 668로 진행한다.
블록 668에서, 제1 게이트 패턴은 제2 경계 영역과 중첩되도록 사이즈가 정해진다. 블록 666의 맥락에서 상기에서 전개되는 예를 계속하면, 제1 게이트 패턴의 예는 게이트 패턴(216(1))이고, 따라서 블록 668의 예는, 게이트 패턴(216(1))이, 핀 패턴(208P(12))을 비롯한, 경계 영역(228(4))과 중첩되도록 사이즈가 정해진다는 것이다.
도 6f는, 몇몇 실시형태에 따른, 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
더 구체적으로, 도 6f의 방법은, 하나 이상의 실시형태에 따른, 도 6b의 블록 602에 포함되는 추가 블록을 도시한다.
도 6f에서, 블록 602는 블록 672-676을 더 포함한다. 블록 672에서, 제4 활성 영역 패턴이 생성되는데, 여기서, 제3 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당한다. 도 6b의 블록 638의 맥락에서 상기에서 전개되는 예를 계속하면, 제3 활성 영역 패턴의 예는 핀 패턴(208P(19))이고, 제4 활성 영역 패턴의 예는 도 2e의 핀 패턴(208P(17) 및 208P(18))이다. 따라서, 핀 패턴(208P(19))은 제5 활성 영역 패턴의 제1 부분에 상당하고, 핀 패턴(208P(17) 및 208P(18))은 제5 활성 영역 패턴의 제2 부분에 상당한다. 블록 672로부터, 플로우는 블록 674로 진행한다.
블록 674에서, 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀이 획정된다. 블록 672의 맥락에서 상기에서 전개되는 예를 계속하면, 제3 셀의 예는 셀(212(11))이고, 따라서 블록 674의 예는 셀(212(11))이 핀 패턴(208P(17) 및 208P(18))를 포함한다는 것이다. 블록 674로부터, 플로우는 블록 676으로 진행한다.
블록 676에서, 제3 및 제2 셀이 접하는데, 이것은, (i) 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역, (ii) 제2 갭으로 나타나고, 제2 갭은 제2 게이트 패턴과 제2 경계 영역 사이에 있다. 블록 674의 맥락에서 상기에서 전개되는 예를 계속하면, 제1 및 제2 게이트 패턴의 예는 대응하는 게이트 패턴(216(3) 및 216(2))이고, 제1 경계 영역의 예는 경계 영역(228(8))이고, 제2 경계 영역의 예는 경계 영역(228(7))이다. 더 구체적으로, Y 축과 관련하여, 셀(212(11))은 셀(213(2))에 접한다. Y 축과 관련하여, 세 개의 핀 패턴의 중간 핀 패턴으로서, 핀 패턴(208P(18))이 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는데, 여기서, 후자는 핀 패턴(208P(17), 208P(18) 및 208P(19))에 의해 표현된다. 또한, 게이트 패턴(216(2))은 갭(226(9))을 남기도록 사이즈가 정해지는데, 여기서 갭(226(9))은 게이트 패턴(217(4))의 하단과 경계 영역(228(7)) 사이에 위치된다.
도 7은, 몇몇 실시형태에 따른, 전자 설계 자동화(electronic design automation; EDA) 시스템(700)의 블록 다이어그램이다.
몇몇 실시형태에서, EDA 시스템(700)은 자동 배치 및 배선(APR) 시스템을 포함한다. 하나 이상의 실시형태에 따른 PG 레이아웃 다이어그램을 생성하는 본원에서 설명되는 방법은, 몇몇 실시형태에 따라, 예를 들면, EDA 시스템(700)을 사용하여 구현 가능하다.
몇몇 실시형태에서, EDA 시스템(700)은, 하드웨어 프로세서(702) 및 비일시적 컴퓨터 판독 가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(704)는, 다른 것들 중에서도, 컴퓨터 프로그램 코드(706), 즉 실행가능 명령어의 세트로 인코딩된다, 즉, 컴퓨터 프로그램 코드(706), 즉 실행가능 명령어를 저장한다. 하드웨어 프로세서(702)에 의한 명령어(706)의 실행은 실시형태에 따른 방법, 예를 들면, 하나 이상의 실시형태에 따라 본원에서 설명되는 방법(이하, 언급된 프로세스 및/또는 방법)의 일부 또는 전체를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독 가능 저장 매체(704)에 전기적으로 커플링된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 커플링된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는, 프로세서(702) 및 컴퓨터 판독 가능 저장 매체(704)가 네트워크(714)를 통해 외부 엘리먼트에 연결할 수 있도록, 네트워크(714)에 연결된다. 프로세서(702)는, 시스템(700)으로 하여금 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(704)에 인코딩되는 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시형태에서, 프로세서(702)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(704)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(704)는 콤팩트 디스크 리드 온리 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 리드/라이트(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시형태에서, 저장 매체(704)는, 시스템(700)으로 하여금 (그러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는 경우) 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하도록 구성되는 컴퓨터 프로그램 코드(명령어)(706)를 저장한다. 하나 이상의 실시형태에서, 저장 매체(704)는 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시형태에서, 저장 매체(704)는 본원에서 개시되는 바와 같은 표준 셀 및 본원에서 개시되는 것과 같은 하나 이상의 레이아웃 다이어그램(708)을 포함하는 표준 셀의 라이브러리(707)를 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로부(circuitry)에 커플링된다. 하나 이상의 실시형태에서, I/O 인터페이스(710)는 정보 및 커맨드를 프로세서(702)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 커플링되는 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는, 시스템(700)이, 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(714)와 통신하는 것을 허용한다. 네트워크 인터페이스(712)는, 블루투스(BLUETOOTH), 와이파이(WIFI), 와이맥스(WIMAX), GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 두 개 이상의 시스템(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신되는 정보는, 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리, 및/또는 프로세서(702)에 의한 프로세싱을 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전송된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI에 관련되는 정보를 수신하도록 구성된다. 정보는 유저 인터페이스(UI)(742)로서 컴퓨터 판독 가능 매체(704)에 저장된다.
몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 EDA 시스템(700) 상에서 실행되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 표준 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO
Figure 112019123069959-pat00001
와 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
몇몇 실시형태에서, 프로세스는 비일시적 컴퓨터 판독 가능 기록 매체에 저장되는 프로그램의 기능으로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는, 외부/착탈식 및/또는 내부/내장형 스토리지 또는 메모리 유닛, 예를 들면, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드, 및 등등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 8은, 몇몇 실시형태에 따른, 집적 회로(IC) 제조 시스템(800), 및 그와 관련되는 IC 제조 플로우의 블록 다이어그램이다. 몇몇 실시형태에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은, IC 디바이스(860)를 제조하는 것과 관련되는 설계, 개발, 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는, 설계 하우스(820), 마스크 하우스(830), 및 IC 제조자/제작자(fabricator; "팹(fab)")(850)와 같은 엔티티를 포함한다. 시스템(800) 내의 엔티티는 통신 네트워크에 의해 연결된다. 몇몇 실시형태에서, 통신 네트워크는 단일의 네트워크이다. 몇몇 실시형태에서, 통신 네트워크는, 인트라넷 및 인터넷과 같은 여러 가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상으로 서비스를 제공하고 및/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 몇몇 실시형태에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 두 개 이상이 단일의 더 큰 회사에 의해 소유된다. 몇몇 실시형태에서, 설계 하우스(820), 마스크 하우스(830) 및 IC 팹(850) 중 두 개 이상이 공통 시설에서 공존하며 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 IC 디바이스(860)를 위해 설계되는 다양한 기하학적 형상의 패턴을 포함한다. 기하학적 형상의 패턴은, 제조될 IC 디바이스(860)의 다양한 컴포넌트를 구성하는 금속, 산화물, 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 피쳐를 형성한다. 예를 들면, IC 설계 레이아웃 다이어그램(822) 중 일부는 다양한 IC 피쳐, 예컨대, 반도체 기판(예컨대 실리콘 웨이퍼)에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 배선(interlayer interconnection)의 금속 라인 또는 비아, 및 패드를 본딩하기 위한 개구, 및 반도체 기판 상의 다양한 재료 층을 포함한다. 설계 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위한 적절한 설계 프로시져를 구현한다. 설계 프로시져는, 로직 설계, 물리적 설계 또는 배치 및 배선(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 형상의 패턴의 정보를 갖는 하나 이상의 데이터 파일에서 제시된다. 예를 들면, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(data preparation)(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는, IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크(845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는 마스크 데이터 준비(mask data preparation)(832)를 수행하는데, 이 경우, IC 설계 레이아웃 다이어그램(822)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(832)는 마스크 제조(844)에 RDF를 제공한다. 마스크 제조(844)는 마스크 노광기(mask writer)를 포함한다. 마스크 노광기는 RDF를, 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(822)은 마스크 노광기의 특정한 특성 및/또는 IC 팹(850)의 요건을 준수하도록 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 별개의 엘리먼트로서 예시되어 있다. 몇몇 실시형태에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 일괄적으로 마스크 데이터 준비로 칭해질 수 있다.
몇몇 실시형태에서, 마스크 데이터 준비(832)는, 회절, 간섭, 다른 프로세스 효과 및 등등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 몇몇 실시형태에서, 마스크 데이터 준비(832)는, 축외 조명(off-axis illumination), 서브해상도 지원 피쳐(sub-resolution assist feature), 위상 시프팅 마스크, 다른 적절한 기술, 및 등등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques; RET)을 포함한다. 몇몇 실시형태에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
몇몇 실시형태에서, 마스크 데이터 준비(832)는, 충분한 마진을 보장하기 위해, 반도체 제조 프로세스에서의 가변성을 고려하기 위해, 및 등등을 위해, 소정의 기하학적 형상의 제약 및/또는 연결성 제약을 포함하는 마스크 생성 규칙의 세트를 가지고 OPC의 프로세스를 거친 IC 설계 레이아웃 다이어그램(822)을 체크하는 마스크 규칙 체커(mask rule checker; MRC)를 포함한다. 몇몇 실시형태에서, MRC는 마스크 제조(844) 동안의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(822)을 수정하는데, 이것은 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수도 있다.
몇몇 실시형태에서, 마스크 데이터 준비(832)는, IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(822)에 기초하여 이 프로세싱을 시뮬레이팅하여 IC 디바이스(860)와 같은 시뮬레이팅된 제조 디바이스(simulated manufactured device)를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련되는 파라미터, IC를 제조하기 위해 사용되는 툴과 관련되는 파라미터, 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오차 보강 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자, 및 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 몇몇 실시형태에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후, 시뮬레이팅된 디바이스가 형상에서 설계 규칙을 만족시킬 만큼 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(822)을 추가로 개선한다(refine).
마스크 데이터 준비(832)의 상기 설명은 명확성을 위해 단순화되었다는 것이 이해되어야 한다. 몇몇 실시형태에서, 데이터 준비(832)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피쳐를 포함한다. 추가적으로, 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용되는 프로세스는 여러 가지 상이한 순서로 실행될 수도 있다.
마스크 데이터 준비(832) 이후 그리고 마스크 제조(844) 동안, 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(845) 또는 마스크(845)의 그룹이 제조된다. 몇몇 실시형태에서, 마스크 제조(844)는 IC 설계 레이아웃 다이어그램(822)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 몇몇 실시형태에서, 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(포토 마스크 또는 레티클)(845) 상에 패턴을 형성하기 위해 전자 빔(e-beam) 또는 다수의 e-빔의 메커니즘이 사용된다. 마스크(845)는 다양한 기술에서 형성될 수 있다. 몇몇 실시형태에서, 마스크(845)는 바이너리 기술을 사용하여 형성된다. 몇몇 실시형태에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들면, 포토레지스트)를 노광하기 위해 사용되는 방사선 빔, 예컨대 자외선(ultraviolet; UV) 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 마스크(845)의 바이너리 마스크 버전은, 투명 기판(예를 들면, 용융된 석영) 및 바이너리 마스크의 불투명 영역에 코팅되는 불투명 재료(예를 들면, 크롬)를 포함한다. 다른 예에서, 마스크(845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(845)의 위상 시프트 마스크(phase shift mask; PSM) 버전에서, 위상 시프트 마스크 상에 형성되는 패턴의 다양한 피쳐는, 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교대하는 PSM일 수 있다. 마스크 제조(844)에 의해 생성되는 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들면, 그러한 마스크(들)는, 반도체 웨이퍼(853) 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(853) 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(850)은 웨이퍼 제조(852)를 포함한다. IC 팹(850)은, 여러가지 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업장이다. 몇몇 실시형태에서, IC 팹(850)은 반도체 파운드리(semiconductor foundry)이다. 예를 들면, 복수의 IC 제품의 프론트 엔드 제조(라인 프론트 엔드(front-end-of-line: FEOL) 제조)를 위한 제조 설비가 있을 수도 있는 반면, 제2 제조 설비가 IC 제품의 배선 및 패키징을 위한 백 엔드 제조(라인 백엔드(back-end-of-line; BEOL) 제조)를 제공할 수도 있고, 제3 제조 설비가 파운드리 비즈니스를 위한 다른 서비스를 제공할 수도 있다.
IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 마스크 하우스(830)에 의해 제조되는 마스크(들)(845)를 사용한다. 따라서, IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용한다. 몇몇 실시형태에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하여 IC 팹(850)에 의해 제조된다. 몇몇 실시형태에서, IC 제조는 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 재료 층이 상부에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는, (후속하는 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 인터커넥트, 및 등등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들면, 도 8의 시스템(800)), 및 그와 관련되는 IC 제조 플로우에 관한 세부 사항은, 예를 들면, 2016년 2월 9일자로 허여된 미국 특허 번호 제9,256,709호, 2015년 10월 1일자로 공개된 미국 공개 공보 번호 제20150278429호, 2014년 2월 6일자로 공개된 미국 공개 공보 번호 제20140040838호, 및 2007년 8월 21일자로 허여된 미국 특허 번호 제7,260,442호에서 발견되는데, 이들 각각의 전체는 참조에 의해 본원에 통합된다.
한 실시형태에서, 반도체 디바이스는: 대응하는 제1, 제2 및 제1 구성 구성을 가지며, 실질적으로 제1 방향으로 연장되는 대응하는 장축을 갖는 제1, 제2 및 제3 활성 영역; 제1 방향에 실질적으로 수직인 제2 방향과 관련하여, 제2 활성 영역은 제1 활성 영역과 제3 활성 영역 사이에 있음; 실질적으로 제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 구조체; 제1 게이트 구조체는 제1 활성 영역 및 제2 활성 영역의 적어도 제1 부분 위에 있음; 제2 게이트 구조체는 제3 활성 영역 및 제2 활성 영역의 적어도 제2 부분 위에 있음; 제1 게이트 구조체, 제1 활성 영역 및 제2 활성 영역의 제1 부분을 포함하는 제1 셀 영역; 제2 게이트 구조체, 제3 활성 영역 및 제2 활성 영역의 제2 부분을 포함하는 제2 셀 영역; 제2 방향과 관련하여, 제2 활성 영역의 대략적인 정중선과 실질적으로 정렬되는 제1 및 제2 셀 영역의 중첩부에 상당하는 제1 경계 영역을 포함하되; 제2 방향과 관련하여: 제2 게이트 구조체는 제1 경계 영역과 중첩되고; 그리고 제1 게이트 구조체는 제1 경계 영역까지 연장되지 않는다. 한 실시형태에서, 제1, 제2 및 제3 활성 영역은 실질적으로 제1 방향으로 연장되는 대응하는 장축을 갖는 대응하는 하나 이상의 핀 구조체를 가지고 구성된다. 한 실시형태에서, 제1 및 제2 전도성 구성은, 대응하게, PMOS 및 NMOS이거나; 또는 제1 및 제2 전도성 구성은, 대응하게, NMOS 및 PMOS이다. 한 실시형태에서, 제1 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 제4 활성 영역은 제1 전도성 구성을 가지며; 반도체 디바이스는: 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되; 제2 방향과 관련하여: 제4 활성 영역의 대략적인 정중선은 제1 셀 영역과 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고 제1 게이트 구조체는 제2 경계 영역까지 연장되지 않는다. 한 실시형태에서, 제3 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 제4 활성 영역은 제1 전도성 구성을 가지며; 반도체 디바이스는 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하고; 그리고 제2 방향과 관련하여: 제4 활성 영역의 대략적인 정중선은 제1 셀 영역과 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고 제2 게이트 구조체는 제2 경계 영역과 중첩된다. 한 실시형태에서, 제1 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 제4 활성 영역은 제1 전도성 구성을 가지며; 반도체 디바이스는 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하고; 그리고 제2 방향과 관련하여: 제4 활성 영역의 대략적인 정중선은 제1 셀 영역과 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고 제1 게이트 구조체는 제2 경계 영역과 중첩된다. 한 실시형태에서, 제3 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 제4 활성 영역은 제1 전도성 구성을 가지며; 반도체 디바이스는 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하고; 그리고 제2 방향과 관련하여: 제4 활성 영역의 대략적인 정중선은 제3 셀 영역과 제2 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고 제2 게이트 구조체는 제2 경계 영역까지 연장되지 않는다. 한 실시형태에서, 제2 셀 영역은 제5 활성 영역의 제1 부분에 상당하는 제4 활성 영역 - 제4 및 제5 활성 영역은 제2 전도성 구성을 가짐 - ; 및 제5 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되; 제2 방향과 관련하여: 제5 활성 영역의 대략적인 정중선은 제1 및 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고 제2 게이트 구조체는 제2 경계 영역까지 연장되지 않고; 제1 셀 영역은, 제7 활성 영역의 제1 부분에 상당하는 제6 활성 영역 - 제6 및 제7 활성 영역은 제2 전도성 구성을 가짐 - ; 제7 활성 영역의 제2 부분을 포함하는 제4 셀 영역을 더 포함하고; 그리고 제2 방향과 관련하여: 제7 활성 영역의 대략적인 정중선은 제1 셀 영역과 제4 셀 영역 사이에 있는 제3 경계 영역에 상당하고; 그리고 제1 게이트 구조체는 제2 경계 영역까지 연장되지 않고; 그리고 제1 게이트 구조체는 제3 경계 영역과 중첩된다.
한 실시형태에서, (반도체 디바이스를 제조하는) 방법은 (비일시적 컴퓨터 판독 가능 매체 상에 저장되는 레이아웃 다이어그램 - 반도체 디바이스는 레이아웃 다이어그램에 기초함 - 를 위해) 다음을 포함하는 레이아웃 다이어그램을 생성하는 단계를 포함한다: 제1 방향에 실질적으로 평행하게 연장되며, 대응하는 제1, 제2 및 제1 전도성 타입으로 지정되는 제1, 제2 및 제3 활성 영역 패턴을 생성하는 단계; 제1 방향에 실질적으로 수직인 제2 방향과 관련하여, 제1 활성 영역 패턴과 제3 활성 영역 패턴 사이에 제2 활성 영역 패턴을 배치하는 단계; 실질적으로 제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 패턴을 생성하는 단계; 제1 게이트 패턴을 제1 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제1 부분 위에 배치하는 단계; 제2 게이트 패턴을 제3 활성 영역 패턴 및 제2 활성 영역 패턴의 적어도 제2 부분 위에 배치하는 단계; 제1 게이트 패턴, 제1 활성 영역 패턴 및 제2 활성 영역 패턴의 제1 부분을 포함하는 제1 셀을 획정하는 단계; 제2 게이트 패턴, 제3 활성 영역 패턴 및 제2 활성 영역 패턴의 제2 부분을 포함하는 제2 셀을 획정하는 단계; 제2 방향과 관련하여, 제1 및 제2 셀을 실질적으로 접하게 하여, 제2 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제1 경계 영역을 형성하는 단계; 및 제2 방향과 관련하여: 제1 경계 영역과 중첩되도록 제2 게이트 패턴의 사이즈를 정하는 단계; 및 제1 게이트 패턴과 제1 경계 영역 사이에 있는 제1 갭을 남기도록 제1 게이트 패턴의 사이즈를 정하는 단계. 한 실시형태에서, 방법은: 레이아웃 다이어그램에 기초하여, 다음의 것: (A) 하나 이상의 포토리소그래피 노광을 행하는 단계; (B) 하나 이상의 반도체 마스크를 제조하는 단계; 또는 (C) 반도체 집적 회로의 층에서 적어도 하나의 컴포넌트를 제조하는 단계 중 적어도 하나를 더 포함한다. 한 실시형태에서, 방법은: 제1 및 제2 전도성 타입을, 대응하게, P 타입 및 N 타입이 되도록 지정하는 단계; 또는 제1 및 제2 전도성 타입을, 대응하게, N 타입 및 P 타입이 되도록 지정하는 단계를 더 포함한다. 한 실시형태에서, 제1, 제2 및 제3 활성 영역 패턴의 각각은 하나 이상의 대응하는 핀 패턴에 의해 표현된다. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제1 방향에 실질적으로 평행하게 연장되며, 제1 전도성 타입으로 지정되는 제4 활성 영역 패턴을 생성하는 단계; 제1 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당함; 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 및 제2 방향과 관련하여, 제3 및 제1 셀을 실질적으로 접하게 하여: 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역; 및 제1 게이트 패턴과 제2 경계 영역 사이에 있는 제2 갭을 형성하는 단계. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제1 방향에 실질적으로 평행하게 연장되며, 제1 전도성 타입으로 지정되는 제4 활성 영역 패턴을 생성하는 단계; 제3 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당함; 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 제2 방향과 관련하여, 제3 및 제2 셀을 실질적으로 접하게 하여: 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역을 형성하는 단계; 및 제2 경계 영역과 중첩되도록 제2 게이트 패턴의 사이즈를 정하는 단계. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제1 방향에 실질적으로 평행하게 연장되며, 제1 전도성 타입으로 지정되는 제4 활성 영역 패턴을 생성하는 단계; 제1 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 부분 및 제2 부분에 상당함; 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 제2 방향과 관련하여, 제3 및 제1 셀을 실질적으로 접하게 하여: 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역을 형성하는 단계; 및 제2 경계 영역과 중첩되도록 제1 게이트 패턴의 사이즈를 정하는 단계. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제1 방향에 실질적으로 평행하게 연장되며, 제1 전도성 타입으로 지정되는 제4 활성 영역 패턴을 생성하는 단계; 제3 및 제4 활성 영역 패턴은 제5 활성 영역 패턴의 대응하는 제1 및 제2 부분에 상당함; 제5 활성 영역 패턴의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 제2 방향과 관련하여, 제3 및 제2 셀을 실질적으로 접하게 하여: 제5 활성 영역 패턴의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역; 및 제2 게이트 패턴과 제2 경계 영역 사이에 있는 제2 갭을 형성하는 단계.
한 실시형태에서, (반도체 디바이스를 제조하기 위한) 시스템은 적어도 하나의 프로세서 및 하나 이상의 프로그램를 위한 컴퓨터 프로그램 코드를 포함하는 적어도 하나의 메모리를 포함하는데, 적어도 하나의 메모리, 컴퓨터 프로그램 코드 및 적어도 하나의 프로세서는, 시스템으로 하여금 (비일시적 컴퓨터 판독 가능 매체 상에 저장되는 레이아웃 다이어그램 - 반도체 디바이스는 레이아웃 다이어그램에 기초함 - 를 위해) 다음을 포함하는 레이아웃 다이어그램을 생성하는 단계를 실행하게 하도록 구성된다: 제1, 제2 및 제3 세트 - 각각의 세트는 하나 이상의 핀 패턴을 포함하고, 제1 방향에 실질적으로 평행하게 연장되는 각각의 핀 패턴은 대응하는 제1, 제2 및 제1 전도성 타입으로 지정됨 - 를 생성하는 단계; 제1 방향에 실질적으로 수직인 제2 방향과 관련하여, 제1 세트와 제3 세트 사이에 제2 세트를 배치하는 단계; 실질적으로 제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 패턴을 생성하는 단계; 제1 게이트 패턴을 제1 세트 및 제2 세트의 적어도 제1 부분 위에 배치하는 단계; 제2 게이트 패턴을 제3 세트 및 제2 세트의 적어도 제2 부분 위에 배치하는 단계; 제1 게이트 패턴, 제1 세트 및 제2 세트의 제1 부분을 포함하는 제1 셀을 획정하는 단계; 제2 게이트 패턴, 제3 세트 및 제2 세트의 제2 부분을 포함하는 제2 셀을 획정하는 단계; 제2 방향과 관련하여, 제1 및 제2 셀을 실질적으로 접하게 하여, 제2 세트의 대략적인 정중선과 실질적으로 정렬되는 제1 경계 영역을 형성하는 단계; 및 제2 방향과 관련하여: 제2 게이트 패턴을 제1 경계 영역과 중첩되도록 배치하는 단계; 및 제1 게이트 패턴과 제1 경계 영역 사이에 있는 제1 갭을 남기도록 제1 게이트 패턴을 배치하는 단계. 한 실시형태에서, 시스템은, 다음의 것 중 적어도 하나를 더 포함한다: 레이아웃 다이어그램에 기초하여 하나 이상의 반도체 마스크를 제조하도록 구성되는 마스킹 설비; 또는 레이아웃 다이어그램에 기초하여 반도체 집적 회로의 층에 적어도 하나의 컴포넌트를 제조하도록 구성되는 제조 설비. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제5 세트의 제1 부분에 상당하는 제4 세트 - 제4 및 제5 세트는 제2 전도성 타입을 가짐 - 를 생성하는 단계; 제4 세트를 포함하도록 상기 제2 셀을 추가로 획정하는 단계; 상기 제5 활성 영역의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 및 제2 방향과 관련하여, 제3 셀 및 제2 셀을 실질적으로 접하게 하여: 제5 세트의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역; 및 제2 게이트 패턴과 제2 경계 영역 사이에 있는 제2 갭을 형성하는 단계. 한 실시형태에서, 레이아웃 다이어그램을 생성하는 단계는 다음을 더 포함한다: 제5 세트의 제1 부분에 상당하는 제4 세트를 생성하는 단계; 제4 세트 - 제4 및 제5 세트는 제2 전도성 타입을 가짐 - 를 포함하도록 제1 셀을 추가로 획정하는 단계; 제5 활성 영역의 제2 부분을 포함하도록 제3 셀을 획정하는 단계; 제2 방향과 관련하여, 제3 셀 및 제1 셀을 실질적으로 접하게 하여: 제5 세트의 대략적인 정중선과 실질적으로 정렬되는 제2 경계 영역을 형성하는 단계; 및 제2 경계 영역과 중첩되도록 제1 게이트 패턴의 사이즈를 정하는 단계.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨닫아야 한다.

Claims (20)

  1. 반도체 디바이스로서:
    제1, 제2 및 제3 활성 영역 - 상기 제1 및 제3 활성 영역은 제1 전도성 구성을 가지고, 상기 제2 활성 영역은 제2 전도성 구성을 가지며, 상기 제1, 제2 및 제3 활성 영역은 제1 방향으로 연장되는 대응하는 장축을 가짐 - ;
    상기 제1 방향에 수직인 제2 방향과 관련하여, 상기 제2 활성 영역은 상기 제1 활성 영역과 상기 제3 활성 영역 사이에 있음;
    상기 제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 구조체;
    상기 제1 게이트 구조체는 상기 제1 활성 영역 및 상기 제2 활성 영역의 적어도 제1 부분 위에 있음;
    상기 제2 게이트 구조체는 상기 제3 활성 영역 및 상기 제2 활성 영역의 적어도 제2 부분 위에 있음;
    상기 제1 게이트 구조체, 상기 제1 활성 영역 및 상기 제2 활성 영역의 상기 제1 부분을 포함하는 제1 셀 영역;
    상기 제2 게이트 구조체, 상기 제3 활성 영역 및 상기 제2 활성 영역의 상기 제2 부분을 포함하는 제2 셀 영역;
    상기 제2 방향과 관련하여, 상기 제2 활성 영역의 정중선과 정렬되는 상기 제1 및 제2 셀 영역의 중첩부에 상당하는 제1 경계 영역을 포함하되;
    상기 제2 방향과 관련하여:
    상기 제2 게이트 구조체는 상기 제1 경계 영역과 중첩되고; 그리고
    상기 제1 게이트 구조체는 상기 제1 경계 영역까지 연장되지 않고,
    상기 제1, 제2 및 제3 활성 영역은 상기 제1 방향으로 연장되는 대응하는 장축을 갖는 대응하는 하나 이상의 핀 구조체로 구성되는, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 전도성 구성은, 대응하게, PMOS 및 NMOS이거나; 또는
    상기 제1 및 제2 전도성 구성은, 대응하게, NMOS 및 PMOS인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 상기 제4 활성 영역은 제1 전도성 구성을 가지며;
    상기 반도체 디바이스는:
    상기 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제4 활성 영역의 정중선은, 상기 제1 셀 영역과 상기 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고
    상기 제1 게이트 구조체는 상기 제2 경계 영역까지 연장되지 않는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제3 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 상기 제4 활성 영역은 상기 제1 전도성 구성을 가지며;
    상기 반도체 디바이스는:
    상기 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제4 활성 영역의 정중선은, 상기 제1 셀 영역과 상기 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고
    상기 제2 게이트 구조체는 상기 제2 경계 영역과 중첩되는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 상기 제4 활성 영역은 제1 전도성 구성을 가지며;
    상기 반도체 디바이스는:
    상기 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제4 활성 영역의 정중선은, 상기 제1 셀 영역과 상기 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고
    상기 제1 게이트 구조체는 상기 제2 경계 영역과 중첩되는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제3 활성 영역은 제4 활성 영역의 제1 부분에 상당하되, 상기 제4 활성 영역은 상기 제1 전도성 구성을 가지며;
    상기 반도체 디바이스는:
    상기 제4 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제4 활성 영역의 정중선은 상기 제3 셀 영역과 상기 제2 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고
    상기 제2 게이트 구조체는 상기 제2 경계 영역까지 연장되지 않는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제2 셀 영역은:
    제5 활성 영역의 제1 부분에 상당하는 제4 활성 영역 - 상기 제4 및 제5 활성 영역은 상기 제2 전도성 구성을 가짐 - ; 및
    상기 제5 활성 영역의 제2 부분을 포함하는 제3 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제5 활성 영역의 정중선은 상기 제1 셀 영역과 상기 제3 셀 영역 사이에 있는 제2 경계 영역에 상당하고; 그리고
    상기 제2 게이트 구조체는 상기 제2 경계 영역까지 연장되지 않으며;
    상기 제1 셀 영역은:
    제7 활성 영역의 제1 부분에 상당하는 제6 활성 영역 - 상기 제6 및 제7 활성 영역은 상기 제2 전도성 구성을 가짐 - ;
    상기 제7 활성 영역의 제2 부분을 포함하는 제4 셀 영역을 더 포함하되;
    상기 제2 방향과 관련하여:
    상기 제7 활성 영역의 정중선은 상기 제1 셀 영역과 상기 제4 셀 영역 사이에 있는 제3 경계 영역에 상당하고; 그리고
    상기 제1 게이트 구조체는 상기 제2 경계 영역까지 연장되지 않으며; 그리고
    상기 제1 게이트 구조체는 제3 경계 영역과 중첩되는, 반도체 디바이스.
  9. 반도체 디바이스의 제조 방법으로서:
    비일시적 컴퓨터 판독 가능 매체 상에 저장되는 레이아웃 다이어그램 - 상기 반도체 디바이스는 상기 레이아웃 다이어그램에 기초함 - 을 위해, 상기 레이아웃 다이어그램을 생성하는 단계를 포함하되, 상기 레이아웃 다이어그램을 생성하는 단계는:
    제1 방향에 평행하게 연장되는 제1, 제2 및 제3 활성 영역 패턴 - 상기 제1 및 제3 활성 영역 패턴은 제1 전도성 타입으로 지정되고 상기 제2 활성 영역 패턴은 제2 전도성 타입으로 지정됨 - 을 생성하는 단계;
    상기 제1 방향에 수직인 제2 방향과 관련하여, 상기 제1 활성 영역 패턴과 상기 제3 활성 영역 패턴 사이에 상기 제2 활성 영역 패턴을 배치하는 단계;
    제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 패턴을 생성하는 단계;
    상기 제1 게이트 패턴을 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴의 적어도 제1 부분 위에 배치하는 단계;
    상기 제2 게이트 패턴을 상기 제3 활성 영역 패턴 및 상기 제2 활성 영역 패턴의 적어도 제2 부분 위에 배치하는 단계;
    상기 제1 게이트 패턴, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴의 상기 제1 부분을 포함하는 제1 셀을 획정하는 단계;
    상기 제2 게이트 패턴, 상기 제3 활성 영역 패턴 및 상기 제2 활성 영역 패턴의 상기 제2 부분을 포함하는 제2 셀을 획정하는 단계;
    상기 제2 방향과 관련하여, 상기 제1 및 제2 셀을 접하게 하여, 상기 제2 활성 영역 패턴의 정중선과 정렬되는 제1 경계 영역을 형성하는 단계; 및
    상기 제2 방향과 관련하여:
    상기 제1 경계 영역과 중첩되도록 상기 제2 게이트 패턴의 사이즈를 정하는 단계; 및
    상기 제1 게이트 패턴과 상기 제1 경계 영역 사이에 있는 제1 갭을 남기도록 상기 제1 게이트 패턴의 사이즈를 정하는 단계
    를 포함하고,
    상기 제1 활성 영역 패턴, 상기 제2 활성 영역 패턴 및 상기 제3 활성 영역 패턴 각각은, 하나 이상의 대응 핀 패턴에 의해 표현되는 것인, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스를 제조하기 위한 시스템으로서:
    적어도 하나의 프로세서; 및
    하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 적어도 하나의 메모리를 포함하되;
    상기 적어도 하나의 메모리, 상기 컴퓨터 프로그램 코드 및 상기 적어도 하나의 프로세서는 상기 시스템으로 하여금:
    비일시적 컴퓨터 판독 가능 매체 상에 저장되는 레이아웃 다이어그램 - 상기 반도체 디바이스는 상기 레이아웃 다이어그램에 기초함 - 을 위해, 상기 레이아웃 다이어그램을 생성하는 단계를 실행하게 하도록 구성되고, 상기 레이아웃 다이어그램을 생성하는 단계는:
    제1, 제2 및 제3 세트 - 각각의 세트는 하나 이상의 핀 패턴을 포함하고, 제1 방향에 평행하게 연장되는 각각의 핀 패턴은 대응하는 제1, 제2 및 제1 전도성 타입으로 지정됨 - 를 생성하는 단계;
    상기 제1 방향에 수직인 제2 방향과 관련하여, 상기 제1 세트와 제3 세트 사이에 상기 제2 세트를 배치하는 단계;
    상기 제2 방향으로 연장되는 대응하는 장축을 갖는 제1 및 제2 게이트 패턴을 생성하는 단계;
    상기 제1 게이트 패턴을 상기 제1 세트 및 상기 제2 세트의 적어도 제1 부분 위에 배치하는 단계;
    상기 제2 게이트 패턴을 상기 제3 세트 및 상기 제2 세트의 적어도 제2 부분 위에 배치하는 단계;
    상기 제1 게이트 패턴, 상기 제1 세트 및 상기 제2 세트의 상기 제1 부분을 포함하는 제1 셀을 획정하는 단계;
    상기 제2 게이트 패턴, 상기 제3 세트 및 상기 제2 세트의 상기 제2 부분을 포함하는 제2 셀을 획정하는 단계;
    상기 제2 방향과 관련하여, 상기 제1 및 제2 셀을 접하게 하여, 상기 제2 세트의 정중선과 정렬되는 제1 경계 영역을 형성하는 단계; 및
    상기 제2 방향과 관련하여:
    상기 제2 게이트 패턴을 상기 제1 경계 영역과 중첩되도록 배치하는 단계; 및
    상기 제1 게이트 패턴과 상기 제1 경계 영역 사이에 있는 제1 갭을 남기도록 상기 제1 게이트 패턴을 배치하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020190120147A 2018-09-28 2019-09-27 셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템 KR102281559B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862738934P 2018-09-28 2018-09-28
US62/738,934 2018-09-28
US16/579,775 US10977418B2 (en) 2018-09-28 2019-09-23 Semiconductor device with cell region, method of generating layout diagram and system for same
US16/579,775 2019-09-23

Publications (2)

Publication Number Publication Date
KR20200037108A KR20200037108A (ko) 2020-04-08
KR102281559B1 true KR102281559B1 (ko) 2021-07-27

Family

ID=69945496

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190120147A KR102281559B1 (ko) 2018-09-28 2019-09-27 셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템

Country Status (4)

Country Link
US (2) US10977418B2 (ko)
KR (1) KR102281559B1 (ko)
CN (1) CN111048505B (ko)
TW (1) TWI709178B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10977418B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
DE102020132921A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. HALBLEITERVORRICHTUNG MIT GESTUFTEM GATESTUMPFGRÖßENPROFIL UND VERFAHREN ZUR HERSTELLUNG DAVON
US11842994B2 (en) 2020-04-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device having staggered gate-stub-size profile and method of manufacturing same
US11893333B2 (en) 2020-05-12 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid sheet layout, method, system, and structure
DE102021100870B4 (de) * 2020-05-12 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybridschicht-layout, -verfahren, -system und -struktur
US11509293B2 (en) * 2020-06-12 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Footprint for multi-bit flip flop
US11569246B2 (en) 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Four CPP wide memory cell with buried power grid, and method of fabricating same
KR20220003360A (ko) 2020-07-01 2022-01-10 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220023897A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치
US11637069B2 (en) * 2020-08-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with V2V rail and methods of making same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101821460B1 (ko) * 2014-11-26 2018-01-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 레이아웃 설계를 형성하기 위한 방법 및 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9831306B2 (en) * 2013-12-19 2017-11-28 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
KR102178732B1 (ko) 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102314778B1 (ko) 2015-08-21 2021-10-21 삼성전자주식회사 반도체 소자
US9461065B1 (en) 2016-03-11 2016-10-04 Pdf Solutions, Inc. Standard cell library with DFM-optimized M0 cuts and V0 adjacencies
KR102434991B1 (ko) * 2016-04-26 2022-08-22 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
US10236302B2 (en) 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
US10970450B2 (en) * 2016-11-29 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structures and semiconductor devices having same
US10977418B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
US10770472B2 (en) * 2018-10-31 2020-09-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101821460B1 (ko) * 2014-11-26 2018-01-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 레이아웃 설계를 형성하기 위한 방법 및 시스템

Also Published As

Publication number Publication date
US11568125B2 (en) 2023-01-31
US10977418B2 (en) 2021-04-13
KR20200037108A (ko) 2020-04-08
US20210209287A1 (en) 2021-07-08
TWI709178B (zh) 2020-11-01
CN111048505B (zh) 2022-09-09
CN111048505A (zh) 2020-04-21
US20200104462A1 (en) 2020-04-02
TW202020987A (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
KR102281559B1 (ko) 셀 영역을 갖는 반도체 디바이스, 및 이를 위한 레이아웃 다이어그램 생성 방법 및 시스템
US11861282B2 (en) Integrated circuit fin structure manufacturing method
US11983475B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
KR102320067B1 (ko) 집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템
US11741288B2 (en) Routing-resource-improving method of generating layout diagram, system for same and semiconductor device
US11552085B2 (en) Semiconductor device including memory cell and fin arrangements
US20240030069A1 (en) Integrated circuit in hybrid row height structure
TW202032262A (zh) 製造半導體元件之方法及用於製造半導體元件之系統
KR102413805B1 (ko) 반도체 디바이스, 레이아웃 다이어그램 생성 방법 및 이를 위한 시스템
KR102244993B1 (ko) 금속 절단 영역 위치 결정 방법 및 시스템
US20230253328A1 (en) Method of making a semiconductor device with v2v rail
US20230177249A1 (en) Semiconductor device with cell region
US12093627B2 (en) Semiconductor device, and method of forming same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant