KR20030074361A - 프로세스 파라미터를 결정하는 방법, 및 프로세스파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법 - Google Patents

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Abstract

반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터를 결정하기 위한 방법으로서, 반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 프로세스 파라미터 정보를 기초로 보정하여 제2 패턴을 얻는 공정과, 프로세스 파라미터 정보를 이용하여, 제2 패턴에 대응하고 또한 에칭 프로세스에 의해 반도체 웨이퍼 상에 형성되어야 할 제3 패턴을 예측하는 공정과, 제3 패턴을 제1 패턴과 비교함으로써 평가치를 얻는 공정과, 평가치가 소정의 조건을 만족하는지를 판단하는 공정과, 평가치가 소정의 조건을 만족하지 않는 것으로 판단된 경우에, 프로세스 파라미터 정보를 변경하는 공정을 포함한다.

Description

프로세스 파라미터를 결정하는 방법, 및 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법{METHOD FOR DETERMINING PROCESS PARAMETER, AND METHOD FOR DETERMINING AT LEAST ONE OF PROCESS PARAMETER AND DESIGN RULE}
본 발명은, 반도체 집적 회로의 제조에 이용하는 프로세스 파라미터를 결정하기 위한 방법, 및 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하기 위한 방법에 관한 것이다.
최근의 반도체 집적 회로(semiconductor integrated circuit)의 제조 기술의 진보는 눈부시며, 최소 가공 치수 0.18μm의 반도체 집적 회로가 양산되고 있다. 이러한 미세화는, 마스크 프로세스 기술, 리소그래피 프로세스 기술 및 에칭 프로세스 기술 등의 미세 패턴 형성 기술의 비약적인 진보에 의해서 실현되고 있다.
패턴 사이즈가 충분히 큰 시대에는, 거의 설계(design) 패턴대로의 패턴을 반도체 웨이퍼 상에 형성할 수가 있어, 요구되는 스펙을 만족하는 패턴을 웨이퍼 상에 형성할 수 있었다. 그러나, 패턴의 미세화가 진행됨에 따라, 설계 패턴대로의 패턴을 웨이퍼 상에 형성하는 것이 곤란해져, 요구되는 스펙을 만족하는 것이 어렵게 되고 있다.
상술한 바와 같은 문제에 대하여, 일본 특개평7-175204호 공보에는, 마스크 프로세스나 리소그래피 프로세스에 관한 파라미터를 최적화함으로써, 프로세스 조건을 최적화하는 방법이 제안되어 있다. 일본 특개2000-277426호 공보에는, 디바이스의 기본 패턴(라인 앤드 스페이스 패턴(L/S 패턴)이나 고립 패턴)에 대하여, 광 근접 효과 보정(optical proximity correction)(OPC)에 기초한 마스크의 바이어스량을 고려하여, 최적의 노광 조건을 설정하기 위한 방법이 제안되어 있다.
그러나, 특개2000-277426호 공보 등에 개시된 기술은, 마스크 프로세스나 리소그래피 프로세스만을 고려하여, 최적의 노광 조건을 설정할 뿐이다. 즉, 에칭 프로세스에서 생기는 치수 편차에 대해서는 고려되어 있지 않다. 그 때문에, 반드시 원하는 디바이스 패턴이 얻어진다고는 할 수 없다. 따라서, 특히 디바이스가 미세화된 경우, 상술한 종래 기술에서는, 요구를 만족하는 디바이스를 제작하는 것이 매우 곤란하다.
이와 같이, 종래의 방법에서는, 에칭 프로세스에서 생기는 치수 편차를 고려하지 않기 때문에, 적절한 프로세스 파라미터를 결정하는 것이 곤란하고, 그 결과,웨이퍼 상에 원하는 패턴을 형성하는 것이 곤란하였다.
한편, 일본 특원2000-199839호 공보에는, TAT(Turn Around Time)의 향상 및 칩 사이즈의 축소를 도모할 수 있는 방법이 제안되어 있다. 이 방법에서는, 우선, 차세대에서 사용되는 디자인 룰(D.R.)을 기초로 이전 세대의 설계 레이아웃을 컴팩션(compact)하여, 설계 레이아웃을 취득한다. 이어서, 컴팩션된 레이아웃을 이용하여, 마스크 데이터 처리(mask data processing)(MDP) 및 리소그래피 시뮬레이션을 행한다. 그리고, 얻어진 평가 결과를 디자인 룰에 피드백한다. 이 방법에서는, 실제의 디바이스의 레이아웃에 가까운 레이아웃 패턴을 기초로, 디자인 룰을 결정할 수 있다. 그에 따라, 실제로 발생할 수 있는 문제점을 미리 회피된 디자인 룰을 얻는 것이 가능하다.
그러나, 상기 방법에 의해서 얻어진 디자인 룰을 이용하여 설계 레이아웃을 작성해도, 반드시 원하는 칩 사이즈가 얻어진다고는 단정할 수 없다. 문제가 된 패턴에 대응하는 디자인 룰을 완화시키면(디자인 룰을 넓게 함), 그것 이외의 문제가 되지 않은 패턴에 대해서도 디자인 룰이 완화된다. 그 때문에, 칩 사이즈가 커져버린다.
따라서, 예를 들면 디자인 룰의 종류를 증가시키는 대책도 생각할 수 있다. 그러나, 모든 패턴에 대하여 개별적으로 디자인 룰을 할당하는 것은 불가능하다. 또한, 디자인 룰을 증가시키면, 설계 레이아웃을 작성하기 위한 부하가 증대되는 문제나, 디자인 룰 체크(D.R.C.)에 의한 검증이 복잡하게 되는 문제도 발생한다.
모든 패턴에 대하여 적절한 디자인 룰을 할당할 수 없으면, 소정의 프로세스여유도(latitude)를 만족하지 않는 위험 패턴(dangerous pattern)이 생길 우려가 있다. 또한, 디자인 룰은 칩 사이즈(칩 면적)와 밀접한 관계에 있어, 디자인 룰을 완화시키면 칩 면적은 증대하게 된다. 따라서, 위험 패턴의 개수 및 종류와 칩 사이즈와 디자인 룰과의 상호 관계를 파악함으로써, 적절한 디자인 룰을 설정하는 것이 중요하다.
또한, 위험 패턴의 개수 및 칩 면적은, 디자인 룰 뿐만아니라 프로세스 파라미터에 의해서도 변화한다. 예를 들면, 어떠한 디자인 룰을 설정해도, 노광 파장(λ), 렌즈의 개구 수(numerical aperture)(NA), 조명 형상(illumination shape)(σ, ε), 포토마스크의 위상/투과율, 및 중첩 오차(overlay error) 등에 따라서, 위험 패턴의 개수나 칩 면적은 변동한다.
따라서, 칩 사이즈 정보, 위험 패턴 정보, 디자인 룰 및 프로세스 파라미터의 관계를 적확하게 파악하여, 그와 같은 관계를 마스크 작성에 반영시키는 것이 중요하다. 그러나, 종래에는 그와 같은 관계를 충분히 마스크 작성에 반영시키지 않았기 때문에, 칩 사이즈를 가능한 한 작게 할 수 있는 최적의 디자인 룰 및 프로세스 파라미터를 결정하는 것이 곤란하였다.
이상과 같이, 종래에는, 에칭 프로세스에서 생기는 치수 편차를 고려하지 않았기 때문에, 적절한 프로세스 파라미터를 결정하는 것이 곤란하였다. 또한, 종래에는, 칩 사이즈를 가능한 한 작게 할 수 있는 적절한 디자인 룰 및 프로세스 파라미터를 결정하는 것이 곤란하였다. 그 때문에, 종래에는, 웨이퍼 상에 적절한 패턴을 형성하는 것이 곤란하였다.
도 1은 본 발명의 제1 실시예에 따른 시스템의 일례를 도시한 블록도
도 2는 본 발명의 제1 실시예에 따른 방법의 일례를 도시한 흐름도
도 3a∼도 3d는 본 발명의 제1 실시예에 따른 방법의 일례를 설명하기 위한 도면
도 4는 본 발명의 제1 실시예에 따른 방법을 스탠더드 셀에 적용한 경우에 대해 설명한 도면
도 5a 및 도 5b는 마스크 보정의 최소 그리드에 대하여 도시한 도면
도 6a∼도 6d는 마스크 상에서 허용되는 최소 패턴 치수에 대하여 도시한 도면
도 7a 및 도 7b는 본 발명의 제2 실시예의 원리를 설명하기 위한 도면
도 8은 본 발명의 제2 실시예에 따른 시스템의 일례를 도시한 블록도
도 9는 본 발명의 제2 실시예에 따른 방법의 일례를 도시한 흐름도
도 10은 본 발명의 제2 실시예에 따른 시스템의 다른 예를 나타낸 블록도
도 11은 본 발명의 제2 실시예에 따른 방법의 다른 예를 나타낸 흐름도
<도면의 주요 부분에 대한 부호의 설명>
11 : 프로세스 파라미터 최적화용 패턴
12 : 디자인 룰
13 : 프로세스 파라미터군
14 : 컴팩션 툴
15 : 마스크 데이터 처리 시스템
16 : 시뮬레이터
17 : 평가치 산출부
18 : 판단부
19 : 프로세스 파라미터 결정부
CLa1, CLb1, CLa2, CLb2, CLa3, CLb3 : 임계 라인
본 발명의 제1 양태는, 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터를 결정하기 위한 방법으로서,
반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 프로세스 파라미터 정보를 기초로 보정하여 제2 패턴을 얻는 공정과,
상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 또한 에칭 프로세스에 의해서 반도체 웨이퍼 상에 형성되어야 할 제3 패턴을 예측하는 공정과,
상기 제3 패턴을 상기 제1 패턴과 비교함으로써 평가치를 얻는 공정과,
상기 평가치가 소정의 조건을 만족하는지를 판단하는 공정과,
상기 평가치가 소정의 조건을 만족하지 않는 것으로 판단된 경우에, 상기 프로세스 파라미터 정보를 변경하는 공정을 포함한다.
본 발명의 제2 양태는, 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터 및 반도체 집적 회로 장치의 디자인 룰 중 적어도 한쪽을 결정하기 위한 방법으로서,
반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 디자인 룰 정보를 기초로 컴팩션하여 제2 패턴을 얻는 공정과,
상기 제2 패턴에 대응한 반도체 집적 회로의 칩 사이즈 정보를 얻는 공정과,
프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응한 반도체 웨이퍼상의 제3 패턴을 얻는 공정과,
상기 제3 패턴을 상기 제2 패턴과 비교하여 비교 결과를 얻는 공정과,
상기 비교 결과를 기초로 상기 제2 패턴으로부터 소정의 여유도를 만족하지 않는 위험 지점(dangerous spot)을 추출하고, 추출된 위험 지점에 관한 위험 지점 정보를 얻는 공정과,
상기 칩 사이즈 정보 및 상기 위험 지점 정보가 각각의 평가 조건을 만족하는지를 판단하는 공정과,
상기 칩 사이즈 정보 및 상기 위험 지점 정보 중 적어도 한쪽이, 상기 평가조건을 만족하지 않는 것으로 판단된 경우에, 상기 디자인 룰 정보 및 상기 프로세스 파라미터 정보 중 적어도 한쪽을 변경하는 공정을 포함한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 프로세스 파라미터 결정 시스템을 개략적으로 도시한 기능 블록도이다.
본 시스템에서는, 프로세스 파라미터 최적화용 패턴(11), 디자인 룰(12) 및 복수의 프로세스 파라미터를 포함한 프로세스 파라미터군(13)이, 미리 준비 되어 있다.
프로세스 파라미터 최적화용 패턴(11)에는, 다양한 마스크 또는 레티클(reticle)에 사용되는 설계 레이아웃 패턴이 포함되며, 실제 디바이스에 사용되는 패턴에 가까운 패턴이 이용된다. 디자인 룰(12)에는, 예를 들면 차세대 디바이스에서 사용되는 디자인 룰이 이용된다.
프로세스 파라미터군(13)에 포함되는 프로세스 파라미터에는, 반도체 기판(반도체 웨이퍼) 상에 형성되는 패턴의 형상(완성 형상(finished shape))에 영향을 미치는 파라미터가 포함된다. 구체적으로는, 마스크 작성 프로세스에 관한 프로세스 파라미터, 리소그래피 프로세스에 관한 프로세스 파라미터 및 에칭 프로세스에 관한 프로세스 파라미터가 포함된다.
마스크 작성 프로세스는, 반도체 기판 상에 투영(project)되는 패턴을 갖는 기판(예를 들면 레티클 등의 마스크 기판)을 작성하기 위한 프로세스이다. 마스크 작성 프로세스에 기인하여, 반도체 기판 상에 형성되는 패턴의 형상에 영향을 미칠 수 있는 프로세스 파라미터가, 프로세스 파라미터군에 포함되어 있다.
리소그래피 프로세스에는, 마스크 기판 상의 패턴을 반도체 기판 상의 레지스트에 투영하여 잠상(latent image)을 형성하는 프로세스, 잠상이 형성된 레지스트를 현상하는 프로세스 등이 포함된다. 리소그래피 프로세스에 기인하여, 반도체 기판 상에 형성되는 패턴의 형상에 영향을 미칠 수 있는 프로세스 파라미터가, 프로세스 파라미터군에 포함되어 있다.
에칭 프로세스는, 리소그래피 프로세스에서 형성된 레지스트 패턴을 마스크로 하여, 반도체 기판 상에 형성된 절연막이나 도전막을 에칭하는 프로세스이다. 에칭 프로세스에 기인하여, 반도체 기판 상에 형성되는 패턴의 형상에 영향을 미칠 수 있는 프로세스 파라미터가, 프로세스 파라미터군에 포함되어 있다.
즉, 프로세스 파라미터군(13)에는, 노광 장치에 관한 프로세스 파라미터, 마스크에 관한 프로세스 파라미터, 레지스트에 관한 프로세스 파라미터, 에칭 조건에 관한 프로세스 파라미터, 패턴에 관한 프로세스 파라미터 등이 포함된다.
구체적으로는, 프로세스 파라미터로서, 노광 파장(λ), 렌즈의 개구 수(NA), 조명 형상(σ, ε), 렌즈의 수차(aberration), 마스크의 종류, 마스크 묘화 장치(mask writing machine)의 특성, 마스크의 투과율 및 위상(예를 들면, 위상 시프트 마스크(phase shift mask)의 시프터부에서의 광 투과율 및 위상), 포커스, 도우즈(dose), 레지스트의 특성, 레지스트의 현상 조건, 에칭 시간, 에칭 시의 온도, 에칭 시의 압력, 패턴의 치수(패턴의 폭, 세리프/조그(serif/jog)의 폭), 패턴의 점유율, 중첩 오차(overlay error), 마스크 보정의 최소 그리드, 마스크 상에서 허용되는 최소 패턴 치수, 등을 들 수 있다.
마스크 보정의 최소 그리드에 대하여 설명한다. 도 5a에 도시한 바와 같이, 그리드가 거친 경우에는, 데이터량은 적어지지만, 보정 정밀도는 나빠지게 된다. 한편, 도 5b에 도시한 바와 같이, 그리드가 조밀한 경우에는, 데이터량은 많아지지만, 보정 정밀도는 좋아진다. 즉, 데이터량과 보정 정밀도는 트레이드 오프 관계에 있다. 그에 따라, 최소 그리드를 프로세스 파라미터로서 이용한다.
마스크 상에서 허용되는 최소 패턴 치수에 대하여 설명한다. 도 6a의 설계 레이아웃 패턴에 대하여 보정을 행하면, 도 6b에 도시한 바와 같이 인접 패턴간의 간격이 지나치게 좁아지는 경우가 있다. 따라서, 도 6c에 도시한 바와 같이 간격을 넓힐 필요가 있다. 그러나, 간격을 넓힘으로써, 도 6d에 도시한 바와 같이 레지스트 패턴을 설계 레이아웃 패턴대로 형성할 수 없게 된다. 그 때문에, 마스크상에서 허용되는 최소 패턴 치수를 프로세스 파라미터로서 이용한다.
컴팩션 툴(14)은, 최적화용 패턴(11)에 대하여, 주어진 디자인 룰을 만족하도록 컴팩션 처리를 행하여, 컴팩션된 패턴을 생성한다. 이 컴팩션 툴(14)에 의해, 최적화용 패턴(11)으로서 주어진 설계 레이아웃 패턴에 대하여, 레이아웃 변경 처리나 수축 처리가 실행된다. 예를 들면, 디자인 룰(12)로서 차세대 디바이스에서 사용되는 디자인 룰을 이용함으로써, 차세대 디바이스에서 사용되는 디자인 룰을 만족하는 설계 레이아웃 패턴을 얻을 수 있다.
마스크 데이터 처리 시스템(15)은, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여 소정의 마스크 데이터 처리(MDP)를 행한다. 이 마스크 데이터 처리에 의해, 컴팩션된 설계 레이아웃 패턴에 대하여 보정 처리가 행해져, 보정된 패턴이 얻어진다.
상기 보정 처리에는, 마스크 작성 프로세스에 관한 근접 효과 보정, 리소그래피 프로세스에 관한 근접 효과 보정 및 에칭 프로세스에 관한 근접 효과 보정이 포함된다. 마스크 작성 프로세스, 리소그래피 프로세스 및 에칭 프로세스 각각에 있어, 패턴의 조밀 등에 기인하여, 원하는 패턴 치수로부터의 편차(deviation)가 생길 수 있다. 여기서는, 이러한 현상을 근접 효과(proximity effect)라고 한다. 즉, 마스크 작성 프로세스에서의 근접 효과를 저감하기 위해서, 마스크 패턴에 대하여 보정을 행하는 처리를 마스크 작성 프로세스에 관한 근접 효과 보정, 리소그래피 프로세스에서의 근접 효과를 저감하기 위해서, 마스크 패턴에 대하여 보정을 행하는 처리를 리소그래피 프로세스에 관한 근접 효과 보정, 에칭 프로세스에서의근접 효과를 저감하기 위해서, 마스크 패턴에 대하여 보정을 행하는 처리를 에칭 프로세스에 관한 근접 효과 보정이라고 한다. 리소그래피 프로세스에 관한 근접 효과 보정은, 대표적으로는 광 근접 효과 보정(OPC)이다.
상기 보정 처리에는, 설계 패턴에 대한 부울(Boolean) 연산 처리(패턴끼리의 AND/OR 연산 처리)도 포함된다.
시뮬레이터(16)는, 프로세스 파라미터군(13)에 포함되는 각종 프로세스 파라미터를 이용하여, 반도체 기판 상에 실제로 형성되는 디바이스 패턴을 예측하기 위한 것이다. 시뮬레이터(16)에는, 마스크 프로세스 시뮬레이터, 리소그래피 프로세스 시뮬레이터 및 에칭 프로세스 시뮬레이터 등이 포함된다.
마스크 프로세스 시뮬레이션에서는, 상술한 바와 같이 하여 보정된 패턴을 기초로, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여, 마스크 작성 프로세스에서 마스크 기판 상에 실제로 형성되는 마스크 패턴의 형상이 예측된다. 리소그래피 프로세스 시뮬레이션에서는, 이와 같이 하여 예측된 마스크 패턴을 기초로, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여, 리소그래피 프로세스에서 반도체 기판 상에 실제로 형성되는 레지스트 패턴의 형상이 예측된다. 에칭 프로세스 시뮬레이션에서는, 이와 같이 하여 예측된 레지스트 패턴을 기초로, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여, 에칭 프로세스에서 반도체 기판 상에 실제로 형성되는 디바이스 패턴의 형상(완성 형상)이 예측된다. 프로세스 시뮬레이션에는, 각 층간의 중첩 오차를 예측하는 시뮬레이션도 포함된다.
평가치 산출부(17)에서는, 상기 시뮬레이션에서 예측된 디바이스 패턴을, 컴팩션 후의 설계 레이아웃 패턴과 비교함으로써, 평가치를 산출한다. 예를 들면, 층끼리의 치수 관계, 패턴 선단부에서의 후퇴량 및 패턴의 폭 등에 대하여, 시뮬레이션에 의해 얻어진 디바이스 패턴과 설계 레이아웃 패턴 간의 편차(치수 편차)를 구하고, 이들 편차를 평가값으로 치환한다. 또, 치수 편차를 구할 때는, 노광 장치의 베스트 포커스 조건 및 베스트 노광량 조건에서의 완성 형상 예측 결과를 이용하여도 되고, 노광 장치의 디포커스 조건 혹은 베스트 노광량 조건으로부터 벗어난 조건에서의 완성 형상 예측 결과를 이용하여도 된다.
판단부(18)에서는, 상기한 바와 같이 하여 얻어진 각 평가치가, 미리 정해진 조건을 만족하고 있는지의 여부를 판단한다. 예를 들면, 각 평가치가 미리 설정된 각 규정치보다도 작아지는지를 판단한다.
평가치가 미리 정해진 조건을 만족하지 않는 경우에는, 평가치가 미리 정해진 조건을 만족하도록, 프로세스 파라미터군(13)에 포함되는 적어도 1 이상의 프로세스 파라미터를 변동시킨다. 예를 들면, 도우즈나 포커스 등의 프로세스 파라미터에 대하여, 이들의 여유도(latitude)를 비용(cost) 함수로서 정의하고, 비용 함수가 최대가 되도록 프로세스 파라미터를 변동시킨다.
평가치가 미리 정해진 조건을 만족하는 경우에는, 프로세스 파라미터 결정부(19)에 의해, 그 시점에서 프로세스 파라미터군(13)에 설정되어 있는 각 프로세스 파라미터가 최종적인 프로세스 파라미터로서 결정된다.
다음으로, 도 1에 도시한 시스템의 동작에 대하여, 도 2에 도시한 흐름도 및도 3a∼도 3d에 도시한 패턴 평면도를 참조하여 설명한다.
우선, 레이아웃 작성 공정(S1)에서는, 컴팩션 툴(14)에 의해, 도 3a에 도시한 바와 같은 설계 레이아웃 패턴을 작성한다.
보정 패턴 작성 공정(S2)에서는, 마스크 데이터 처리 시스템(15)에 의해, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여, 마스크 데이터 처리가 행해진다. 이 마스크 데이터 처리에 의해, 컴팩션된 설계 레이아웃 패턴에 대하여 근접 효과 보정 등이 행해져, 도 3b에 도시한 바와 같은 보정된 마스크 패턴이 얻어진다(도 3b에서, 실선이 보정된 패턴에 대응되며, 파선이 설계 레이아웃 패턴에 대응됨).
시뮬레이션 공정(S3)에서는, 시뮬레이터(16)에 의해, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 이용하여, 각종 시뮬레이션이 행해진다. 이 시뮬레이션에 의해, 도 3c에 도시한 바와 같이 반도체 기판 상에 실제로 형성되는 디바이스 패턴의 완성 형상이 예측된다(도 3c에 도트로 나타낸 부분이 시뮬레이션된 디바이스 패턴에 대응됨).
평가치 산출 공정(S4)에서는, 평가치 산출부(17)에 의해, 시뮬레이션 공정에 의해서 얻어진 디바이스 패턴과 설계 레이아웃 패턴이 비교되어, 도 3d에 도시한 바와 같이 평가치(치수 편차 및 ED-window)가 산출된다.
판단 공정(S5)에서는, 판단부(18)에 의해, 평가치가 미리 정해진 조건을 만족하고 있는지가 판단된다. 예를 들면, 산출된 평가치와 미리 주어진 규정치의 대소가 판단된다.
파라미터 조정 공정(S6)에서는, 평가치가 미리 정해진 조건을 만족하고 있지 않는 경우, 예를 들면 산출된 평가치가 미리 주어진 규정치보다 작지 않은 경우, 평가치가 미리 정해진 조건을 만족하도록, 프로세스 파라미터군(13)에 포함되는 프로세스 파라미터를 조정한다(변동시킨다). 조정된 프로세스 파라미터는, 단계 S2 및 S3로 피드백된다.
평가치가 미리 정해진 조건을 만족하는 경우, 예를 들면 산출된 평가치가 미리 주어진 규정치보다 작은 경우에는, 파라미터 결정 공정(S7)이 행해진다. 파라미터 결정 공정에서는, 프로세스 파라미터 결정부(19)에 의해, 그 시점에서 프로세스 파라미터군(13)에 포함되어 있는 각 프로세스 파라미터가, 최종적인 프로세스 파라미터로서 결정된다. 또, 각 프로세스 파라미터에 대하여 허용 범위를 미리 설정해 놓고, 이 허용 범위 내에서 최적값을 결정하도록 하여도 된다.
이와 같이 하여 결정된 각 프로세스 파라미터는, 반도체 집적 회로 장치의 실제의 제조에 적용하는 것이 가능하다.
이상과 같이, 본 실시예에 따르면, 시뮬레이션 공정에 있어서, 프로세스 파라미터군에 포함되는 프로세스 파라미터를 이용하여, 마스크 프로세스 시뮬레이션, 리소그래피 프로세스 시뮬레이션 외에, 에칭 프로세스 시뮬레이션을 행하여, 반도체 기판 상에 실제로 형성되는 디바이스 패턴의 완성 형상을 예측한다. 그리고, 예측된 디바이스 패턴이 미리 정해진 조건을 만족하지 않는 경우에는, 프로세스 파라미터군에 포함되는 프로세스 파라미터를 보정하여 시뮬레이션 공정 등으로 피드백한다. 이에 의해, 에칭 프로세스에서 생기는 치수 편차 등이 고려된 프로세스파라미터가 최종적으로 결정된다. 따라서, 반도체 장치가 미세화되어도, 의도하는 원하는 패턴을 확실하게 얻는 것이 가능하게 된다.
또, 본 실시예의 일련의 수순은, 그 일련의 수순이 기술된 프로그램에 의해 동작이 제어되는 컴퓨터 등의 제어 수단에 의해서 실현하는 것이 가능하다. 즉, 예를 들면 자기 디스크 등의 기록 매체에 기록된 프로그램을 컴퓨터가 판독하고, 판독된 프로그램을 기초로 컴퓨터가 동작을 실행함으로써, 상기 일련의 수순을 실행하는 것이 가능하다.
다음에, 상술한 프로세스 파라미터의 작성 시스템 및 작성 방법을, 로직 LSI 등에서 이용되는 스탠더드 셀에 적용한 경우의 예를, 도 4를 참조하여 설명한다.
셀 라이브러리(31)에는, 각 세대에서 사용되는 스탠더드 셀 패턴이 예를 들면 수백개 정도 포함되어 있다. 그리고, 주어진 디자인 룰에 따라서, 새로운 스탠더드 셀 패턴이 설계된다. 디자인 룰부(32)에는, 각 층 간의 치수 관계 등이 규정되어 있다. 예를 들면, 층 간의 중첩 오차와, 웨이퍼 상에 형성되는 디바이스 패턴의 치수 편차를 고려하여, 각 층 간의 치수 관계가 규정되어 있다.
우선, 셀 라이브러리(31)에 포함되는 전체 셀 패턴과, 차세대 디자인 룰(32)을 컴팩션 툴(33)에 입력하고, 컴팩션 툴(33)에 의해서 신 셀 라이브러리(34)를 작성한다. 계속해서, 마스크 데이터 처리 시스템(35)에 의해, 신 셀 라이브러리에 포함되는 스탠더드 셀 패턴에 대하여 마스크 데이터 처리가 행해진다. 또한 시뮬레이터(36)에 의해, 시뮬레이션이 행해져, 반도체 기판 상에 작성되는 디바이스 패턴이 예측된다. 마스크 데이터 처리 및 시뮬레이션 시에는, 프로세스파라미터군(37)에 포함되는 프로세스 파라미터가 이용된다. 그 후, 평가치 산출부(38)에 의해, 시뮬레이션에 의해 얻어진 디바이스 패턴의 평가가 행해진다. 또한, 프로세스 여유도가 최대가 되도록, 파라미터 조정부(39)에 의해서 프로세스 파라미터의 조정이 행해진다. 프로세스 파라미터가 최적화된 단계에서, 프로세스 파라미터 결정부(40)에 의해 최종적인 프로세스 파라미터가 결정된다.
이와 같이 하여 결정된 프로세스 파라미터를 이용하여, 반도체 기판 상의 디바이스 패턴의 완성 형상을 평가한 결과, 원하는 도우즈 여유도와 포커스 여유도를 확보할 수 있었다.
이와 같이, 본 실시예에 따르면, 에칭 프로세스로 생기는 치수 편차 등이 고려된 프로세스 파라미터가 최종적으로 결정됨으로써, 적절한 패턴을 확실하게 얻는 것이 가능해진다.
(제2 실시예)
먼저, 제2 실시예의 전제에 대하여, 도 7a 및 도 7b를 참조하여 설명한다.
도 7a는 디자인 룰(D.R.)의 엄격함과 칩 사이즈(칩 면적) 및 위험 패턴 개수의 관계를 모식적으로 도시한다. 횡축은 D.R.의 엄격함을 나타내며, 우측으로 갈수록 D.R.은 완화되고, 좌측으로 갈수록 D.R.은 엄격해진다. 종축의 상부는 칩 사이즈를, 종축의 하부는 위험 패턴의 개수를 나타낸다. 예를 들면, 영역 AR1과 같이 D.R.이 완화되게 설정된 경우에는, 칩 사이즈는 커지지만, 위험 패턴의 개수는 적게 할 수 있다. 한편, 영역 AR2와 같이 D.R.이 엄격하게 설정된 경우에는, 칩 사이즈를 작게 할 수 있지만, 위험 패턴의 개수는 많아진다.
칩 사이즈와 위험 패턴의 개수에 대해서는, 디바이스의 사양에 따라서 소정의 조건이 설정된다. 도 7a에 도시하는 관계에 대하여, 칩 사이즈는 A 이하, 위험 패턴의 개수는 B 이하라는 조건을 설정한 것으로 가정한다. 이 경우, 도 7a의 임계 라인 CLa1 및 CLb1을 기초로, D.R.을 어느 정도로 설정하면 좋을지에 대한 지침을 얻을 수 있다. 이러한 관계를, 실제의 패턴, 마스크 데이터 처리 툴 및 리소그래피 시뮬레이션 툴을 이용하여 산출함으로써, 개개의 디바이스에 대한 D.R.을 적절하게 설정하는 것이 가능하게 된다.
도 7a에서는, D.R.의 종류는 일정하고, D.R.의 값만이 변화하는 경우의 관계가 나타나 있다. 여기서, D.R.의 종류가 증가하는 경우를 상정하면, 예를 들면 도 7b에 도시한 바와 같은 관계가 얻어진다. 도 7b에 도시한 바와 같이, 임계 라인 CLa2 및 CLb2의 기울기는, D.R.의 종류를 증가시킴에 따라, 각각 임계 라인 CLa3, CLb3와 같이 변화한다. 즉, D.R.의 종류를 증가시키면, D.R.을 엄격하게 해도, 칩 사이즈를 작게 또한 위험 패턴의 개수를 적게 할 수 있다.
이하, 본 실시예의 구체적인 예에 대하여 설명한다.
우선, 디자인 룰 및 프로세스 파라미터 중, 디자인 룰만을 결정하는 시스템 및 방법에 대하여 설명한다.
도 8은 본 실시예에서의 디자인 룰 결정 시스템의 개략적인 구성예를 도시한 블록도이다. 디자인 룰 결정 시스템(101)은, 컴팩션 툴(108)과, 설계 레이아웃 데이터 입력부(132)와, D.R. 테이블 입력부(134)와, 칩 사이즈 산출부(110)와, 프로세스 파라미터 입력부(136)와, 마스크 데이터 처리부(112)와, 형상 예측 시뮬레이터(114)와, 비교 평가부(116)와, 위험 패턴 추출부(118)와, 평가 조건 입력부(138)와, 칩 사이즈 및 위험 패턴 평가부(120)와, D.R. 변경부(122)를 포함한다.
설계 레이아웃 데이터 입력부(132)는, 반도체 집적 회로 장치의 D.R.을 작성하기 위한 기존의 설계 레이아웃 패턴의 데이터(D.R. 작성용 설계 레이아웃 데이터)를 컴팩션 툴(108)에 입력하기 위한 것이다. D.R. 테이블 입력부(134)는, 차세대 디바이스용으로 상정된 D.R. 테이블을, 컴팩션 툴(108)에 입력하기 위한 것이다.
컴팩션 툴(108)은, D.R. 테이블을 기초로 D.R. 작성용 설계 레이아웃 데이터를 컴팩션하고, 컴팩션된 레이아웃 패턴 데이터를 생성한다. 피 컴팩션 레이아웃 데이터(compacted layout data)는, 예를 들면 차세대에서 상정되는 레이아웃 데이터에 대응된다. 피 컴팩션 레이아웃 데이터는, 칩 사이즈 산출부(110) 및 비교 평가부(116)로 출력된다.
칩 사이즈 산출부(110)는, 피 컴팩션 레이아웃 데이터로부터, 컴팩션된 레이아웃의 면적 및 수축율 등의 칩 사이즈에 영향을 미치는 값(칩 사이즈 영향값)을 산출한다. 산출된 칩 사이즈 영향값은, 칩 사이즈 및 위험 패턴 평가부(120)로 공급된다.
프로세스 파라미터 입력부(136)는, 프로세스 파라미터를 마스크 데이터 처리부(112) 및 형상 예측 시뮬레이터(114)에 입력하기 위한 것이다. 이 프로세스 파라미터에는, 예를 들면, 노광 파장, 노광 장치의 렌즈의 개구 수(NA), 노광 장치의 조명 형상(σ, ε), 마스크의 위상 및 투과율, 현상 및 레지스트 프로세스의 파라미터 등이 포함된다.
마스크 데이터 처리부(112)는, 주어진 프로세스 파라미터를 이용하여 피 컴팩션 레이아웃 데이터에 마스크 데이터 처리를 실시하여, 마스크 패턴 데이터를 생성한다. 생성된 마스크 패턴 데이터는, 형상 예측 시뮬레이터(114)에 공급된다. 마스크 데이터 처리에는, 광인 경우에는 OPC 처리, 전자 빔인 경우에는 근접 효과 보정 처리, 그 밖의 경우에는 MDP 처리가 포함된다.
형상 예측 시뮬레이터(114)는, 마스크 패턴 데이터 및 프로세스 파라미터를 이용하여 리소그래피 시뮬레이션을 실행하여, 웨이퍼 상에서의 평면적인 완성 형상을 산출한다. 산출 결과는 비교 평가부(116)에 공급된다. 또, 평면적인 완성 형상에는, 실제의 프로세스로 실험적으로 얻어진 마스크 형상, 웨이퍼 상에서의 레지스트 패턴 형상 혹은 웨이퍼 가공 후의 패턴 형상을 이용하여도 된다. 이 경우에는, 형상 예측 시뮬레이터(114)를 이용할 필요가 없다. 이 점은, 후술하는 변경예에 대해서도 마찬가지다.
비교 평가부(116)는, 완성 형상과 피 컴팩션 레이아웃 데이터를 비교하여, 설계 레이아웃 내의 각 패턴의 각 에지마다, 완성 형상과 피 컴팩션 레이아웃 데이터와 차분값(differential value)(에러값)을 산출한다. 또한 비교 평가부(116)에서는, 차분값의 크기나 발생 지점에 대응한 데이터를 모니터한다.
위험 패턴 추출부(118)는, 비교 평가부(116)의 비교 결과를 기초로, 모니터된 데이터로부터, 웨이퍼 상에서 소정의 마진을 확보할 수 없는 위험 패턴(위험 지점 혹은 핫 스폿(hot spot))의 종류 및 개수를 추출한다. 추출된 위험 패턴의 정보는, 칩 사이즈 및 위험 패턴 평가부(120)로 공급된다. 위험 패턴을 추출할 때에는, 노광량, 노광 포커스, 마스크의 완성 형상의 평균 치수와 치수 편차, 렌즈의 수차, 및 중첩 오차 등을 변동시킴으로써, 보다 현실적인 프로세스 조건을 만족하도록 한다.
평가 조건 입력부(138)는, 위험 패턴의 종류 또는 개수와 칩 사이즈 영향값의 각각에 대하여 미리 주어진 평가 조건을, 칩 사이즈 및 위험 패턴 평가부(120)에 입력한다.
칩 사이즈 및 위험 패턴 평가부(120)는, 평가 조건을 칩 사이즈 및 위험 패턴 개수와 비교한다. 그리고, 칩 사이즈 및 위험 패턴 개수 쌍방이 평가 조건을 만족하면, 설정된 D.R.을 대상이 되는 반도체 집적 회로 장치의 최적 D.R.로서 결정한다. 칩 사이즈 및 위험 패턴 개수 중 적어도 한쪽이 평가조건을 만족하지 않는 경우에는, 칩 사이즈 및 위험 패턴 평가부(120)는 비교 결과를 D.R. 변경부(122)로 출력한다. D.R. 변경부(122)는, 비교 결과를 기초로 D.R.을 변경하고, 변경된 D.R.을 새로운 D.R.로서 D.R. 테이블 입력부(134)에 공급한다.
도 8에 도시한 디자인 룰 결정 시스템의 동작은, 도시하지 않은 메모리에 저장된 레시피 파일에 기술된 일련의 D.R. 결정 수순에 따라서 실행된다. 이하, 이 일련의 수순에 대하여, 도 9의 흐름도를 참조하여 설명한다.
먼저, D.R. 테이블을 기초로, D.R. 작성용 설계 레이아웃 데이터를 컴팩션한다. 또한, 칩 사이즈 영향값을 산출한다(S11).
다음으로, 주어진 프로세스 조건(프로세스 파라미터)을 기초로 피 컴팩션 레이아웃 데이터에 마스터 데이터 처리를 실시하여, 마스크 패턴 데이터를 출력한다(S12).
다음으로, 마스크 패턴 데이터 및 프로세스 파라미터를 이용하여 리소그래피 시뮬레이션을 실행하여, 웨이퍼 상에서의 완성 형상을 산출한다(S13). 완성 형상으로서, 실제의 프로세스로 실험적으로 얻어진 마스크 형상, 웨이퍼 상에서의 레지스트 패턴 형상, 혹은 웨이퍼 가공 후의 패턴 형상을 이용하여도 된다.
다음으로, 완성 형상과 피 컴팩션 레이아웃 데이터를 비교한다(S14). 보다 구체적으로는, 설계 레이아웃 내의 각 패턴의 각 에지마다, 완성 형상과 피 컴팩션 레이아웃 데이터의 차분값을 산출한다. 또한, 차분값의 크기나 발생 지점에 따른 데이터를 모니터하여, 모니터한 데이터로부터, 웨이퍼 상에서 소정의 마진을 확보할 수 없는 위험 패턴의 개수 및 종류를 추출한다.
다음으로, 미리 주어진 평가 조건과, 칩 사이즈 및 위험 패턴 개수를 비교한다(S15). 또한, 비교 결과를 기초로, 칩 사이즈 및 위험 패턴 개수 쌍방이 평가조건을 만족하는지를 판단한다(S16).
평가조건을 만족하는 경우에는, 설정된 D.R.을 최적의 D.R.로서 결정한다(S17). 칩 사이즈 및 위험 패턴 개수 중 적어도 한쪽이 평가 조건을 만족하지 않는 경우에는, D.R.을 변경한다(S18). 그리고, 평가 조건이 만족되기까지, 상술한 단계를 반복하여, 최종적으로 최적의 D.R.이 결정된다.
이상과 같이, 본 실시예에 따르면, 칩 사이즈 정보 및 위험 패턴 정보(위험 지점 정보)를 소정의 평가 조건과 비교하고, 그 비교 결과를 기초로 디자인 룰을변경한다. 따라서, 칩 사이즈 및 위험 패턴 개수를 저감할 수 있는 적절한 디자인 룰을 얻는 것이 가능하게 된다.
다음에, 제2 실시예의 변경예로서, 디자인 룰 및 프로세스 파라미터를 결정하는 시스템 및 방법에 대하여 설명한다.
도 10은 본 실시예에서의 디자인 룰/프로세스 파라미터 결정 시스템의 개략적인 구성예를 도시한 블록도이다. 도 8과의 대비로부터 분명한 바와 같이, 도 10에 도시하는 디자인 룰/프로세스 파라미터 결정 시스템(102)은, 상술한 디자인 룰 결정 시스템(101)의 구성 외에 프로세스 파라미터 변경부(124)를 더 포함한다. 본 시스템(102)은, D.R. 및 프로세스 파라미터 중 적어도 한쪽을 변경하여, 최적의 D.R.과 최적의 프로세스 파라미터를 동시에 결정하는 것이 가능하다.
설계 레이아웃 데이터 입력부(132)로부터 컴팩션 툴(108)에 입력되는 설계 레이아웃 데이터는, D.R. 및 프로세스 파라미터 작성용의 데이터로 되어 있다. 칩 사이즈 및 위험 패턴 평가부(120)는, 미리 주어진 평가 조건과 칩 사이즈 및 위험 패턴 개수를 비교하여, 칩 사이즈 및 위험 패턴 개수 쌍방이 평가조건을 만족하면, 설정된 D.R. 및 프로세스 파라미터를 최적의 D.R. 및 프로세스 파라미터로서 출력한다. 칩 사이즈 및 위험 패턴 개수 중 적어도 한쪽이 평가조건을 만족하지 않는 경우에는, 위험 패턴 평가부(120)는, D.R. 및 프로세스 파라미터의 한쪽 또는 양쪽을 변경하여야 할지를 결정하고, 결정 결과를 D.R. 변경부(122)와 프로세스 파라미터 변경부(124)의 한쪽 또는 양쪽에 출력한다.
D.R. 변경부(122)는, D.R.을 변경해야 한다는 결정을 받으면, D.R.을 변경하고, 변경된 D.R.을 새로운 D.R.로서 D.R. 테이블 입력부(134)에 공급한다. 프로세스 파라미터 변경부(124)는, 프로세스 파라미터를 변경해야 한다는 결정을 받으면, 프로세스 파라미터를 변경하고, 변경된 프로세스 파라미터를 새로운 프로세스 파라미터로서 프로세스 파라미터 입력부(136)에 공급한다.
도 10에 도시한 시스템(102) 외의 기본적인 구성은, 도 8에 도시한 시스템(101)과 실질적으로 동일하기 때문에, 이들의 설명은 생략한다.
도 10에 도시한 디자인 룰 결정 시스템의 동작은, 도시하지 않은 메모리에 저장된 레시피 파일에 기술된 일련의 D.R. 결정 수순에 따라 실행된다. 이하, 이 일련의 수순에 대하여, 도 11의 흐름도를 참조하여 설명한다.
도 9와의 대비로부터 분명한 바와 같이, 도 11의 예에서는, 단계 S21, S23, S27 및 S28 이외는, 도 9에 도시한 각 단계와 실질적으로 동일하다. 따라서, 이하에서는, 주로 단계 S21, S23, S27 및 S28에 대하여 설명한다.
먼저, D.R. 테이블을 기초로, D.R. 및 프로세스 파라미터 작성용 설계 레이아웃 데이터를 컴팩션한다. 또한, 칩 사이즈 영향값을 산출한다(S21).
다음으로, 주어진 프로세스 조건(프로세스 파라미터)을 기초로 피 컴팩션 레이아웃 데이터에 마스크 데이터 처리를 실시하여, 마스크 패턴 데이터를 출력한다(S22). 다음으로, 마스크 패턴 데이터 및 프로세스 파라미터를 이용하여 리소그래피 시뮬레이션을 실행하여, 웨이퍼 상에서의 완성 형상을 산출한다(S23).
다음으로, 완성 형상과 피 컴팩션 레이아웃 데이터를 비교하여, 위험 패턴의 개수와 종류를 추출한다(S24). 계속해서, 미리 주어진 평가 조건과, 칩 사이즈 및위험 패턴 개수를 비교한다(S25). 또한, 비교 결과를 기초로, 칩 사이즈 및 위험 패턴 개수 쌍방이 평가조건을 만족하는지를 판단한다(S26).
평가조건을 만족하는 경우에는, 설정된 D.R. 및 프로세스 파라미터를 최적의 D.R. 및 프로세스 파라미터로서 결정한다(S27). 칩 사이즈 및 위험 패턴 개수 중 적어도 한쪽이 평가조건을 만족하지 않는 경우에는, D.R. 및 프로세스 파라미터 중 적어도 한쪽을 변경한다(S28). 그리고, 평가 조건이 만족되기까지, 상술한 단계를 반복함으로써, 최종적으로 최적의 D.R. 및 프로세스 파라미터가 결정된다.
이상과 같이, 본 변경예에 따르면, 칩 사이즈 정보 및 위험 패턴 정보(위험 지점 정보)를 소정의 평가 조건과 비교하고, 그 비교 결과를 기초로 디자인 룰 및 프로세스 파라미터 중 적어도 한쪽을 변경한다. 따라서, 칩 사이즈 및 위험 패턴 개수를 저감할 수 있는 적절한 디자인 룰 및 프로세스 파라미터를 얻는 것이 가능하게 된다.
상술한 디자인 룰 결정 방법 혹은 디자인 룰/프로세스 파라미터 결정 방법을 이용하여 반도체 집적 회로 장치를 제조함으로써, 칩 사이즈가 저감된 반도체 집적 회로 장치를 짧은 TAT로 제조하는 것이 가능하게 된다.
또, 본 실시예의 일련의 수순은, 그 일련의 수순이 기술된 프로그램에 의해 동작이 제어되는 컴퓨터 등의 제어 수단에 의해서 실현하는 것이 가능하다. 즉, 상기 프로그램을 플로피 디스크나 CD-ROM 등의 기록 매체에 저장하고, 그 프로그램을 컴퓨터가 판독함으로써, 상기 일련의 수순을 실행하는 것이 가능하다. 기록 매체는, 자기 디스크나 광 디스크 등의 휴대 가능한 것에 한정되지 않고, 하드디스크나 메모리 등의 고정형 기록 매체라도 된다. 또한, 상기 프로그램을 인터넷 등의 통신 회선(예를 들면, 인터넷 등의 유선 회선이나 무선 회선)을 통하여 제공해도 된다. 또한, 상기 프로그램에 대하여, 암호화, 변조 혹은 압축 등을 실시하여도 된다. 또, 이들에 대해서는, 제1 실시예에서도 마찬가지로 적용 가능하다.
부가적인 장점 및 변형은 당업자에 의해 쉽게 구현할 수 있으며, 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니다. 따라서, 부가된 청구항 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신에서 벗어나지 않고, 다양한 변형이 이루어질 수 있다.

Claims (23)

  1. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터를 결정하기 위한 방법에 있어서,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 프로세스 파라미터 정보를 기초로 보정하여 제2 패턴을 얻는 공정과,
    상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 에칭 프로세스에 의해서 반도체 웨이퍼 상에 형성되어야 할 제3 패턴을 예측하는 공정과,
    상기 제3 패턴을 상기 제1 패턴과 비교함으로써 평가치를 얻는 공정과,
    상기 평가치가 소정의 조건을 만족하는지를 판단하는 공정과,
    상기 평가치가 소정의 조건을 만족하지 않는 것으로 판단된 경우, 상기 프로세스 파라미터 정보를 변경하는 공정
    을 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  2. 제1항에 있어서,
    상기 변경된 프로세스 파라미터 정보를 상기 제1 패턴을 보정하는 공정에서의 프로세스 파라미터 정보로서 설정하는 공정을 더 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  3. 제2항에 있어서,
    상기 평가치가 소정의 조건을 만족하는 것으로 판단될 때까지, 상기 변경하는 공정부터 상기 판단하는 공정까지 반복되는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  4. 제1항에 있어서,
    상기 제3 패턴을 예측하는 공정 전에, 상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 리소그래피 프로세스에 의해 형성되어야 할 레지스트 패턴을 예측하는 공정을 더 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  5. 제1항에 있어서,
    상기 제3 패턴을 예측하는 공정 전에, 상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 마스크 작성 프로세스에 의해 형성되어야 할 마스크 패턴을 예측하는 공정을 더 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  6. 제1항에 있어서,
    상기 프로세스 파라미터 정보는, 반도체 웨이퍼 상에 형성되는 패턴의 형상에 영향을 미칠 수 있는 파라미터를 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  7. 제1항에 있어서,
    상기 프로세스 파라미터 정보는, 마스크 작성 프로세스에 관한 파라미터, 리소그래피 프로세스에 관한 파라미터 및 에칭 프로세스에 관한 파라미터 중 적어도 하나를 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  8. 제1항에 있어서,
    상기 제1 패턴을 보정하는 공정은, 마스크 작성 프로세스에 관한 근접 효과 보정, 리소그래피 프로세스에 관한 근접 효과 보정 및 에칭 프로세스에 관한 근접 효과 보정 중 적어도 하나를 이용하여 행해지는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  9. 제1항에 있어서,
    상기 제1 패턴은, 반도체 집적 회로의 원 설계 레이아웃을 주어진 디자인 룰을 기초로 컴팩션함으로써 얻어지는 것을 특징으로 하는 프로세스 파라미터 결정 방법.
  10. 제1항의 방법을 이용하여 반도체 기판 상에 패턴을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  11. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터를 결정하기 위한 시스템에 있어서,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 프로세스 파라미터 정보를 기초로 보정하여 제2 패턴을 얻는 수단과,
    상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 에칭 프로세스에 의해 반도체 웨이퍼 상에 형성되어야 할 제3 패턴을 예측하는 수단과,
    상기 제3 패턴을 상기 제1 패턴과 비교함으로써 평가치를 얻는 수단과,
    상기 평가치가 소정의 조건을 만족하는지를 판단하는 수단과,
    상기 평가치가 소정의 조건을 만족하지 않는 것으로 판단된 경우, 상기 프로세스 파라미터 정보를 변경하는 수단
    을 포함하는 것을 특징으로 하는 프로세스 파라미터 결정 시스템.
  12. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터를 결정하기 위해서 적용되는 프로그램으로서, 컴퓨터에 대하여,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 프로세스 파라미터 정보를 기초로 보정하여 제2 패턴을 얻는 단계와,
    상기 프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응하고 에칭 프로세스에 의해 반도체 웨이퍼 상에 형성되어야 할 제3 패턴을 예측하는 단계와,
    상기 제3 패턴을 상기 제1 패턴과 비교함으로써 평가치를 얻는 단계와,
    상기 평가치가 소정의 조건을 만족하는지를 판단하는 단계와,
    상기 평가치가 소정의 조건을 만족하지 않는 것으로 판단된 경우, 상기 프로세스 파라미터 정보를 변경하는 단계
    를 실행시키기 위한 프로그램.
  13. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터 및 반도체 집적 회로 장치의 디자인 룰 중 적어도 한쪽을 결정하기 위한 방법에 있어서,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 디자인 룰 정보를 기초로 컴팩션하여 제2 패턴을 얻는 공정과,
    상기 제2 패턴에 대응한 반도체 집적 회로의 칩 사이즈 정보를 얻는 공정과,
    프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응한 반도체 웨이퍼 상의 제3 패턴을 얻는 공정과,
    상기 제3 패턴을 상기 제2 패턴과 비교하여 비교 결과를 얻는 공정과,
    상기 비교 결과를 기초로 상기 제2 패턴으로부터 소정의 여유도를 만족하지 않는 위험 지점을 추출하고, 추출된 위험 지점에 관한 위험 지점 정보를 얻는 공정과,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보가 각각의 평가조건을 만족하는지를 판단하는 공정과,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보 중 적어도 한쪽이, 상기 평가조건을 만족하지 않는 것으로 판단된 경우, 상기 디자인 룰 정보 및 상기 프로세스파라미터 정보 중 적어도 한쪽을 변경하는 공정
    을 포함하는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  14. 제13항에 있어서,
    상기 디자인 룰 정보가 변경된 경우, 변경된 디자인 룰 정보를 상기 제1 패턴을 컴팩션하는 공정에서의 디자인 룰 정보로서 설정하는 공정과,
    상기 프로세스 파라미터 정보가 변경된 경우에, 변경된 프로세스 파라미터 정보를 상기 제3 패턴을 얻는 공정에서의 프로세스 파라미터 정보로서 설정하는 공정을 더 포함하는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  15. 제14항에 있어서,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보가 상기 각각의 평가 조건을 만족하는 것으로 판단될 때까지, 상기 변경하는 공정부터 상기 판단하는 공정까지 반복되는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  16. 제13항에 있어서,
    상기 제3 패턴은 시뮬레이션에 의해서 예측되는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  17. 제13항에 있어서,
    상기 제3 패턴은, 상기 제2 패턴에 대하여 근접 효과 보정을 실시함으로써 얻어진, 포토리소그래피용 마스크 데이터 또는 전자 빔 리소그래피용 데이터를 이용하여 예측되는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  18. 제13항에 있어서,
    상기 제3 패턴은, 실험에 의해 얻어진 반도체 웨이퍼 상의 레지스트 형상 또는 실험에 의해 얻어진 반도체 웨이퍼 가공 형상에 대응되는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  19. 제13항에 있어서,
    상기 위험 지점 정보는, 노광량, 노광포커스, 마스크 패턴의 평균 치수 및 치수 편차, 렌즈의 수차, 및 중첩 오차 중 적어도 하나를 변동시킴으로써 얻어지는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  20. 제13항에 있어서,
    상기 프로세스 파라미터 정보는, 노광 파장, 노광 장치의 렌즈의 개구 수(NA), 노광 장치의 조명 형상(σ, ε), 마스크의 위상, 마스크의 투과율, 현상 프로세스 파라미터 및 레지스트 프로세스 파라미터 중 적어도 하나를 포함하는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 방법.
  21. 제13항의 방법을 이용하여 반도체 기판 상에 패턴을 형성하는 공정을 포함한 반도체 장치의 제조 방법.
  22. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터 및 반도체 집적 회로 장치의 디자인 룰 중 적어도 한쪽을 결정하기 위한 시스템에 있어서,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 디자인 룰 정보를 기초로 컴팩션하여 제2 패턴을 얻는 수단과,
    상기 제2 패턴에 대응한 반도체 집적 회로의 칩 사이즈 정보를 얻는 수단과,
    프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응한 반도체 웨이퍼 상의 제3 패턴을 얻는 수단과,
    상기 제3 패턴을 상기 제2 패턴과 비교하여 비교 결과를 얻는 수단과,
    상기 비교 결과를 기초로 상기 제2 패턴으로부터 소정의 여유도를 만족하지 않는 위험 지점을 추출하고, 추출된 위험 지점에 관한 위험 지점 정보를 얻는 수단과,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보가 각각의 평가조건을 만족하는지를 판단하는 수단과,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보 중 적어도 한쪽이, 상기 평가조건을 만족하지 않는 것으로 판단된 경우, 상기 디자인 룰 정보 및 상기 프로세스 파라미터 정보 중 적어도 한쪽을 변경하는 수단
    을 포함하는 것을 특징으로 하는 프로세스 파라미터 및 디자인 룰 중 적어도 한쪽을 결정하는 시스템.
  23. 반도체 집적 회로 장치의 제조에 이용되는 프로세스 파라미터 및 반도체 집적 회로 장치의 디자인 룰 중 적어도 한쪽을 결정하기 위해서 적용되는 프로그램에 있어서, 컴퓨터에 대하여,
    반도체 집적 회로의 설계 레이아웃에 대응한 제1 패턴을 디자인 룰 정보를 기초로 컴팩션하여 제2 패턴을 얻는 단계와,
    상기 제2 패턴에 대응한 반도체 집적 회로의 칩 사이즈 정보를 얻는 단계와,
    프로세스 파라미터 정보를 이용하여, 상기 제2 패턴에 대응한 반도체 웨이퍼 상의 제3 패턴을 얻는 단계와,
    상기 제3 패턴을 상기 제2 패턴과 비교하여 비교 결과를 얻는 단계와,
    상기 비교 결과를 기초로 상기 제2 패턴으로부터 소정의 여유도를 만족하지 않는 위험 지점을 추출하고, 추출된 위험 지점에 관한 위험 지점 정보를 얻는 단계와,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보가 각각의 평가조건을 만족하는지를 판단하는 단계와,
    상기 칩 사이즈 정보 및 상기 위험 지점 정보 중 적어도 한쪽이, 상기 평가조건을 만족하지 않는 것으로 판단된 경우, 상기 디자인 룰 정보 및 상기 프로세스 파라미터 정보 중 적어도 한쪽을 변경하는 단계
    를 실행시키기 위한 프로그램.
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