JP4352498B2 - パターン露光方法とこれに用いる処理装置 - Google Patents
パターン露光方法とこれに用いる処理装置 Download PDFInfo
- Publication number
- JP4352498B2 JP4352498B2 JP08431399A JP8431399A JP4352498B2 JP 4352498 B2 JP4352498 B2 JP 4352498B2 JP 08431399 A JP08431399 A JP 08431399A JP 8431399 A JP8431399 A JP 8431399A JP 4352498 B2 JP4352498 B2 JP 4352498B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- exposure
- optimum
- conditions
- tolerance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
- G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体装置の製造プロセス等におけるフォトリソグラフィ工程で用いて好適なパターン露光方法に係わる。
【０００２】
【従来の技術】
近年、例えばロジック部とメモリ部とを混載させたシステムＬＳＩ（大集積回路）等の、共通の半導体チップに、多数の機能を有する部分を形成するいわゆるシステムＬＳＩの開発が目覚ましい。
この場合、例えばメモリ部を構成するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、セル部の繰り返しパターンが形成され、ロジック部においては、ゲートの配列による、メモリ部とは線幅、間隔が相違する密度の小さいパターンとなる。
【０００３】
一方、半導体装置の製造においては、フォトリソグラフィを用いて各部の微細パターン形成がなされるが、上述したシステムＬＳＩの製造においては、そのフォトリソグラフィのプロセスにおける露光を、同一レイヤーで異なる密度、形状のパターン露光に関して同一露光条件下で行うことが必要となる。
【０００４】
本来、目的とするパターンを、フォトリソグラフィによって正確に得るには、そのパターン密度、パターン形状に応じた最適露光条件の設定、すなわち露光光源の選定、光学系の光学特性設定、露光量の選定、用いる露光マスクの特性の選定、フォトレジストの選定、マスクバイアスの選定等による最適露光条件の設定がなされる。そして、前述したように、同一レイヤーで密度、形状が相違するパターンを得る場合、通常、全パターンに関して、最も良い条件下で、フォトレジスト層に対する露光、現像を行って、最もマスクリニアリティーが良く、焦点深度や、露光量等の裕度の大きい条件を探し出してフォトレジスト層に対して全パターンに関する露光を行うという方法が採られている。
【０００５】
このような方法による場合、使用する条件が、異なるパターン密度、形状の同一露光条件による解像に対応しているものの、焦点深度・露光量の裕度を確保できないという危険性がある。また、マスクの選定における、位相シフトマスクや、変形照明の本来の目的である解像力、プロセス裕度の向上という効果小さくしてしまうことから、量産的製造において歩留りの低下を来すという問題がある。
【０００６】
【発明が解決しようとする課題】
本発明は、例えば上述したシステムＬＳＩ等の半導体装置の製造プロセス等における例えばフォトリソグラフィプロセスのパターン露光において、同一レイヤーにおいて、密度、形状の異なるパターンを、プロセス裕度を確保しながら、すなわちこれらパターンを、共に高解像度をもってパターン露光することができるようにする。
【０００７】
【課題を解決するための手段】
本発明によるパターン露光方法は、目的とする露光パターンが、一様性でないパターン密度、パターン形状を有するパターン露光に当たり、先ず、目的とする露光パターンを、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業を経るものである。また、パターン部分に分割抽出する作業工程後に、分割抽出パターン部分についてそれぞれ露光最適条件を求める作業工程を経るものである。また、分割抽出パターン部分についての露光最適条件のうち最も裕度の小さい、抽出パターン部分を選出する作業工程を経るものである。最も裕度の小さい、抽出パターン部分の露光最適条件を、他の抽出パターンに用いるに際し、最適露光量を、光近接効果補正によって合せ込む作業工程を経るものである。
【０００８】
すなわち、従来においては、目的とする露光パターンが、一様性でないパターン密度、パターン形状を有するパターン露光を行う場合、全露光パターンに関して、できるだけ適切な条件下での露光を行っている。これに対し、本発明においては、目的とする露光パターンを、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業を経るものであり、このようにして各パターンの露光の最適化を確実に行い、最もプロセス裕度の小さいパターン部分の露光条件を、他のパターン部分にも使用する。その際、マスクバイアス光近接効果補正を行い、最適露光量を一致させる。
【０００９】
【発明の実施の形態】
本発明による一実施形態を図１のフロー図を参照して説明する。この実施形態においては、例えば半導体装置の製造プロセスにおけるフォトレジストに対するパターン露光を行う場合である。
【００１０】
先ず、目的とする露光パターン、すなわち同一レイヤーにおける露光パターンが、一様性でないパターン密度、パターン形状を有するパターンの露光を行うに当たり、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業、具体的には同一レイヤーのパターンを同一線幅、同一ピッチのパターンＡ，Ｂ，Ｃ・・・に分割抽出する（作業Ｉ）。
【００１１】
次に、分割抽出した各パターン部分Ａ，Ｂ，Ｃ・・・についてそれぞれ最大の露光量の裕度と焦点深度の裕度からなるウインドウ（window) 、いわゆるＥＤ（Exposure Defocus) −ウインドウを得る露光最適条件を決定する。具体的には、使用フォトレジストを決定し、最適の露光条件、すなわち露光光学条件、照明条件、露光量等の露光作業条件を決定し、更にマスクバイアスを決定する（作業II）。
【００１２】
次に、これらパターン部分Ａ，Ｂ，Ｃ・・・関するＥＤ−ウインドウのうち最小のＥＤ−ウインドウ、すなわち最小の裕度となる抽出パターン部分、図１においてはパターンＡを選出する（作業 III）。
【００１３】
そして、この最も小さいＥＤ−ウインドウに他のパターンのＥＤ−ウインドウを合わせ込む。つまり、パターンＡの露光最適条件を、他の抽出パターンにおいても使用し、光近接効果補正いわゆるＯＰＣ(Optical Proximity effect Correction) によって合せ込み、全パターンに渡る露光最適条件を得る（作業IV）。
この条件によって、上述のレイヤーに係わる全パターンの露光、すなわちフォトレジスト層に対するパターン露光を行う。
その後は、例えばフォトレジスト層の現像、更に例えばこのパターン化されたフォトレジスト層を用いて半導体製造プロセスにおける例えばこのパターン化されたフォトレジスト層をエッチングマスクとするパターンエッチング等を行う。
【００１４】
次に、本発明を、０．２μｍのゲート長を持つＤＲＡＭによるメモリ部とロジック部とを混載するＬＳＩに適用する場合の一例を挙げて説明する。
実施に当たり、目的とするパターンについて、パターンＡとＢとに抽出分割した。すなわち、０．２μｍの線幅によるいわゆる孤立パターン（以下ｉｓｏとする）によるロジック部ゲートに対応するパターンＡと、線幅が０．２μｍでピッチが０．５μｍのいわゆるライン・アンド・スペース・パターン（以下Ｌ／Ｓとする）によるＤＲＡＭ部ゲートに対応するパターンＢとを用意した。
【００１５】
これらパターンＡおよびＢに関する露光作業条件、すなわち露光光学条件、照明条件、露光量等の露光作業条件、マスク条件等の最適化を行った。
この例における被露光体は、Ｓｉ基板上に、反射防止膜の日産化学（株）製のＤＵＶ４２を厚さ７０ｎｍにスピンコートした膜とした。
この膜上に、フォトレジスト層を塗布した。このレジストは、ＪＳＲ（株）製のＫ−１０９２の、ｔ−ＢＯＣ系化学増幅型レジストを用いた。
このレジストのコーター・デベロッパーは、東京エレクトロン（株）製ＡＣＴ８を使用して厚さ５４０ｎｍの厚さに、回転数３３８０ｒｐｍでスピンコートした。その後、このレジストを、９０℃で６０秒間のプリベークを行った。
露光装置（ステッパー）は、ニコン製ＮＳＲ−２２０５ＥＸ１２Ｂを用いた。
この露光の後、１０５℃で９０秒間のポストエクスポージャーベークを行い、ＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）の２．３８％現像液によってパドル現像を６０秒間行い、純水リンス後９０℃で１００秒間のポストベークを行った。
【００１６】
図２〜図５は、線幅を、０．２０μｍ±０．０２μｍとするときの、各マスク条件および照明条件を設定して求めたフォーカスと露光量（規格化した値）との裕度の最大範囲を求めた結果を示し、ＷはそのＥＤ−ウインドウを示す。各Ａ図は、ｉｓｏパターンの場合、各Ｂ図はＬ／Ｓパターンの場合である。各図ＡおよびＢにおいて、曲線１ａおよび２ａは線幅０．２２μｍが得られる境界線、曲線１ｂおよび２ｂは線幅０．１８μｍが得られる境界線を示す。すなわち曲線１ａと１ｂとの間、および２ａと２ｂとの間が、０．２２μｍ±０．００２μｍの範囲となる。
【００１７】
この場合用いた露光装置は、Ｎ．Ａ．（開口数）＝０．５５、σ（照明光学系と投影光学系の開口数の比、すなわち光源と投影光学系の瞳の半径比）＝０．８０であり、図２は、マスクとしてＨＴＰＳＭ（Half Tone Phase Shift Mask) を用い、１／２遮光の輪帯照明によった場合、図３は、ＨＴＰＳＭを用い、通常照明によった場合、図４は、通常のマスクいわゆるＢＩＭ(Binary Intensity Mask) を用い、上述した１／２輪帯照明によった場合であり、更に図５は、ＢＩＮを用い、通常照明によった場合である。
【００１８】
表１は、図２〜図５による各マスク条件および照明条件におけるｉｓｏパターンおよびＬ／Ｓパターンに関する露光裕度（％）とフォーカス深度（ＤＯＦ：Depth of Focus（μｍ））を示したものである。
【００１９】
また、表２は同様の各マスク条件および照明条件における最適露光量Ｅopt の差を示したものである。
【００２０】
【表１】
【００２１】
【表２】
【００２２】
図６Ａ〜Ｄは、それぞれ図２〜図５におけるｉｓｏのＥＤ−ウィンドウとＬ／ＳのＥＤ−ウィンドウの共通するウィンドウを示すもので、この場合の各マスク条件および照明条件における共通ＥＤ−ウィンドウの露光裕度およびＤＯＦを表３に示す。
共通するＥＤ−ウィンドウは、図６Ｂに示す通り、ＨＴＰＳＭと通常照明の組み合わせによるとき最大となり、従来方法では、これを最適条件として、次のステップとしてマスクバイアスＯＰＣを用いることとなる。この場合、表２に示す通り、ＥOpt の差が小さいため、マスクバイアスＯＰＣによる裕度の向上はない。
【００２３】
【表３】
【００２４】
本発明においては、図２で示すように、ｉｓｏパターンおよびＬ／Ｓの両パターンが共に、最も大きいＥＤ−ウィンドウを示す露光条件、すなわち、ＨＴＰＳＭを用い、１／２遮光の輪帯照明を用いる。そして、更に、この場合において、各パターンのＥＤ−ウインドウ同士を比較して最も小さいＥＤ−ウインドウ（この例においては、図２ＡのｉｓｏパターンのＥＤ−ウインドウ）に、他のパターン（この例においては、図２ＢのＬ／Ｓパターン）に関してマスクバイアスＯＰＣを用い、図７に曲線３ａおよび３ｂでその範囲を示すように、このＬ／Ｓパターンの最適露光量をｉｓｏパターンの最適露光量に近づけた。Ｌ／Ｓパターンは、ｉｓｏパターンに比し、最適露光量が４．９ｍＪ／ｃｍ2 高いため、マイナスバイアスを掛けることで最適露光量をｉｓｏパターンにおける最適露光量に近づけることができる。この場合、マスク０．１８μｍ、ターゲット０．２０μｍのバイアスＯＰＣによって、Ｌ／Ｓに関する最適露光量は、４０．４ｍＪ／ｃｍ2 となり、ｉｓｏパターンに関する最適露光量に近づけることができた。
【００２５】
この場合、Ｌ／Ｓ単独でのＥＤ−ウインドウは若干劣化することになるが、ｉｓｏとＬ／Ｓの共通ＥＤ−ウインドウは、図７に示すように広くなる。
これは、従来手法により設定した図６ＢのＥＤ−ウィンドウと比して、広くなっている。
【００２６】
表４に、そのＨＴＰＳＭと１／２遮光の輪帯照明を用いたときのＯＰＣ適用なしの場合と、ＯＰＣ適用した場合と、更に従来方法により選択されたＨＴＰＳＭと通常照明を用いた場合における露光裕度およびＤＯＦを対比して示す。
【００２７】
【表４】
【００２８】
上述したところから明らかなように、本発明方法によるパターン露光方法によれば、従来に比して大きな焦点深度・露光量裕度を確保することができことから、同一レイヤーで異なる密度のパターンを有する場合においても、すぐれた解像、高い精度をもっってパターン露光を行うことができる。
したがって、半導体装置の製造、例えば前述のメモリ部とロジック部とを混載する、すなわち同一レイヤーで異なる密度、形状のパターンを有する場合において、その製造過程におけるフォトリソグラフィ工程に適用して、良好なパターン露光を行うことができることことから、量産製造において、歩留りの向上と更に製品における信頼性の向上を図ることができる。
【００２９】
次に、本発明によるパターン露光方法を実施するための処理装置の一例の構成図を示す図８を参照して説明する。
この装置は、例えばパターンデータ入力部１１と、同一密度、同一形状パターンを検出するパターン検出部１２と、プロセッシングシミュレーション手段１４と、条件設定手段１５と、判定部１６と、マスクバイアス作用部１７と、出力部１８とを有して成る。
【００３０】
すなわち、この装置においては、パターンデータ入力部１１に、目的とする同一レイヤーにおける露光パターンのパターンデータが入力され、これからのデータによってパターン検出手段１２において、それぞれ同一密度、同一形状を有するパターンに組分けされたパターン、すなわち前述した作業Ｉに相当するパターンＡ，Ｂ，Ｃ・・・の分割パターンを得る。
【００３１】
この各検出されたパターンＡ，パターンＢ・・・のデータを、プロセッシングシミュレーション手段１４に入力し、これによって、全ての露光作業条件、例えばＮ．Ａ．，σ，照明条件、焦点距離、露光量、マスクバイアス、マスク種、レジスト材料を用いて光強度演算を行って全てについてのプロセスシミュレーションを行う。
このようにしてパターンＡ，パターンＢ・・・関する計算結果に基いて、条件設定手段１５によって、上述した全ての露光作業条件、例えばＮ．Ａ．，σ，照明条件、焦点距離、露光量、マスクバイアス、マスク種、レジスト材料の設定を行う。すなわち、前述した作業IIに相当する作業がなされる。
【００３２】
そして、判定部１６よって、最小裕度のパターンすなわち前述の例では、パターンＡを判定する、前述の作業 IIIに相当する作業を行う。
【００３３】
そして、マスクバイアスＯＰＣ作用部１７によって判定部１６によって判定された最小裕度のパターンＡにおける最適条件を、これ以外のパターンについても用い、組み合わせ計算を行い、裕度が最大となるマスクバイアスＯＰＣを作用させる、前述の作業IVに相当する操作を行う。
このようにして得た情報を出力部１８から取り出す。
【００３４】
しかしながら、本発明によるパターン露光に用いる処理装置は、上述した例に限られるものではない。
【００３５】
また、上述した例では、目的とするいわゆるライン系パターンによる露光パターンを得る場合について説明したが、他の各種パターンの組み合わせによる露光パターンに本発明を適用することができる。
【００３６】
【発明の効果】
上述したように、本発明方法によるパターン露光方法によれば、従来に比して大きな焦点深度・露光量を確保することができことから、同一レイヤーで異なる密度、形状のパターンを有する場合においても、すぐれた解像、高い精度をもっってパターン露光を行うことができる。
したがって、半導体装置の製造、例えば前述のメモリ部とロジック部とを混載する、すなわち同一レイヤーで異なる密度、形状のパターンを有する場合において、その製造過程におけるフォトリソグラフィ工程に適用して、良好なパターン露光を行うことができることことから、量産製造において、歩留りの向上と更に製品における信頼性の向上を図ることができる。
【００３７】
また、本発明装置によれば、上述した本発明方法の実施を可能にするものである。
【図面の簡単な説明】
【図１】本発明によるパターン露光方法の一例の作業フロー図である。
【図２】本発明方法の一作業工程におけるＨＴＰＳＭと１／２輪帯照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図３】本発明方法の一作業工程におけるＨＴＰＳＭと通常照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図４】本発明方法の一作業工程におけるＢＩＭと通常照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図５】本発明方法の一作業工程におけるＢＩＭと１／２輪帯照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図６】Ａ〜Ｄは、各マスク、照明条件における露光量とフォーカス裕度を示す図である。
【図７】本発明方法の一例における２つのパターンの露光量とフォーカス裕度を示す図である。
【図８】本発明方法に用いる処理装置の一例の構成図である。
【符号の説明】
１１・・・パターンデータ入力部、１２・・・パターン検出部、１４・・・プロセシングシミュレーション手段、１５・・・条件設定手段と、１６・・・判定部、１７・・・マスクバイアス作用部、１８・・・出力部
【発明の属する技術分野】
本発明は、例えば半導体装置の製造プロセス等におけるフォトリソグラフィ工程で用いて好適なパターン露光方法に係わる。
【０００２】
【従来の技術】
近年、例えばロジック部とメモリ部とを混載させたシステムＬＳＩ（大集積回路）等の、共通の半導体チップに、多数の機能を有する部分を形成するいわゆるシステムＬＳＩの開発が目覚ましい。
この場合、例えばメモリ部を構成するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、セル部の繰り返しパターンが形成され、ロジック部においては、ゲートの配列による、メモリ部とは線幅、間隔が相違する密度の小さいパターンとなる。
【０００３】
一方、半導体装置の製造においては、フォトリソグラフィを用いて各部の微細パターン形成がなされるが、上述したシステムＬＳＩの製造においては、そのフォトリソグラフィのプロセスにおける露光を、同一レイヤーで異なる密度、形状のパターン露光に関して同一露光条件下で行うことが必要となる。
【０００４】
本来、目的とするパターンを、フォトリソグラフィによって正確に得るには、そのパターン密度、パターン形状に応じた最適露光条件の設定、すなわち露光光源の選定、光学系の光学特性設定、露光量の選定、用いる露光マスクの特性の選定、フォトレジストの選定、マスクバイアスの選定等による最適露光条件の設定がなされる。そして、前述したように、同一レイヤーで密度、形状が相違するパターンを得る場合、通常、全パターンに関して、最も良い条件下で、フォトレジスト層に対する露光、現像を行って、最もマスクリニアリティーが良く、焦点深度や、露光量等の裕度の大きい条件を探し出してフォトレジスト層に対して全パターンに関する露光を行うという方法が採られている。
【０００５】
このような方法による場合、使用する条件が、異なるパターン密度、形状の同一露光条件による解像に対応しているものの、焦点深度・露光量の裕度を確保できないという危険性がある。また、マスクの選定における、位相シフトマスクや、変形照明の本来の目的である解像力、プロセス裕度の向上という効果小さくしてしまうことから、量産的製造において歩留りの低下を来すという問題がある。
【０００６】
【発明が解決しようとする課題】
本発明は、例えば上述したシステムＬＳＩ等の半導体装置の製造プロセス等における例えばフォトリソグラフィプロセスのパターン露光において、同一レイヤーにおいて、密度、形状の異なるパターンを、プロセス裕度を確保しながら、すなわちこれらパターンを、共に高解像度をもってパターン露光することができるようにする。
【０００７】
【課題を解決するための手段】
本発明によるパターン露光方法は、目的とする露光パターンが、一様性でないパターン密度、パターン形状を有するパターン露光に当たり、先ず、目的とする露光パターンを、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業を経るものである。また、パターン部分に分割抽出する作業工程後に、分割抽出パターン部分についてそれぞれ露光最適条件を求める作業工程を経るものである。また、分割抽出パターン部分についての露光最適条件のうち最も裕度の小さい、抽出パターン部分を選出する作業工程を経るものである。最も裕度の小さい、抽出パターン部分の露光最適条件を、他の抽出パターンに用いるに際し、最適露光量を、光近接効果補正によって合せ込む作業工程を経るものである。
【０００８】
すなわち、従来においては、目的とする露光パターンが、一様性でないパターン密度、パターン形状を有するパターン露光を行う場合、全露光パターンに関して、できるだけ適切な条件下での露光を行っている。これに対し、本発明においては、目的とする露光パターンを、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業を経るものであり、このようにして各パターンの露光の最適化を確実に行い、最もプロセス裕度の小さいパターン部分の露光条件を、他のパターン部分にも使用する。その際、マスクバイアス光近接効果補正を行い、最適露光量を一致させる。
【０００９】
【発明の実施の形態】
本発明による一実施形態を図１のフロー図を参照して説明する。この実施形態においては、例えば半導体装置の製造プロセスにおけるフォトレジストに対するパターン露光を行う場合である。
【００１０】
先ず、目的とする露光パターン、すなわち同一レイヤーにおける露光パターンが、一様性でないパターン密度、パターン形状を有するパターンの露光を行うに当たり、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業、具体的には同一レイヤーのパターンを同一線幅、同一ピッチのパターンＡ，Ｂ，Ｃ・・・に分割抽出する（作業Ｉ）。
【００１１】
次に、分割抽出した各パターン部分Ａ，Ｂ，Ｃ・・・についてそれぞれ最大の露光量の裕度と焦点深度の裕度からなるウインドウ（window) 、いわゆるＥＤ（Exposure Defocus) −ウインドウを得る露光最適条件を決定する。具体的には、使用フォトレジストを決定し、最適の露光条件、すなわち露光光学条件、照明条件、露光量等の露光作業条件を決定し、更にマスクバイアスを決定する（作業II）。
【００１２】
次に、これらパターン部分Ａ，Ｂ，Ｃ・・・関するＥＤ−ウインドウのうち最小のＥＤ−ウインドウ、すなわち最小の裕度となる抽出パターン部分、図１においてはパターンＡを選出する（作業 III）。
【００１３】
そして、この最も小さいＥＤ−ウインドウに他のパターンのＥＤ−ウインドウを合わせ込む。つまり、パターンＡの露光最適条件を、他の抽出パターンにおいても使用し、光近接効果補正いわゆるＯＰＣ(Optical Proximity effect Correction) によって合せ込み、全パターンに渡る露光最適条件を得る（作業IV）。
この条件によって、上述のレイヤーに係わる全パターンの露光、すなわちフォトレジスト層に対するパターン露光を行う。
その後は、例えばフォトレジスト層の現像、更に例えばこのパターン化されたフォトレジスト層を用いて半導体製造プロセスにおける例えばこのパターン化されたフォトレジスト層をエッチングマスクとするパターンエッチング等を行う。
【００１４】
次に、本発明を、０．２μｍのゲート長を持つＤＲＡＭによるメモリ部とロジック部とを混載するＬＳＩに適用する場合の一例を挙げて説明する。
実施に当たり、目的とするパターンについて、パターンＡとＢとに抽出分割した。すなわち、０．２μｍの線幅によるいわゆる孤立パターン（以下ｉｓｏとする）によるロジック部ゲートに対応するパターンＡと、線幅が０．２μｍでピッチが０．５μｍのいわゆるライン・アンド・スペース・パターン（以下Ｌ／Ｓとする）によるＤＲＡＭ部ゲートに対応するパターンＢとを用意した。
【００１５】
これらパターンＡおよびＢに関する露光作業条件、すなわち露光光学条件、照明条件、露光量等の露光作業条件、マスク条件等の最適化を行った。
この例における被露光体は、Ｓｉ基板上に、反射防止膜の日産化学（株）製のＤＵＶ４２を厚さ７０ｎｍにスピンコートした膜とした。
この膜上に、フォトレジスト層を塗布した。このレジストは、ＪＳＲ（株）製のＫ−１０９２の、ｔ−ＢＯＣ系化学増幅型レジストを用いた。
このレジストのコーター・デベロッパーは、東京エレクトロン（株）製ＡＣＴ８を使用して厚さ５４０ｎｍの厚さに、回転数３３８０ｒｐｍでスピンコートした。その後、このレジストを、９０℃で６０秒間のプリベークを行った。
露光装置（ステッパー）は、ニコン製ＮＳＲ−２２０５ＥＸ１２Ｂを用いた。
この露光の後、１０５℃で９０秒間のポストエクスポージャーベークを行い、ＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）の２．３８％現像液によってパドル現像を６０秒間行い、純水リンス後９０℃で１００秒間のポストベークを行った。
【００１６】
図２〜図５は、線幅を、０．２０μｍ±０．０２μｍとするときの、各マスク条件および照明条件を設定して求めたフォーカスと露光量（規格化した値）との裕度の最大範囲を求めた結果を示し、ＷはそのＥＤ−ウインドウを示す。各Ａ図は、ｉｓｏパターンの場合、各Ｂ図はＬ／Ｓパターンの場合である。各図ＡおよびＢにおいて、曲線１ａおよび２ａは線幅０．２２μｍが得られる境界線、曲線１ｂおよび２ｂは線幅０．１８μｍが得られる境界線を示す。すなわち曲線１ａと１ｂとの間、および２ａと２ｂとの間が、０．２２μｍ±０．００２μｍの範囲となる。
【００１７】
この場合用いた露光装置は、Ｎ．Ａ．（開口数）＝０．５５、σ（照明光学系と投影光学系の開口数の比、すなわち光源と投影光学系の瞳の半径比）＝０．８０であり、図２は、マスクとしてＨＴＰＳＭ（Half Tone Phase Shift Mask) を用い、１／２遮光の輪帯照明によった場合、図３は、ＨＴＰＳＭを用い、通常照明によった場合、図４は、通常のマスクいわゆるＢＩＭ(Binary Intensity Mask) を用い、上述した１／２輪帯照明によった場合であり、更に図５は、ＢＩＮを用い、通常照明によった場合である。
【００１８】
表１は、図２〜図５による各マスク条件および照明条件におけるｉｓｏパターンおよびＬ／Ｓパターンに関する露光裕度（％）とフォーカス深度（ＤＯＦ：Depth of Focus（μｍ））を示したものである。
【００１９】
また、表２は同様の各マスク条件および照明条件における最適露光量Ｅopt の差を示したものである。
【００２０】
【表１】
【表２】
図６Ａ〜Ｄは、それぞれ図２〜図５におけるｉｓｏのＥＤ−ウィンドウとＬ／ＳのＥＤ−ウィンドウの共通するウィンドウを示すもので、この場合の各マスク条件および照明条件における共通ＥＤ−ウィンドウの露光裕度およびＤＯＦを表３に示す。
共通するＥＤ−ウィンドウは、図６Ｂに示す通り、ＨＴＰＳＭと通常照明の組み合わせによるとき最大となり、従来方法では、これを最適条件として、次のステップとしてマスクバイアスＯＰＣを用いることとなる。この場合、表２に示す通り、ＥOpt の差が小さいため、マスクバイアスＯＰＣによる裕度の向上はない。
【００２３】
【表３】
本発明においては、図２で示すように、ｉｓｏパターンおよびＬ／Ｓの両パターンが共に、最も大きいＥＤ−ウィンドウを示す露光条件、すなわち、ＨＴＰＳＭを用い、１／２遮光の輪帯照明を用いる。そして、更に、この場合において、各パターンのＥＤ−ウインドウ同士を比較して最も小さいＥＤ−ウインドウ（この例においては、図２ＡのｉｓｏパターンのＥＤ−ウインドウ）に、他のパターン（この例においては、図２ＢのＬ／Ｓパターン）に関してマスクバイアスＯＰＣを用い、図７に曲線３ａおよび３ｂでその範囲を示すように、このＬ／Ｓパターンの最適露光量をｉｓｏパターンの最適露光量に近づけた。Ｌ／Ｓパターンは、ｉｓｏパターンに比し、最適露光量が４．９ｍＪ／ｃｍ2 高いため、マイナスバイアスを掛けることで最適露光量をｉｓｏパターンにおける最適露光量に近づけることができる。この場合、マスク０．１８μｍ、ターゲット０．２０μｍのバイアスＯＰＣによって、Ｌ／Ｓに関する最適露光量は、４０．４ｍＪ／ｃｍ2 となり、ｉｓｏパターンに関する最適露光量に近づけることができた。
【００２５】
この場合、Ｌ／Ｓ単独でのＥＤ−ウインドウは若干劣化することになるが、ｉｓｏとＬ／Ｓの共通ＥＤ−ウインドウは、図７に示すように広くなる。
これは、従来手法により設定した図６ＢのＥＤ−ウィンドウと比して、広くなっている。
【００２６】
表４に、そのＨＴＰＳＭと１／２遮光の輪帯照明を用いたときのＯＰＣ適用なしの場合と、ＯＰＣ適用した場合と、更に従来方法により選択されたＨＴＰＳＭと通常照明を用いた場合における露光裕度およびＤＯＦを対比して示す。
【００２７】
【表４】
上述したところから明らかなように、本発明方法によるパターン露光方法によれば、従来に比して大きな焦点深度・露光量裕度を確保することができことから、同一レイヤーで異なる密度のパターンを有する場合においても、すぐれた解像、高い精度をもっってパターン露光を行うことができる。
したがって、半導体装置の製造、例えば前述のメモリ部とロジック部とを混載する、すなわち同一レイヤーで異なる密度、形状のパターンを有する場合において、その製造過程におけるフォトリソグラフィ工程に適用して、良好なパターン露光を行うことができることことから、量産製造において、歩留りの向上と更に製品における信頼性の向上を図ることができる。
【００２９】
次に、本発明によるパターン露光方法を実施するための処理装置の一例の構成図を示す図８を参照して説明する。
この装置は、例えばパターンデータ入力部１１と、同一密度、同一形状パターンを検出するパターン検出部１２と、プロセッシングシミュレーション手段１４と、条件設定手段１５と、判定部１６と、マスクバイアス作用部１７と、出力部１８とを有して成る。
【００３０】
すなわち、この装置においては、パターンデータ入力部１１に、目的とする同一レイヤーにおける露光パターンのパターンデータが入力され、これからのデータによってパターン検出手段１２において、それぞれ同一密度、同一形状を有するパターンに組分けされたパターン、すなわち前述した作業Ｉに相当するパターンＡ，Ｂ，Ｃ・・・の分割パターンを得る。
【００３１】
この各検出されたパターンＡ，パターンＢ・・・のデータを、プロセッシングシミュレーション手段１４に入力し、これによって、全ての露光作業条件、例えばＮ．Ａ．，σ，照明条件、焦点距離、露光量、マスクバイアス、マスク種、レジスト材料を用いて光強度演算を行って全てについてのプロセスシミュレーションを行う。
このようにしてパターンＡ，パターンＢ・・・関する計算結果に基いて、条件設定手段１５によって、上述した全ての露光作業条件、例えばＮ．Ａ．，σ，照明条件、焦点距離、露光量、マスクバイアス、マスク種、レジスト材料の設定を行う。すなわち、前述した作業IIに相当する作業がなされる。
【００３２】
そして、判定部１６よって、最小裕度のパターンすなわち前述の例では、パターンＡを判定する、前述の作業 IIIに相当する作業を行う。
【００３３】
そして、マスクバイアスＯＰＣ作用部１７によって判定部１６によって判定された最小裕度のパターンＡにおける最適条件を、これ以外のパターンについても用い、組み合わせ計算を行い、裕度が最大となるマスクバイアスＯＰＣを作用させる、前述の作業IVに相当する操作を行う。
このようにして得た情報を出力部１８から取り出す。
【００３４】
しかしながら、本発明によるパターン露光に用いる処理装置は、上述した例に限られるものではない。
【００３５】
また、上述した例では、目的とするいわゆるライン系パターンによる露光パターンを得る場合について説明したが、他の各種パターンの組み合わせによる露光パターンに本発明を適用することができる。
【００３６】
【発明の効果】
上述したように、本発明方法によるパターン露光方法によれば、従来に比して大きな焦点深度・露光量を確保することができことから、同一レイヤーで異なる密度、形状のパターンを有する場合においても、すぐれた解像、高い精度をもっってパターン露光を行うことができる。
したがって、半導体装置の製造、例えば前述のメモリ部とロジック部とを混載する、すなわち同一レイヤーで異なる密度、形状のパターンを有する場合において、その製造過程におけるフォトリソグラフィ工程に適用して、良好なパターン露光を行うことができることことから、量産製造において、歩留りの向上と更に製品における信頼性の向上を図ることができる。
【００３７】
また、本発明装置によれば、上述した本発明方法の実施を可能にするものである。
【図面の簡単な説明】
【図１】本発明によるパターン露光方法の一例の作業フロー図である。
【図２】本発明方法の一作業工程におけるＨＴＰＳＭと１／２輪帯照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図３】本発明方法の一作業工程におけるＨＴＰＳＭと通常照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図４】本発明方法の一作業工程におけるＢＩＭと通常照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図５】本発明方法の一作業工程におけるＢＩＭと１／２輪帯照明を用いた場合の露光量とフォーカス裕度を示す図で、Ａ図は、線幅０．２μｍの孤立パターンの場合、Ｂ図は線幅０．２μｍのライン・アンド・スペース・パターンの場合である。
【図６】Ａ〜Ｄは、各マスク、照明条件における露光量とフォーカス裕度を示す図である。
【図７】本発明方法の一例における２つのパターンの露光量とフォーカス裕度を示す図である。
【図８】本発明方法に用いる処理装置の一例の構成図である。
【符号の説明】
１１・・・パターンデータ入力部、１２・・・パターン検出部、１４・・・プロセシングシミュレーション手段、１５・・・条件設定手段と、１６・・・判定部、１７・・・マスクバイアス作用部、１８・・・出力部
Claims (2)
- 目的とする露光パターンが、一様性でないパターン密度、パターン形状を有するパターン露光に当たり、上記目的とする露光パターンを、ほぼ同一密度、同一形状のパターン部分に分割抽出する作業工程、
上記パターン部分に分割抽出する作業工程後に、上記分割抽出パターン部分についてそれぞれ露光最適条件を求める作業工程、
上記分割抽出パターン部分についての露光最適条件のうち最も裕度の小さい、抽出パターン部分を選出する作業工程、
上記最も裕度の小さい、抽出パターン部分の露光最適条件を、他の抽出パターンに用いるに際し、最適露光量を、光近接効果補正によって合せ込む作業工程
を経ることを特徴とするパターン露光方法。 - パターンデータ入力部と、
パターンデータに基いて同一密度、同一形状のパターンを検出するパターン検出部と、
上記パターン検出部からの各検出パターンについて露光に係わる条件を用いて露光シミュレーションを行うプロセシングシミュレーション手段と、
これにより露光作業の条件設定を行う条件設定手段と、
最小裕度のパターンを判定する判定部と、
該判定部によって判定された最小裕度のパターンにおける最適条件を、該パターン以外のパターンについて用い、組み合わせ計算を行い、裕度が最大となるマスクバイアスを光近接効果補正作用させるマスクバイアス光近接効果補正作用部と、
出力部とを有してなることを特徴とするパターン露光に用いる処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08431399A JP4352498B2 (ja) | 1999-03-26 | 1999-03-26 | パターン露光方法とこれに用いる処理装置 |
| US09/533,821 US6399260B1 (en) | 1999-03-26 | 2000-03-24 | Pattern exposure method having no uniformity in pattern density or configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08431399A JP4352498B2 (ja) | 1999-03-26 | 1999-03-26 | パターン露光方法とこれに用いる処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277426A JP2000277426A (ja) | 2000-10-06 |
| JP4352498B2 true JP4352498B2 (ja) | 2009-10-28 |
Family
ID=13827028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08431399A Expired - Fee Related JP4352498B2 (ja) | 1999-03-26 | 1999-03-26 | パターン露光方法とこれに用いる処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6399260B1 (ja) |
| JP (1) | JP4352498B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313807A (ja) * | 2001-04-19 | 2002-10-25 | Sony Corp | 半導体装置の製造方法 |
| JP2002328460A (ja) * | 2001-04-27 | 2002-11-15 | Toshiba Corp | パターン形成方法、露光用マスクの形成方法及び露光用マスク |
| TWI252516B (en) | 2002-03-12 | 2006-04-01 | Toshiba Corp | Determination method of process parameter and method for determining at least one of process parameter and design rule |
| JP2004317718A (ja) * | 2003-04-15 | 2004-11-11 | Toshiba Corp | パターン作成方法、パターン作成システム、および半導体装置の製造方法 |
| US7355673B2 (en) * | 2003-06-30 | 2008-04-08 | Asml Masktools B.V. | Method, program product and apparatus of simultaneous optimization for NA-Sigma exposure settings and scattering bars OPC using a device layout |
| US7269804B2 (en) * | 2004-04-02 | 2007-09-11 | Advanced Micro Devices, Inc. | System and method for integrated circuit device design and manufacture using optical rule checking to screen resolution enhancement techniques |
| JP4744980B2 (ja) | 2005-08-25 | 2011-08-10 | 株式会社東芝 | パターン検証方法、そのプログラム、半導体装置の製造方法 |
| JP2009182237A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 露光条件設定方法、パターン設計方法及び半導体装置の製造方法 |
| JP2009302206A (ja) * | 2008-06-11 | 2009-12-24 | Canon Inc | 露光パラメータの決定方法、露光パラメータを決定するためのプログラム、露光方法及びデバイス製造方法 |
| NL2003386A (en) * | 2008-09-26 | 2010-03-29 | Brion Tech Inc | Lithographic processing method, and device manufactured thereby. |
| JP5355112B2 (ja) * | 2009-01-28 | 2013-11-27 | 株式会社東芝 | パターンレイアウト作成方法 |
| JP2010199159A (ja) * | 2009-02-23 | 2010-09-09 | Toshiba Corp | 半導体装置製造方法および露光パラメータ作成プログラム |
| JP5764364B2 (ja) | 2011-03-31 | 2015-08-19 | 株式会社ニューフレアテクノロジー | 半導体装置の製造方法、描画装置、プログラム及びパターン転写装置 |
| EP3343294A1 (en) * | 2016-12-30 | 2018-07-04 | ASML Netherlands B.V. | Lithographic process & apparatus and inspection process and apparatus |
| CN112528505B (zh) * | 2020-12-14 | 2022-03-25 | 西南交通大学 | 一种指数分布型产品可靠性评估方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087052A (en) * | 1997-10-01 | 2000-07-11 | Fujitsu Limited | Charged particle beam exposure method utilizing subfield proximity corrections |
| JPH11204422A (ja) * | 1998-01-14 | 1999-07-30 | Nikon Corp | 荷電粒子線転写方法 |
| JP2000162758A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 光学的近接効果補正方法 |
-
1999
- 1999-03-26 JP JP08431399A patent/JP4352498B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-24 US US09/533,821 patent/US6399260B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000277426A (ja) | 2000-10-06 |
| US6399260B1 (en) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4352498B2 (ja) | パターン露光方法とこれに用いる処理装置 | |
| US5994009A (en) | Interlayer method utilizing CAD for process-induced proximity effect correction | |
| JP2005510058A (ja) | プロセスに敏感なリソグラフィフィーチャ製造の方法および装置 | |
| CN110032037B (zh) | 光学邻近修正方法及掩膜版的制作方法 | |
| US7694269B2 (en) | Method for positioning sub-resolution assist features | |
| US10418245B2 (en) | Method for integrated circuit manufacturing with directed self-assembly (DSA) | |
| US20090024978A1 (en) | Semiconductor device mask, method of forming the same and method of manufacturing semiconductor device using the same | |
| US6881524B2 (en) | Photolithography method including a double exposure/double bake | |
| US20020076624A1 (en) | Photomask and method for correcting feature size errors on the same | |
| US6571383B1 (en) | Semiconductor device fabrication using a photomask designed using modeling and empirical testing | |
| US6706452B2 (en) | Method of manufacturing photomask and method of manufacturing semiconductor integrated circuit device | |
| JP2007535173A (ja) | リソグラフィシステム用の照明器の照明強度プロファイルを決定するデバイスおよび方法 | |
| US20090281778A1 (en) | Method and system for identifying weak points in an integrated circuit design | |
| JP4790350B2 (ja) | 露光用マスク及び露光用マスクの製造方法 | |
| JP5313429B2 (ja) | 光リソグラフィ方法 | |
| CN109164678B (zh) | 改善高深宽比图形不一致和提高光刻胶形貌陡度的方法 | |
| JPH09218500A (ja) | レジストパターンの作製方法 | |
| CN109522618B (zh) | 改善基底反射导致离子注入层光刻缺陷的方法 | |
| US6537709B2 (en) | Photo mask having film formed from halftone material, method of manufacturing photo mask, and method of manufacturing semiconductor device | |
| JP3214455B2 (ja) | 投影露光方法 | |
| US6576376B1 (en) | Tri-tone mask process for dense and isolated patterns | |
| US7458058B2 (en) | Verifying a process margin of a mask pattern using intermediate stage models | |
| JP3241809B2 (ja) | 位相シフト層を有するフォトマスクの製造方法 | |
| JP2595886B2 (ja) | 半導体装置の製造方法 | |
| JP2003167351A (ja) | レジストパターンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090707 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090720 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |