JP4744980B2 - パターン検証方法、そのプログラム、半導体装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路や液晶パネル製造等における光およびＸ線リソグラフィ技術に関し、特に半導体集積回路パターンの検証方法（リソグラフィシミュレーション）、その検証プログラム、および半導体装置の製造方法に関する。

昨今、半導体集積回路製造技術が高度になり、難易度が増すにつれて歩留り（ウェハ１枚あたりの良品チップの割合）を上げるのが、非常に困難な状況となってきており、デザインルールを守っていても危険パターンが存在し、歩留りを落とす原因となってきている。そのため、歩留りを上げるために、マスクを作る前に設計レイアウトパターンに対してリソグラフィシミュレーションを行い、ホットスポット（危険パターン）を減らすことが重要視され始めている。

例えば、特許文献１においては、結晶欠陥発生を回避した半導体プロセス条件およびマスクパターン形状の設定をシミュレーションベースで行い、半導体製造のプロセス条件のばらつきや変動、あるいはマスクパターン形状のばらつきに対して頑強な半導体プロセス条件を設定する手段を提供している。

しかし最近のリソグラフィ検証ツールは、１条件でもＯＰＣ処理時間と同等の時間が掛かり、現実的なターンアラウンドタイム（ＴＡＴ）で、エラー結果を設計レイアウトにフィードバックすることができない。このため、ＴＡＴを短縮できるリソグラフィ検証方法の実現が望まれていた。
特開２００３−９２２３７号公報

本発明は上記事情に鑑みて為されたもので、ターンアラウンドタイムを早めることが可能な、半導体集積回路パターンの検証方法、これをコンピュータに実行させるプログラム、上記により検証されたパターンを半導体基板上に実現する半導体装置の製造方法を提供するものである。

上記課題を解決するために、本発明のパターン検証方法の第１は、半導体集積回路パターン検証方法において、規定パターン寸法以下のパターンを抽出する工程と、前記抽出されたパターンからリソグラフィシミュレーションの対象となるパターンエッジを、高精度シミュレーションエッジと精度を落とすエッジに分類して抽出する工程と、前記抽出されたパターンエッジに対して、高精度評価エッジは評価点数を増やし、精度を落とすエッジは評価点数を減らしてシミュレーションを実施して、パターンの検証を行なう工程とを具備することを特徴とする。

また、本発明のパターン検証方法の第２は、半導体集積回路パターンの検証方法において、集積回路パターンをパターン寸法若しくはパターン種によって複数のパターン集に分類する工程と、前記分類された複数のパターン集に対し、シミュレーションポイント毎に各々の条件に応じた対象範囲を定め、対象範囲毎に条件を変えてリソグラフィシミュレーションを実施して、パターンの検証を行なう工程とを具備することを特徴とする。

本発明は、フルチップで設計レイアウトのリソグラフィ検証を行なう際、デバイス的に重要なパターンやクリティカルなパターンはより高精度に、デバイス的にあまり重要でなく許容される公差が大きいパターンはラフなリソグラフィ検証を行なうことにより、検証精度を落とさずに、ＴＡＴを向上させ、リソグラフィ・ＯＰＣ問題等のシステマティック不良を半導体装置製造前に発見し、半導体装置の歩留り低下を未然に防ぐことができる。

半導体集積回路技術が高度化し、且つ難易度が増し、デザインルールに対しマージンが無くなるに連れて、歩留りを上げるためには、より正確に危険箇所を抽出し、マスクパターン補正あるいは設計レイアウトパターンを修正することが必要と考えられるようになってきた。上記の手法をプログラム化し、コンピュータに実行させることにより、リソグラフィシミュレーションをフルチップで実施する場合の最大のネックとなっているＴＡＴを短縮することが可能となる。

さらに、マスクを製作する前のデータ検証の一つとして、現実的な時間で検証を行なうことが可能となることで、ウェハ上で問題発生を未然に防ぐことができ、高歩留りの半導体装置の製造が可能となる。

本発明の実施形態を説明する前に、従来技術の問題点に関し、より詳細に説明する。昨今の半導体集積回路製造技術の微細化により、露光光の回折がウエハ上での寸法に及ぼす影響が大きくなったことと、微細パターンを精度良く形成するためのマスクおよびウエハのプロセス技術が困難になっていることにより、設計パターンと同じマスクを用いても、ウエハ上に設計とおりのパターンを形成することが困難になってきている。

設計パターンの忠実度を向上させるために、ウエハ上に設計パターンと同じパターンを形成するためのマスクパターンを作成する光近接効果補正（Optical Proximity Correction : ＯＰＣ）、プロセス近接効果補正（Process Proximity Correction : ＰＰＣ）、と呼ばれる技術が使用されている。以下これらの技術を総称してＯＰＣと呼ぶ。

ＯＰＣ技術は非常に有効な技術であり、これ無しでは現在の微細加工は成り立たない。しかしＯＰＣ技術は限られた制約（デザインルール、パターンレイアウト、エッジ長、評価点、階層処理等）の中で行わなければならず、稀に矛盾する補正が必要になったり、補正が十分に出来なかったりするケースが微細化と共に増加する。以下、このような問題をＯＰＣ問題と呼ぶ。

このような箇所が、半導体集積回路製造時のシステマティック不良として、歩留まりを落とす原因となるため、設計レイアウトパターンとの忠実性を検証するリソグラフィー検証が必要となる。

現在ではリソグラフィーシミュレーションをベースとしたチェック（以下、リソグラフィールールチェックと呼ぶ）が行われている。リソグラフィールールチェックでは、ＯＰＣ後のパターンに対して、リソグラフィーシミュレーションを実施し得たパターンと、設計パターンとを比較し、ずれを調べて、デバイス的に問題となり得る部分を検出することを行っている。エラー内容に関しては、エラー種別（オープン、ショート、ショートニング等）、エラーレベル（致命的な（歩留を大幅に落とす）ＯＰＣ問題（以下、致命不良（Fatal error）と呼ぶ）、致命的ではないがマージンが十分でないＯＰＣ問題（以下、グレーゾーンエラーと呼ぶ）、等に分類することが出来る。

現在のリソグラフィールールチェックは、ＯＰＣ補正と同様にリソグラフィーシミュレーションを使用しているため、ＯＰＣ補正と同じくらいの処理時間が必要である。また製造上のばらつきを考慮した条件でのシミュレーションを、フルチップで数条件を検証するとなると、ＯＰＣ補正処理に必要な２倍〜３倍の多大な計算機リソースと処理時間を要し、実用的な時間で検証することは困難である。

従来は、リソグラフィーシミュレーション以下のフローが、多大な処理時間とマシンリソースを必要とするため、製品スケジュールを優先すると実際にはマスク作成前には実施できない。実際にはマスク作成を行っている間に処理し、半導体装置製造前になんとか間に合わせるか、リソグラフィー検証は省略せざるをえない状況であった。

以下に説明する本発明の実施形態では、リソグラフィールールチェックにおいて、パターン寸法もしくはパターン種によって分類するステップと、規定寸法以下の幅や間隔を持つパターンや重要なパターンに分類されたパターン集ほど、高精度なリソグラフィーシミュレーションを行うステップと、規定寸法以上の幅や間隔を持つパターンやデバイス重要度によって分類されるパターンで重要でないパターンほど、シミュレーション精度を落としたシミュレーション、或いは単純な寸法チェックを行うステップを含む。これにより、検証精度を落とさずにＴＡＴを向上させることを可能とし、リソグラフィ・ＯＰＣ問題等のシステマティック不良を、マスク及び半導体装置の製造前に事前に発見し、歩留まり低下を未然に防ぐことを可能としている。

以下、本発明の実施の形態を図面を参照しつつ説明する。

（第１の実施形態）
第１の実施形態では、規定パターン寸法以下のパターン抽出を行ない、これらについてのみリソグラフィシミュレーションを実施する例について説明する。図１は、第１の実施形態に係るパターン検証方法のフローチャートである。実施形態に特有なステップについてのみステップ番号を付す。以下の実施形態においても同様とする。

先ず、レイアウトデータはＯＰＣ処理されて、ＯＰＣｅｄデータが取得される。このＯＰＣｅｄデータより、規定寸法幅以下のパターン抽出（ステップ１−１）、規定寸法間隔以下のパターン抽出（ステップ１−２）を行う。続いて、上記の抽出されたパターンのエッジを抽出する（ステップ１−３）。このステップ１−１〜１−３が本実施形態の特徴部分であるので、後に詳述する。

次に、上記で抽出されたエッジに対しリソグラフィーシミュレーションを実施し検証する。検証結果の判定がＯＫの場合はマスク製作に入るが、ＮＧの場合は修正方法の検討を行い、マスクパターン補正、設計パターン補正、あるいはＯＰＣ補正を実施する。マスクパターン補正の判定がＯＫの場合は、そのままマスク製作に進む。設計パターン修正、ＯＰＣ修正の判定がＯＫの場合は、再度ＯＰＣ処理に戻り、ＯＰＣ処理以降を繰り替えす。

ここで、前述のステップ１−１〜１−３について詳述する。図２は、ＯＰＣｅｄデータ中の配線パターンの１例を示し、配線１０１〜１０４が存在する。これらの配線に対し、ステップ１−１で規定寸法以下の配線幅の配線が抽出され、この場合１０１、１０２、１０４が抽出されたとする（図３）。

次に、ステップ１−２で、ＯＰＣｅｄデータより規定寸法間隔以下のパターン抽出を行なう。図２の例では、図４に示すように、配線１０１と１０２の間の間隔１０５、配線１０３と１０４の間の間隔１０７が抽出される。

次に、上述の抽出された配線幅、配線間隔のエッジが、図５の太線で示すように抽出される。注目すべきは、配線１０３は幅においては抽出されなかったが、間隔において１０７が抽出されているので、エッジ部１１３が抽出されることである。この様にして抽出されたエッジに対し、上述のリソグラフィシミュレーションが実施されるのである。

このように、本実施形態では、半導体装置製造上、オープン、ショート、ショートニング等のシステマティック不良を引き起こしやすい箇所にリソグラフィーシミュレーションを限定することを可能とし、短時間に、より効率的に検証することを可能とする。

（第２の実施形態）
第２の実施形態では、レイアウトデータより、規定寸法以下のデータを抽出する例について説明する。図６は、第２の実施形態に係るパターン評価方法に係るフローチャートである。

先ず、レイアウトデータより、第１の実施形態の図２〜４と同様に、規定寸法以下の幅及び間隔を有するパターンの抽出を行う（ステップ２−１，２−２）。ＯＰＣｅｄデータを用いるよりパターン形状がきれいなため、より忠実にパターン抽出が可能となる。

次に、ステップ２−３にて上記で抽出されたエッジより、高精度シミュレーションエッジと精度を落とすエッジとに分類し、ステップ２−４にてエッジ抽出分類情報として出力し、そのデータからＯＰＣｅｄデータをステップ２−５にてエッジ分類する。

次に、ステップ２−６にて高精度評価エッジは評価点数を増やし、精度を落とすエッジは評価点を減らす。第１の実施形態にて抽出された図５の１１１〜１１４を高精度評価エッジとした場合、図７に示すように、高精度評価エッジはエッジ分割点１２１を増やすことでシミュレーション評価点１２２数を増加させる。これに基づき、評価点が多いエッジは高精度に評価し、評価点が少ないエッジは必要最低限の精度まで落とすことで、ＴＡＴを短縮することが可能となる。

フローチャートの上記以外は、第１の実施形態と同じなので、重複する説明を省略する。

（第３の実施形態）
第２の実施形態ではエッジの分類をパターン寸法で行ったが、パターン粗密で分類しても実現可能である。第３の実施形態では、このような例を説明する。なお、密なパターンとは規定寸法以下のライン・アンド・スペース（Ｌ／Ｓ）パターンや、単位面積当たりの配線数が多いパターンとして定義できる。疎なパターンとは密パターン以外である。

具体的には、図６のフローチャートのステップ２−１（あるいは２−２）において、密なパターンと疎なパターンを抽出する。次に、ステップ２−３において、上記の密なパターンに分類されたパターンを高精度評価エッジとし、疎なパターンに分類されたパターンをシミュレーション精度を落とすエッジに分類する。

以下は、第２の実施形態と同様とすることで、半導体装置製造上、オープン、ショート、ショートニング等のシステマティック不良を引き起こしやすい箇所にリソグラフィーシミュレーションを限定することを可能とし、短時間に、より効率的に検証することを可能とする。

（第４の実施形態）
第４の実施形態では、ＭＩＳＦＥＴパターンの検証方法について説明する。図８は、第４の実施形態に係るパターン検証方法のフローチャートである。図８のフローチャートのステップ４−１にてゲート配線（Poly）１３１とソース・ドレイン拡散層（Diffusion）１３２の論理積が取れる部分（Ａｎｄ部）をゲート（Gate）部として抽出する。図９（ａ）に示すようなパターンの場合、図９（ｂ）の１４１がゲート（Gate）部として抽出される。

次にステップ４−２にて、コンタクト／ヴィア（Contact/Via）１３３から１００ｎｍ以内の領域（点線で示す）に含まれるゲート配線（Poly）やメタル部分を、コンタクト／ヴィア（Contact/Via）包含部として抽出する。図９（ａ）に示すようなパターンの場合、図９（ｂ）の１４２がContact/Via包含部として抽出される。

次にステップ４−３にて、ゲート（Gate）部以外でコンタクト（Contact）に触れてないゲート配線（Poly）をエンドキャップ（EndCap）部として抽出する。図９（ａ）に示すようなパターンの場合、図９（ｂ）の１４３がエンドキャップ（EndCap）部として抽出される。

次にステップ４−４にて、コンタクト／ビア（Contact/Via）に触れてない配線（Poly/Metal）をダミーパターン部として抽出する。図９（ａ）に示すようなパターンの場合、図９（ｂ）の１４４がダミーパターン部として抽出される。

次にステップ４−５にて、パターン種に応じてエッジを分類する。もし一つのエッジに複数のパターン種が該当してしまう場合は、適用されるシミュレーション条件が半導体製造にとって厳しい条件となる方にエッジ分類する。

次にステップ４−６にてエッジ抽出分類情報として出力し、そのデータからＯＰＣｅｄデータをステップ４−７にてエッジ分類し、ステップ４−８にてパターン種に応じたシミュレーション条件を適用する。

このようにすることで、半導体デバイスの回路特性上、システマティック不良を引き起こしやすい箇所に、リソグラフィーシミュレーションを限定することを可能とし、短時間に、より効率的に検証することを可能とする。

上記ではゲート（Gate）部、エンドキャップ（EndCap）部、コンタクト／ヴィア（Contact/Via）包含部、ダミーパターン部の抽出に関して示したが、他にデバイス回路特性上、プロセスのバラツキによって歩留まりに影響する箇所が存在するならば、その箇所を含めるべきである。

（第５の実施形態）
第５の実施形態では、パターン種や寸法、粗密によって抽出、分類されたパターンエッジに対して、リソグラフィシミュレーションモデルをどのように適用するかについて説明する。

図１０は、第５の実施形態に係るパターン検証方法のフローチャートである。図中のステップ５−１にてパターン種や寸法、粗密によって分類されたパターンに対して、ステップ５−２にてシミュレーションポイント毎に各々の条件に応じたシミュレーションモデルの適用を行なう。このとき小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、高精度なシミュレーションモデルを用いるシミュレーションを適用する。

シミュレーションモデルとはベクトルモデル、露光マスク上の段差モデル、処理基板上の段差モデル、エッチングモデル、レジスト材料モデル、レジストプロセスモデルのいずれかであり、高精度なシミュレーションモデルとは、上記モデルをより多く、複数含んだものである。

ステップ５−３，５−４，５−５にて分類されたパターン、及びエッジ毎に最適化された必要最低限の精度を持つシミュレーションモデルにて別々にシミュレーションを実施し、ステップ５−６において検証を行う。これにより、検証精度が必要なエッジはより高精度なシミュレーションモデルにて評価し、検証精度が特に必要のないエッジは必要最低限のシミュレーションモデルまで落とすことで、ＴＡＴを短縮することが可能となる。

（第６の実施形態）
第６の実施形態では、パターン種や寸法、粗密によって抽出、分類されたパターンエッジに対して、リソグラフィシミュレーションに取り込む対象範囲をどのように適用するかについて説明する。

図１１は、第６の実施形態に係るパターン検証方法のフローチャートである。図中のステップ６−１にて、パターン種や寸法、粗密によって分類されたパターンに対して、ステップ６−２にてシミュレーションポイント毎に各々の条件に応じた対象範囲の適用を行なう。このとき小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、対象範囲を広く設定したシミュレーションを適用する。

第１の実施形態にて抽出された図５の１１１〜１１４を高精度評価エッジとした場合に、図１２に示すように高精度評価エッジの各々の評価点でシミュレーションする際に適用する対象範囲１５１を高精度評価を必要としないエッジのシミュレーションの際に適用する対象範囲１５２よりも広く設定される。

ステップ６−３，６−４，６−５にて分類されたパターン、及びエッジ毎に最適化されたそれぞれの対象範囲を取り込んだシミュレーションにて、別々にシミュレーションを実施し、ステップ６−６において検証を行う。これにより、検証精度が必要なエッジでは、より広範囲のパターンを取り込んでシミュレーションを実施し、検証精度が特に必要のないエッジでは、必要最低限の範囲のパターンの影響のみを取り込むとすることで、ＴＡＴを短縮することが可能となる。

（第７の実施形態）
第７の実施形態では、パターン種や寸法、粗密によって抽出、分類されたパターンエッジに対して、リソグラフシミュレーションに取り込む誤差要因をどのように適用するかについて説明する。

図１３は、第７の実施形態に係るパターン評価方法のフローチャートである。図中のステップ７−１にてパターン種や寸法、粗密によって分類されたパターンに対して、ステップ７−２にてシミュレーションポイント毎に各々の条件に応じた誤差要因の適用を行なう。このとき小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど誤差要因を多く、そしてばらつき幅を大きく設定したシミュレーションを適用する。

誤差要因とは、マスクに関する誤差、照明系に関する誤差、結像系に関する誤差、レジストに関する誤差、のいずれかであり、特に照明系に関する誤差とは、ドーズ（Dose）量の製造上ばらつきであり、結像系に関する誤差とは、フォーカス（Focus）量の製造上ばらつきである。

ステップ７−３，７−４，７−５にて分類されたパターン、及びエッジ毎に最適化されたそれぞれの誤差要因を取り込んだシミュレーションにて、別々にシミュレーションを実施し、ステップ７−６において検証を行う、これにより、検証精度が必要なエッジでは、よりたくさんの誤差要因の影響を考慮したシミュレーションを実施し、検証精度が特に必要のないエッジでは、必要最低限の誤差要因の影響のみを取り込むとすることでＴＡＴを短縮することが可能となる。

（第８の実施形態）
第８の実施形態では、リソグラフィーシミュレーションの代わりにルールベースで行う単純な寸法チェック（デザインルールチェック：ＤＲＣ）について説明する。

ダミーパターンなど寸法がばらついても歩留まりや回路動作に大きな影響のないパターンや、オープン、ショートさえしなければ寸法ばらつきは気にしないパターン（例えば、信号配線に隣接しない電源配線）など、非常に大きな交差が許容されているパターンに関してはマスク設計処理（ＭＤＰ）や光近接補正（ＯＰＣ）で予想される最大の補正量を超えているか否か、或いは最小寸法のみ規定されているパターンについては、オープン、ショートしない最小のマスク値をKeepしているかのチェックを行えばよく、上記はリソグラフィーシミュレーションを行わなくてもルールベース（ＤＲＣ）チェックで十分チェック可能である。

また、他のパターンから１μｍ以上離れた孤立パターンは、周辺のパターンによる光学的な影響が同一となるため、ＯＰＣ後の寸法も同一になる。このような光学的な影響が同一となるパターン種に関しては、ＯＰＣ結果も同一になるためリソグラフィーシミュレーションを行わなくてもルールベース（ＤＲＣ）チェックで十分チェック可能である。周辺パターンによる光学的な影響が同一となるパターンとしてＳＲＡＭやＤＲＡＭのような同じセルパターンが同一ピッチで並ぶセルアレイパターンも当然含まれる。

（第９の実施形態）
第９の実施形態では、パターン種や寸法、粗密によって抽出、分類されたパターンエッジに対して、リソグラフシミュレーション後に適用する検証スペックをどのように適用するかについて説明する。

図１４は、第９の実施形態に係るパターン検証方法のフローチャートである。パターン種や寸法、粗密によって分類されたパターンに対して、ステップ９−１にてシミュレーションポイント毎に各々の条件に応じたシミュレーション条件（ステップ９−２，９−３，９−４）と検証スペック（ステップ９−５，９−６，９−７）の適用を行う。このとき、ステップ９−２，９−３，９−４のリソグラフィーシミュレーション条件は全て同じでも構わない。

小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど半導体製造上厳しい検証スペックを適用する。半導体製造上厳しい検証スペックとは、ウェハターゲット寸法に対しての交差が小さい、または検証項目が多いということである。

ステップ９−５，９−６，９−７にて分類されたパターン、及びエッジ毎に、最適化されたそれぞれの検証スペックにて検証を行う。即ち、検証精度が必要なエッジには、より多くの検証項目に対して小さい交差で検証を実施し、検証精度が特に必要のないエッジには、必要最低数の交差の大きい検証スペックとすることで、検証時間の削減と検証後に修正が必要になるパターンを減らすことができる。これにより、検証後に行う修正リワーク時間も含めた全体ＴＡＴを短縮することが可能となる。

なお、上記の実施形態で説明した手順は、コンピュータに実行させることができるプログラムとして、例えば磁気ディスク、ＣＤ、ＤＶＤ，およびＭＯ等の光ディスク、あるいは半導体メモリ等の記録媒体に書き込んで各種装置に適用したり、通信媒体により伝達して各種装置に適用したりすることができる。

以上説明したように、本発明のパターン検証方法によれば、パターン検証の時間短縮が可能で、このようにして得られた検証済みパターンが形成されたウェハに対し、通常のダイシング工程、マウント工程、ボンディング工程、パッケージング工程等を実施し、半導体装置を製造することができる。

以上、実施形態を通じ本発明のパターン検証方法を説明したが、本発明のパターン検証方法は、次のような実施態様を採ることができる。

（１）半導体集積回路パターンの検証方法において、規定パターン寸法以下のパターンを抽出する第１の工程と、前記抽出されたパターンにリソグラフィシミュレーションを施す第２の工程と、前記施されたリソグラフィシミュレーションの結果から、パターンの検証を行なう第３の工程とを具備する。

（２）半導体集積回路パターンの検証方法において、集積回路パターンをパターン寸法若しくはパターン種によって分類する第１の工程と、前記各々のパターン集に対し、各々リソグラフィシミュレーションの条件を変えてリソグラフィシミュレーションを施す第２の工程と、前記施されたリソグラフィシミュレーションの結果から、各々の検証スペックを変えてパターンの検証を行なう第３の工程とを具備する。

（３）前記パターン集に応じて変化させるリソグラフィシミュレーション条件とは、シミュレーション評価点数であり、小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、エッジを細かく分類し多くの評価点にてシミュレーションを行なう。

（４）前記パターン集に応じて変化させるリソグラフィシミュレーション条件とは、シミュレーションに取り込むシミュレーションモデルであり、小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、高精度なシミュレーションモデルを用いたシミュレーションである。

（５）前記シミュレーションモデルとは、ベクトルモデル、露光マスク上の段差モデル、処理基板上の段差モデル、エッチングモデル、レジスト材料モデル、レジストプロセスモデル、のいずれかを取り込んだモデルである。

（６）前記パターン集に応じて変化させるリソグラフィシミュレーション条件とは、シミュレーションに取り込む光学距離（対象範囲）であり、小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、光学距離を長く設定したシミュレーションである。

（７）前記パターン集に応じて変化させるリソグラフィシミュレーション条件とは、シミュレーションに取り込む各誤差要因であり、小さなパターン寸法値、あるいはデバイス的に重要なパターン、あるいは密なパターンに分類されたパターン集ほど、多くの誤差要因を取り込んだシミュレーションである。

（８）前記誤差要因とは、マスクに関する誤差、照明に関する誤差、結像系に関する誤差、レジストに関する誤差、のいずれかである。

（９）前記照明系に関する誤差とは、ドーズ量の製造上のばらつきを考慮したリソグラフィシミュレーションである。
（１０）前記結像系に関する誤差とは、フォーカス量の製造上のばらつきを考慮したリソグラフィシミュレーションである。
（１１）前記パターン寸法若しくはパターン種によって分類する条件とは、パターン寸法、デバイス重要度、粗密である。

（１２）前記小さなパターン寸法値によって分類されるパターンとは、規定寸法以下の幅を持つパターン、規定寸法以下の間隔を持つパターンであり、より小さい寸法を持つパターンほど、高精度なリソグラフィシミュレーションを行なう。

（１３）前記デバイス重要度によって分類されるパターンで重要なパターンとは、ゲート部、エンドキャップ部、コンタクト・ヴィア包含部であり、重要なパターンに分類されたパターン集ほど、高精度なリソグラフィシミュレーションを行なう。

（１４）前記粗密によって分類されるパターンで密パターンとは、規定寸法以下ラインアンドスペースパターン、狭スペースパターンであり、密なラインアンドスペースパターンに分類されたパターン集ほど、高精度なリソグラフィシミュレーションを行なう。

（１５）前記パターン寸法によって分類されるパターンで、規定寸法以上の幅を持つパターン、規定寸法以上の間隔を持つパターンなど、より大きい寸法を持つパターンほど、シミュレーション精度を落としたシミュレーション、あるいは単純な単純なチェックを行なう。

（１６）前記デバイス重要度によって分類されるパターンで重要でないパターンとはダミーパターン部であり、重要でないパターンほどシミュレーション精度を落としたシミュレーション、あるいは単純な寸法チェックを行なう。

（１７）前記粗密によって分類されるパターンで疎パターンとは、規定寸法以上ラインアンドスペースパターン、孤立パターンであり、疎なパターンに分類されたパターン集ほど、シミュレーション精度を落としたシミュレーション、あるいは単純な寸法チェックを行なう。

（１８）前記単純な寸法チェックとは、非常に大きな公差が許容されているパターン、規定の寸法になってなくてはならないパターン種、光学半径内で環境に変化が無いパターン、などシミュレーションを行わずルールベース（ＤＲＣ）での寸法チェックを行なう。

（１９）前記リソグラフィシミュレーションの条件を変えてリソグラフィシミュレーションを施す工程において、分類されたパターンのシミュレーションモデルを適用して一括でシミュレーションを行なう。

（２０）前記パターンを抽出あるいは分類する工程において、ソースデータ上でのパターン情報を用いてＯＰＣ後データを抽出あるいは分類する工程を追加する。
（２１）前記シミュレーション条件に応じて変化させる検証スペックとは、高精度なシミュレーションモデルを用いたシミュレーションを行ったパターンに対しては厳しいスペックを適用し、シミュレーション精度を落としたシミュレーションを行ったパターンに対しては緩いスペックを適用する。

（２２）上記のパターン検証方法を用いて、集積回路パターンを修正する。
（２３）上記のパターン検証方法を用いて、露光マスクのマスクパターンを補正する。
（２４）上記のパターン検証方法、修正方法、補正方法を用いて、半導体集積回路パターン検証、修正、補正記憶媒体を作成する。
（２５）上記のパターン検証方法、修正方法、補正方法を用いて、半導体集積回路パターン検証、修正、補正装置を製作する。

第１の実施形態に係るパターン検証方法のフローチャートを示す図。 第１の実施形態に係る配線の一例を示す図。 規定寸法以下の配線幅の配線の抽出を説明する図。 規定寸法以下の配線間隔の配線の抽出を説明する図。 リソグラフィシミュレーションの対象エッジを説明する図。 第２の実施形態に係るパターン検証方法のフローチャートを示す図。 評価対象エッジの重み付けを説明する図。 第４の実施形態に係るパターン検証方法のフローチャートを示す図。 ＭＩＳＦＥＴのパターン検証法を説明する図。 第５の実施形態に係るパターン検証方法のフローチャートを示す図。 第６の実施形態に係るパターン検証方法のフローチャートを示す図。 エッジ評価における対象範囲を説明する図。 第７の実施形態に係るパターン検証方法のフローチャートを示す図。 第９の実施形態に係るパターン検証方法のフローチャートを示す図。

符号の説明

１０１〜１０４…配線
１０５〜１０７…配線間隙
１１１〜１１４…評価対象エッジ
１２１…エッジ分割点
１２２…シミュレーション評価点
１３１…ゲート配線（Poly）
１３２…ソース・ドレイン拡散層（Diffusion）
１３３…コンタクト・ヴィア（Contact/Via）
１４１…ゲート（Gate）部
１４２…コンタクト・ヴィア（Contact/Via）部
１４３…エンドキャップ（EndCap）部
１４４…ダミーパターン
１５１，１５２…シミュレーション対象範囲

Claims (5)

1. 規定パターン寸法以下のパターンを抽出する工程と、
   前記抽出されたパターンからリソグラフィシミュレーションの対象となるパターンエッジを、高精度シミュレーションエッジと精度を落とすエッジに分類して抽出する工程と、
   前記抽出されたパターンエッジに対して、高精度評価エッジは評価点数を増やし、精度を落とすエッジは評価点数を減らしてシミュレーションを実施して、パターンの検証を行なう工程と、
   を具備することを特徴とする半導体集積回路パターン検証方法。
2. 集積回路パターンをパターン寸法若しくはパターン種によって複数のパターン集に分類する工程と、
   前記分類された複数のパターン集に対し、シミュレーションポイント毎に各々の条件に応じた対象範囲を定め、対象範囲毎に条件を変えてリソグラフィシミュレーションを実施して、パターンの検証を行なう工程と、
   を具備することを特徴とする半導体集積回路パターンの検証方法。
3. 規定値以上の公差が許容されているパターン、最小寸法のみ規定されているパターン、および規定の対象範囲内で環境が略一定のパターンに対しては、前記リソグラフィシミュレーションを行なう工程に代えて、デザインルールに基づく寸法チェックを行なう工程を具備することを特徴とする請求項２に記載の半導体集積回路パターン検証方法。
4. 請求項１〜３の半導体集積回路パターン検証方法を、コンピュータに実行させる手順を記述したパターン検証プログラム。
5. 請求項１〜３に記載のパターン検証方法に基づいて検証されたマスクパターンを、半導体基板上に形成する工程を含むことを特徴とする半導体装置の製造方法。

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