KR20130032391A - 제조능력을 위한 디자인 - Google Patents

Abstract

제조능력의 향상을 위해 기존의 마이크로 디바이스 디자인을 변경하는 기술이 개시된다. 이 기술에 따르면, 설계자가 디자인 내 데이터와 관련된 제조 기준을 수신한다(도 4). 그러면 관련된 디자인 데이터가 식별되어 마이크로 디바이스 설계자에게 제공되고, 그는 제조 기준에 기초해 디자인을 변경을 선택할 수 있다(도 5a). 이런 방식으로, 설계자는 마이크로 디바이스의 오리지널 디자인 안에, 주조 업자로부터의 제조 기준을 바로 병합시킬 수 있게 된다.

Description

제조능력을 위한 디자인{Design for manufacturability}

본 출원은 2003년 7월 18일자 존 퍼거슨 외의 발명자들의 이름으로 출원된 미국 가출원 번호 60/488,363, " 미소 디자인시 생산력을 극대화하기 위한 기술"을 우선권 주장하며 그 출원의 일부 계속 출원(CIP)에 해당하는 것으로서, 상기 가출원의 전체 내용이 이 명세서에서 참조되고 있다. 또, 본 출원은 역시 그 전체가 이 명세서 상에서 참조되고 있는 2004년 4월 19일자 조셉 사비키 외의 발명자들의 이름으로 출원된 미국 특허 출원 번호 10/827,990을 우선권 주장하며 그 출원의 일부 계속에 해당한다.

본 발명은 마이크로 디바이스들의 디자인을 돕는 다양한 기술 및 도구에 관한 것이다. 본 발명의 다양한 양태들은 특히, 뒤에 일어나는 상기 마이크로 디바이스들의 제조능력을 향상시키기 위한 마이크로 디바이스들의 디자인에 적용할 수 있다.

마이크로 회로 디바이스들은 자동차에서 마이크로웨이브 및 퍼스널 컴퓨터까지 다양한 상품에 사용되고 있다. 마이크로 회로 디바이스의 디자인 및 제조는 '디자인 플로우'라고 알려져 있는 여러 단계들을 수반하는데, 이 중 특정 단계들은 마이크로 회로의 종류, 복잡도, 디자인 팀, 및 마이크로 회로 제조 기기 또는 주조법에 크게 좌우된다. 몇 가지 단계들은 전 디자인 플로우에 대해 공통된다: 먼저 디자인 사양이 보통 하드웨어 디자인 언어(HDL)를 통해, 논리적으로 모델링된다. 소프트웨어 및 하드웨어 "도구들"은 소프트웨어 시뮬레이터들 및/또는 하드웨어 에뮬레이터들을 실행함으로써 디자인 플로우의 여러 단계들에서의 디자인을 검증하고 에러들이 시정된다.

논리적 디자인이 만족되면, 다음으로 그 디자인는 통합(synthesis) 소프트웨어에 의한 디자인 데이터로 변환된다. 흔히 "넷리스트(netlist)"로 불리는 디자인 데이터는 트랜지스터, 저항, 및 커패시터와 같은 특정한 전자적 디바이스들, 및 원하는 논리적 결과를 달성할 수 있는 이들 간의 상호연결을 나타낸다. 타이밍에 대한 예비 견적 역시 이 단계에서 이뤄질 수 있으며, 이때 각 디바이스에 대해 어떤 전제된 특징적 속도를 이용한다. 이 "넷리스트"는 일반적인 회로도에서 디스플레이되는 표시 레벨에 해당하는 것으로 볼 수 있다.

일단 회로 소자들 간의 관계가 설정되었으면, 이번에는 개개의 소자들을 형성하게 될 형태들(shapes)을 규정하는 특정한 기하학적 소자들로 디자인이 다시 넘어간다. 멘토 그래픽스 IC 스테이션(Mentor Graphics' IC Station) 또는 카덴스 거장(Cadence Virtuoso)과 같은 주문자 레이아웃 교정자들이 이런 기술에 공통으로 사용된다. 자동화된 장소 및 루트 도구들 역시 물리적 레이아웃, 특히 논리 소자들을 연결하는데 사용될 선들을 규정하는데 사용될 수 있다.

물리적 디자인 데이터는, 보통은 사진 석판술(photolithographic) 프로세스에 의해, 원하는 마이크로 회로 디바이스를 제작하는데 사용되는 마스크들 상에 기입될 패턴들을 나타낸다. 집적 회로의 각 계층(layer)은 물리적 데이터베이스의 해당 계층 표현을 포함하며, 그 계층 표현에 의한 데이터로 나타내는 기하학적 모양들이 회로 소자들의 상대적 위치들을 규정한다. 예를 들어, 임플란트(implant) 계층의 계층 표현에 대한 모양들은 도핑(doping)이 일어날 영역을 규정하고; 연결 계층의 계층 표현에서의 라인 모양들은 소자들을 연결한 금속 선들의 위치를 규정하는 등등이다. 물리적 디자인 정보가 알맞은 성능을 위한 디자인 사양과 논리 사양을 정밀하게 구현하는 것이 매우 중요하다. 또, "레이아웃"으로도 불리는 물리적 디자인 데이터가 제조시 사용되는 광마스크(photomask)들이나 레티클(reticle)들을 생성하는데 사용되기 때문에, 그 데이터는 최종 디바이스들을 제조할 제조 업체, 또는 "fab"의 요구조건에 따라야 한다. 각 fab은 자신들의 프로세스, 설비, 및 기술에 부합하는 자체적인 물리적 디자인 패러미터들을 특정한다.

마이크로 회로 디바이스들의 중요성이 커짐에 따라, 설계자들 및 제조자들은 이들 디바이스들을 계속해서 개량하고 있다. 가령, 매년마다, 마이크로 회로 디바이스 제조자들은 프로그래머블(programmable) 마이크로프로세서들과 같은 마이크로 회로 디바이스들이 더 복잡하면서 크기는 더 작게 만드는 새로운 기술들을 개발하고 있다. 마이크로프로세서들은 이제 각각이 겨우 90nm의 규모인 5천만 개 이상의 트랜시지터들을 포함하는 것으로 제조되고 있다. 디바이스들이 작아질 수록, 이들 중 더 많은 수가 하나의 칩 안에 집적될 수 있다. 게다가, 많은 제조자들은 이제 광학 디바이스들, 광자(photonic) 구조들, 기계적 기구들, 또는 기타 마이크로 전자기계적 시스템들(MEMS) 및 고정적 저장 디바이스들과 같은 다른 종류의 마이크로 디바이스들을 제조하는 데에도 이들 기술을 이용하고 있다. 이들 다른 마이크로 디바이스들은 현재의 마이크로 회로 디바이스들 만큼이나 중요하게 될 징후를 보이고 있다.

마이크로 디바이스들이 보자 복잡해지고 있기 때문에, 당연히 이들의 디자인 역시 어려워지고 있다. 예를 들어 통상의 마이크로 디바이스는 수백만 개의 연결을 포함하며, 각 연결은 만일 그 연결이 알맞게 지정되지 않은 경우 마이크로 회로를 부정확하게 동작되게 하거나 아예 고장을 일으킬 수가 있다. 연결만 적절하게 지정되어야 하는 것이 아니라, 연결들 자체의 구조 역시 알맞게 제조되어야 한다. 예를 들어, 마이크로 회로 디바이스는 "접점(contact)" 또는 "비아(via)"라고 일컫는 전도성 물질로 된 플러그들에 의해 연결되는 여러 상이한 전도성 혹은 "와이어" 계층들을 포함할 수도 있다. 도 1a 및 1b를 참조하면, 이 도면들은 마이크로 회로 디바이스(101)의 일부에 대한 이상적 디자인을 도시한다. 이 이상적 디자인에 따르면, 마이크로 회로 디바이스(101)는 비전도 물질 계층(107)으로 분리된 제1전도 물질 계층(103) 및 제2전도 물질 계층(105)을 포함한다. 전도 계층들(103 및 105)은 비전도 계층(107)을 통해 금속 또는 비아로 된 전도성 플러그(109)에 의해 서로 연결된다. 이 도면들은 간결성 및 이해의 용이함을 위해 단지 예시할 목적으로 도시한 것으로서, 실제 구조에서 있을 수 있는 배리어(barrier) 물질 계층들이나 세부적 위상 특징들(topological features)과 같은 몇 가지 특징들을 생략할 수 있다는 것을 알아야 한다.

도 1에 도시된 이상적 디자인의 비아(109)가 전도 계층들(103 및 105) 사이의 적절한 연결을 제공한다고는 하나, 디바이스(101) 제조 중의 국지적 프로세싱 환경의 변화가 특정 비아를 너무 작게 만들어 적절한 전기적 연결을 제공하지 못하게 만들 수가 있다. 예를 들어, 도 2에 도시된 바와 같이, 제조된 비아(109')가 너무 작아서 전도 계층들(103 및 105) 사이에서 최소로 요구되는 전류를 운반하지 못하게 된다. 이러한 문제에 대응하기 위해, 제조업자는 첫 번째 비아가 제조 과정 중에 적절히 형성되지 않은 경우 마이크로 회로의 디자인을 변경하여 두 번째 혹은 "중복' 비아를 백업용으로 포함할 수 있다. 보다 특정하면, 두 전도 계층들 사이에서의 천이만을 형성하는 단일 비아(109)(즉, "단일 천이" 비아) 대신, 디바이스(101)는 도 3에 도시된 것 처럼 두 개의 비아들(109A 및 109B)을 포함할 수 있다. 그러면, 단일 비아가 올바르게 제조되지 않았을 때, 그 중복 비아가 계속해서 원하는 연결을 만들 수 있다. 통상적인 마이크로 회로는 1500 만개의 비아들을 포함할 수 있으며, 이 중 1000 만개가 단일 천이 바아들로서 최초에 디자인된 것일 수 있다. 이들 비아들 중 겨우 2 백만개 정도라도 식별 및 이중화하는 것이 마이크로 회로의 신뢰성에 있어서의 중요한 향상을 제공하게 될 것이다.

중복 비아들을 부가하는 것은 비아 오류 발생을 감소시키지만, 모든 비아들이 다 중복될 수 있는 것은 아니다. 예를 들어, 회로의 레이아웃은 전도 물질로 된 두 계층들 간의 단일 비아에 대한 여지만을 허용할 것이다. 또, 중복 비아를 생성하는데 필요한 부가적 금속이 주변 회로의 커패시턴스를 바꿀 수 있다. 만일 그 회로의 타이밍이 매우 중요한 것이라면, 중복 비아를 부가하는 것이 그것으로 해결하는 것보다 더 많은 문제들을 야기할 수 있다. 충분치 못하게 중복된 비아를 식별하는 것은 순전히 기하학적 동작이지만, 중복 비아를 추가하여 비아를 '마련할지(to fix)'의 여부를 결정하는 것은 전체적인 마이크로 회로 디자인과 관련한 소스 정보를 필요로 한다. 따라서 디바이스 제조업자는 단순히 각각의 비아를 중복시킬 수는 없고, 대신 마이크로 회로의 동작에 영향을 끼지지 않고 어떤 비아들이 중복될 수 있는가를 결정해야 한다.

비아들은 위에서 보다 큰 신뢰성을 위해 디자인될 수 있는 마이크로 디바이스 구조의 한 예로서 기술되었지만, 기기의 신뢰성, 성능 또는 가격, 또는 그러한 특성들의 둘 이상의 조합된 사항들을 향상시키도록 변형될 수 있는 수많은 양태의 마이크로 디바이스 디자인이 있을 수 있다. 예를 들어, "중요한 영역 해석"이라는 것이 흔히 적용되어 선들의 그리드(망)이 결함에 의해 단락(shorted)될 감도를 예측할 수 있고, 디자인은 이러한 중요 영역들 내 선들 사이의 간격을 넓히도록 변경되어 오류에 대한 감도를 줄일 수 있다. 이와 마찬가지로, 비아들처럼, 폴리실리콘(polysilicon) 구조(가령, 트랜지스터 게이트)를 금속 계층과 연결시키는 "접점들" 역시 보다 큰 신뢰성을 위해 디자인될 수 있다.

마스크나 레티클(reticle) 제조를 위한 레이아웃 데이터 준비시 또 다른 예를 볼 수 있다. 마스크 및 레티클들은 보통 전자 또는 레이저 빔을 이용해 블랭크(blank) 레티클을 노출하는 큰 도구들을 사용해 만들어진다. 노출 패턴은 마스크 위에 원하는 회로 패턴들을 기입하는데 이용되고, 이것은 다시 웨이퍼들 위에 실제 디바이스 구조들을 인쇄하는데 사용된다. 대부분의 마스크 기입 툴들은 직사각형들이나 사다리꼴들이고 이들이 장치 제한 규모보다 작은 소정 유형의 다각형들만을 기입할 수 있다. 보다 큰 모양들, 또는 기본 직사각형 또는 사다리꼴들 (대다수가 마이크로 회로 특징들일 수 있는)이 아닌 모양들은 기입을 위해 이들 더 작고 더 기본적인 다각형들로 "쪼개져야(분할)" 한다. 흔히, 한 마스크를 기입하는데 걸리는 시간의 길이는 레이아웃이 분할된 다각형들의 수에 정비례한다. 분명한 것은, 보다 적은 다각형들의 수로의 보다 효율적 분할이 마스크 기입 도구의 효율을 크게 향상시킬 수 있다는 것이다. 이것은 레이아웃이 RET 소프트웨어에 의해 변형되었을 때 만들어진 복잡한 모양에 특히 잘 부합하여, 석판술 처리 중에 발생할 왜곡 및 광학 효과를 보상한다. 따라서 마이크로 디바이스의 디자인는 구성요소들의 전반적 구성에서부터 이들 구성요소들을 생성하는데 사용되는 특정 마스크 모양들에 이르기까지 여러 가지 다양한 레벨들에서 향상된 제조능력을 위해 변형될 수 있다.

마이크로 디바이스 디자인이 향상된 제조능력을 위해 변형될 수는 있지만, 이들 변형이 디자인 프로세스 중 마이크로 디바이스 설계자에게는 보통 사용되지 않는다. 대신, 이들 변형들은 디자인이 만들어진 다음 마이크로 디바이스를 제조할 업체에 의해 보통 주어진다. 업체에 의해 제공되는 변형들은 예를 들어 업체에 의해 사용되는 제조 설비, 업체의 기술적 전문성, 및 이들의 이전 제조 경험에 좌우될 수 있다. 마이크로 디바이스의 어떤 특징들은 업체가 이들 변형 사항을 구현하는 것을 돕지만, 다른 디자인 특징들은 이러한 변형의 구현을 방해할 수 있다.

따라서, 마이크로 디바이스 설계자로 하여금 제조능력을 향상시키도록 변경 사항들을 마이크로 디바이스 디자인의 디자인 플로우 안에 통합시킬 수 있도록 함이 바람직할 수 있다. 또, 최초의 디자인이 주조 단계에서의 제조능력을 향상시키도록 어떻게 변형되어야 하는지에 대한 어떤 안내을 설계자에게 제공함이 바람직할 수 있다. 즉, 살계자에게 마이크로 디바이스를 어떻게 디자인할지에 대한 안내을 제공함으로써 마이크로 디바이스의 제조능력을 향상시킬 변경 사항이 마이크로 디바이스의 제조 시점에서 업체에 의해 보다 적절하게 적용될 수 있게 된다.

본 발명의 목적은 기존의 마이크로 디바이스 디자인을 변형하여 마이크로 디바이스의 제조능력을 향상시키도록 하는 기술을 제공하는 데 있다.

바람직하게도 본 발명의 다양한 예들이 기존의 마이크로 디바이스 다자인의 제조능력을 향상시키도록 이들의 디자인을 변경하기 위한 기술들을 제공한다. 제조 향상은 마이크로 디바이스 제조의 개선된 생산성, 보다 나은 동작 성능, 보다 낮은 제조 단가, 또는 이러한 특징의 둘 이상의 조합된 사항을 지향하도록 된다. 본 발명의 다른 예들에 따르면, 설계자는 통계적 데이터베이스에 저장된 디자인시의 데이터와 관련한 제조 기준이나 공정 정보를 제공받는다. 그러면 제조 기준의 특정 양태들과 관련된 디자인 데이터가 식별되어 마이크로 디바이스 설계자에게 주어지고, 그는 그 제조 기준에 기반하여 디자인의 변경을 선택할 것이다. 이러한 방식으로, 설계자가 마이크로 디바이스의 최초 디자인시에 주조(foundry)로부터의 제조 기준을 바로 포함시킬 수 있다.

본 발명의 다양한 실시예들은 기존의 마이크로 디바이스 디자인을 변형하여 마이크로 디바이스의 제조능력을 향상시키도록 하는 기술에 관한 것이다. 제조능력 향상은 마이크로 디바이스들의 생산성을 향상시키는 결과(즉, 제조된 마이크로 디바이스 당 보다 낮은 실패율)를 가져올 수 있다. 이러한 향상은 또한 마이크로 디바이스의 더 나은 동작 성능, 마이크로 디바이스 제조에 대한 낮아진 단가, 또는 이러한 특징들 가운데 둘 이상의 조합된 개선 사항을 가져올 수 있다.

본 발명의 서로 다른 실시예들에 따르면, 디자인시의 데이터와 관련된 제조 기준 또는 공정 정보가 그러한 데이터를 수신하도록 의도된 데이터베이스로 제공된다. 그러면 이 관련 디자인 데이터가 마이크로 디바이스 설계자에게 식별 및 제공되고, 그는 제조 기준에 기초해 디자인 변경을 선택할 수 있다. 통계적 데이터베이스 또는 데이터베이스의 히스토리 사용시의 다른 기준에 의거해 가능한 정정을 제시하는 힌트 역시 설계자에게 제공될 수 있다. 어떤 경우들에서, 제조 기준에 기초한 관련 디자인 데이터의 자동 정정이 수행될 수 있고, 승인을 구하는 시험적 결과가 설계자에게 제공된다. 다른 경우들에서는 정정 히스토리에 기초해, 디자인 데이터의 변경이 설계자로부터의 승인 없이도 완료될 수 있다. 이러한 방식을 통해, 업체로부터의 제조 기준 또는 기타 공정 정보가 마이크로 디바이스의 오리지널 디자인에 직접 병합될 수 있다. 본 발명의 여러 예들이 이하에서 보다 상세히 논의될 것이다.

본 발명의 제조능력 향상 기술에 의하여, 마이크로 디바이스들의 생산성을 향상시키는 결과를 가져오고, 또한 마이크로 디바이스의 더 나은 동작 성능, 마이크로 디바이스 제조에 대한 낮아진 단가, 또는 이러한 특징들 가운데 둘 이상의 조합된 개선 사항을 가져올 수 있다.

도 1 내지 3은 두 개의 전도 계층들 사이에 있는 하나의 비아를 가진 디바이스를 도시한다.
도 4는 개선된 제조능력을 위한 마이크로 디바이스 디자인을 돕는 도구를 도시한 것이다.
도 5a 및 5b는 마이크로 디바이스 제조능력을 개선시키는 프로세스를 나타내는 흐름도를 도시한 것이다.
도 6은 중복 비아를 위치시키기 위한 비아 주변의 영역을 도시한 것이다.
도 7은 네 개의 병렬 연결 라인들을 도시한 것이다.

제조 도구를 위한 디자인

도 4는 본 발명의 다양한 실시예들에 따른 제조 디자인(DFM, design for manufacturing) 도구(401)의 한 예를 도시한 것이다. 이 도면에서 보여진 바와 같이, 입/출력 단말(403)이 디자인 데이터 처리 모듈(405), 및 디자인 데이터 데이터베이스(407)와 통신한다. 이하에서 보다 상세히 논의되겠지만, 입/출력 단말(403)은 제조 기준과 관련된 디자인 부분을 보면서 조작하기 위한 사용자 인터페이스이다. 또, 입/출력 단말(403)은 사용자로 하여금 어떤 디자인 부분들이 관련 제조 기준에 의거해 변경될지를 특정하도록 하는 사용자 인터페이스를 제공할 수 있다.

디자인 데이터 처리 모듈(405)은 마이크로 디바이스의 디자인 데이터를 조작하는데 사용될 수 있다. 보다 상세히 설명하면, 디자인 데이터 처리 모듈(405)은 마이크로 디바이스 디자인 데이터를 조작하기 위한 프로그래머블 컴퓨터 실행 명령들일 수 있다. 본 발명의 다양한 실시예들에 따르면, 가령, 디자인 데이터 처리 모듈(405)은 오레곤 주 윌슨빌(Wilsonville)의 멘토 그래픽스 사(Mentor Graphicsⓡ Corporation)로부터 입수할 수 있는 CALIBREⓡ 검사 및 제조 소프트웨어 도구들을 실행하는 프로그래머블 컴퓨터의 일부로서 구현될 수 있다. 따라서, 본 발명의 다양한 실시예들은 프로그래머블 컴퓨터에 의해 실행되도록 매체 상에 저장된 소프트웨어 명령들에 의해 구현될 것이다. 마찬가지로, 본 발명의 다양한 실시예들은 프로그래머블 컴퓨터를 통한 소프트웨어 명령들의 실행에 의해 구현될 수도 있다.

이하에서 보다 상세히 설명하는 것과 같이, 디자인 데이터 처리 모듈(405)은 제공된 제조 기준이나 공정 정보와 관련된 마이크로 디바이스 디자인시의 디자인 데이터를 식별한다. 그리고 나서 디자인 데이터 처리 모듈(405)은 입/출력 단말(403)의 사용자가 고려하도록 상기 식별된 디자인 데이터를 제공할 것이다. 사용자로부터의 입력에 기초해, 디자인 데이터 처리 모듈(405)은 제조 기준을 이용해 디자인 데이터를 변경하기도 하여, 디자인에 대한 제조능력을 향상시킬 것이다. 그러면 디자인 데이터 데이터베이스(407)는 디자인 데이터 처리 모듈(405)에 의해 이용된 정보를 저장하며, 여기에는 가령 마이크로 디바이스의 디자인, 제조 기준, 및 입/출력 단말(403)을 통해 사용자가 제공하는 명령들이 포함된다.

제조 도구(401)의 디자인는 통계적 데이터 처리 모듈(409) 및 통계적 데이터 데이터베이스(411)를 포함할 수도 있다. 다음의 설명으로부터 분명해지다 시피, 통계적 데이터 처리 모듈(409)은 제조 기준과 관련된 디자인 데이터를 통계적으로 연관된 정보 안에 체계화시킨다. 예를 들어, 이하에서 보다 상세히 논의하겠지만, 통계적 데이터 처리 모듈(409)은 제조 기준과 관련된 고밀도의 구조들(비아들과 같은)을 가지는 디자인 영역들을 보이는 맵을 생성할 수 있다. 역시 뒤에 더 자세히 설명하겠지만, 만일 디자인이 계층적으로 체계화되어 있으면, 통계적 데이터 처리 모듈(409)은 디자인의 상이한 계층 레벨들와 관련해 통계적 정보를 제공할 것이다. 따라서, 디자인이 셀들 안에 계층적으로 체계화되어 있는 경우, 통계적 데이터 처리 모듈(409)은 선택된 셀 내, 선택된 셀들의 그룹 내, 또는 전체 디자인에 걸쳐 통계적 정보를 개별적으로나 집합적으로 제공할 것이다. 통계적 데이터 데이터베이스(411)는 그리고 나서 통계적 데이터 데이터베이스(411)에 의해 사용된 정보를 저장하여 통계적 정보 안에 디자인 데이터를 체계화시킨다.

다중 포맷 디자인 데이터베이스(413)는 디자인 데이터 데이터베이스(407) 및 통계적 데이터 데이터베이스(411)로 마이크로 디바이스들의 다양한 양태들을 디자인하는데 사용되는 여러 가지 포맷들로 된 디자인 정보를 제공한다. 예를 들어, 다중 포맷 디자인 데이터베이스(413)는 마이크로 회로의 소자들 사이의 전기적 연결을 추상적으로 나타내는 "넷리스트"의 형태로 마이크로 회로에 대한 디자인 정보를 포함할 수 있다. 다중 포맷 디자인 데이터베이스(413)는, 가령, 디자인 정보를 GDSII, OASIS, OAC, Genesis, Apollo, GL1, SPICE, Verilog, VHDL, CDL, 및 Milkyway, 등등과 같은 임의의 원하는 포맷으로, 또 그러한 포맷으로부터 디자인 정보를 변환 및 저장할 수 있다.

다중 포맷 디자인 데이터베이스(413)는 또한 마스크 기입도구에서 사용하려고 준비된 다음 마이크로 디바이스의 어떤 계층의 레이아웃을 기하학적으로 나타내는 "분할 포맷"의 형태로 마이크로 회로에 대한 디자인 정보를 포함할 수도 있다. 다중 포맷 디자인 데이터베이스(413)는, 가령, 이러한 종류의 디자인 정보를 마이크로 디바이스의 구성 요소들을 형성하는데 사용된 다각형 구조들을 나타내는 포맷들로/로부커 변환하고 저장할 수 있다. 다중 포맷 디자인 데이터베이스(413)는 또한 이러한 종류의 디자인 정보를, 석판술 공정 중에 다각형 구조들을 형성하는데 사용되는 마스크 상의 그림을 나타내는 포맷들로/로부터 변환 및 저장할 수도 있다.

한 디자인에서 비아들을 변경하는 도구의 동작

도 5a 및 5b는 도 4에 도시된 제조 도구(401)의 디자인와 같은, 본 발명의 다양한 실시예들에 따른 제조 도구의 디자인을 위한 동작의 한 방법을 보이는 흐름도를 나타낸다. 이 방법은 생산성을 향상시키기 위한 마이크로 회로 디자인시의 비아들의 변형에 대한 특정 어플리케이션을 가지고 설명될 것이지만, 이 방법이 마이크로 디바이스 디자인에 대한 어떤 형태의 원하는 변경에 대해서도 적용 가능하다는 것을 주지해야 한다. 먼저, 제조 기준이, 가령, 다중 포맷 디자인 데이터베이스(413)를 통해 디자인 데이터 데이터베이스(407) 안에 수신된다(501 단계). 제조 기준은 마이크로 디바이스의 제조와 관련된 임의의 정보가 될 것이다. 따라서, 마이크로 회로의 중복 비아들의 생성을 위해, 그 제조 기준은 마이크로 회로의 다른 소자(가령, 유선, 트랜지스터 게이트 등)를 간섭함이 없이 중복 비아를 안전하게 생성하는데 필요로 되는 최소량의 비아 주변 외부 공간이 될 것이다. 제조 기준은 또 오리지널 비아로부터 중복 비아의 최소 오프셋(offset), 및 중복 비아에 의해 연결될 전도 계층 주위의 최소 크기로 필요로 되는 외부 공간을 포함할 수 있다.

본 발명의 다양한 실시예들을 통해, 상기 제조 기준은 마이크로 디바이스를 제조할 주형에 의해 제공될 것이다. 제조 업체는 보통 마이크로 디바이스를 제조하는데 사용할 설비의 용량 및 제한에 대한 보다 많은 전문성을 갖출 것이다. 따라서 제조 업체는 (중복 비아를 안전하게 추가하는데 필요한 다른 소자들로부터의 최소 가능 공간과 같은) 제조능력에 대해 디자인이 어떻게 향상될 것인지에 대한 dbgyd한 안내을 마이크로 디바이스 설계자에게 제공할 수 있을 것이다. 과거에는, 이러한 유용한 정보가 보통 문서 형태의 리포트 및 요약서들의 형태로 설계자에게 주어졌지만, 제조 기준을 포함한 데이터베이스를, 디자인 변경할 교정자들과 링크하는 것을 가능하게 한 소프트웨어 도구는 전혀 존재하지 않았다. 즉, 설계자는 디자인을 분석 또는 변경하도록 정보를 사용할 어떠한 유용한 방법도 가지지 못했다. 그러나, 본 발명의 다양한 실시예들에 따르면, 제조업체의 제조 경함과 지식이 마이크로 디바이스 생성 중에 그 안에 곧바로 병합될 수 있다. 본 발명의 또 다른 실시예들에서, 제조 기준은 번갈아서, 혹은 부가적으로 마이크로 디바이스의 설계자에 의해 제공될 수 있다. 따라서, 설계자는 가령 중복 비아를 안전하게 추가하는데 필요로 되는 다른 소자들로부터의 최소 가능 공간을 특정할 수 있다.

일단 제조 기준을 받으면, 디자인 데이터 처리 모듈(405)은 제조 기준과 관련된 디자인 데이터를 식별한다(503 단계). 따라서, 도시된 예에서, 디자인 데이터 처리 모듈(405)은 하나의 비아로 연결된 기존의 디자인 내 모든 전도 계층들의 쌍들, 또는 "상호 연결부들"을 식별한다. 그리고 나서 디자인 데이터 처리 모듈(405)은 각 비아 구조를 둘러싼 영역 (각 비아 구조는 비아 및 그 비아에 의해 연결된 상호 연결자들을 포함)을 검사하여 그 비아 구조가 중복 비아를 지원할 수 있는지를 판단할 것이다. 더 자세히 말하면, 디자인 내 각 비아 구조에 대해, 디자인 데이터 처리 모듈(405)은 제조 기준에서 명시된 오프셋 값들에 따라 비아의 한 측으로부터의 제1상호 연결 오프셋 영역을 검사할 것이다. 그리고 나서, 디자인 데이터 처리 모듈(405)은 이 제1상호 연결 영역이 제조 기준에서 명시된 외부 최소 공간을 만족하는 비아를 형성시킬 수 있을지를 판단할 것이다. 이와 마찬가지로, 디자인 데이터 처리 모듈(405)은 비아 계층 (측, 비아가 형성될 계층)의 해당 영역들 및 제2상호 연결부가 모두 제조 기준에서 명시한 외부 최소 공간을 만족하는 비아를 형성할 수 있게 하는지를 판단할 것이다.

도 6은 비아(603)를 포함하는 비아 구조의 제1상호 연결부의 영역(601)을 도시한 것이다. 이 제1상호 연결 영역이 중복 비아를 지원할 것인지를 판단하기 위해, 디자인 데이터 처리 모듈(405)은 제조 기준 영역(605A)에서 특정된 오프셋 값들에 의해 정의된 비아(603)의 한 측에 접한 영역(605A)을 검사하여, 제조 기준에서 명시한 외부 최소 공간 값 또는 값들을 따르게 될 한 비아를 이 영역(603A)에 만들 수 있을지를 판단한다. 디자인 데이터 처리 모듈(405)은 또한, 비아 계층의 해당 영역과 제2상호 연결부의 해당 영역 모두, 제조 기준에 명시된 외부 최소 공간 값 또는 값들을 만족하는 한 비아를 만들 수 있게 허용할 것인지를 판단할 것이다.

이 영역의 분석 상 비아 구조가 제조 기준의 최소 공간 요건을 만족하지 못할 것이라고 판단되었으면, 디자인 데이터 처리 모듈(405)이 제조 기준에 명시된 최소 공간 요건을 따를 비아의 한 측면에 접한 영역을 식별할 때까지, 혹은 최초의 비아의 어떤 측면도 중복 비아를 지원하지 않을 것이라는 판단을 할 때까지 비아 구조의 각 측면에 대해 이러한 분석이 반복된다. 따라서, 디자인 데이터 처리 모듈(405)은 연속하여 영역들(605B-605D)을 검사하고 이들 영역들 중 어느 하나에 한 비아가 만들어질 수 있는지를 판단할 수 있다. 도 6에서 그 영역들(605A-605D)은 수평방향 및 수직방향으로 정렬된 것으로 도시되고 있지만, 본 발명의 다양한 실시예들에서 가령 영역들(606A 및 605B) 사이의 자리와 같은 어떤 바람직한 영역이 중복 비아를 지원할 수 있는지를 판단할 수도 있음을 알아야 한다.

통계적 데이터 처리 모듈(409)이 비아 구조의 각 계층 마다 오리지널 비아에 인접한 한 영역이 제조 기준에 명시된 최소 공간 요건을 따라 중복 비아를 지원할 수 있을지를 식별할 수 있다면, 디자인 데이터 처리 모듈(405)은 제조 기준에 명시된 최소 공간 요건을 적용하여 중복 비아를 제조하도록 디자인 변경 데이터를 생성할 것이다. 즉, 디자인 데이터 처리 모듈(405)은 제조 기준에 의거해, 상기 식별된 디자인 데이터에 해당하는 디자인 변경 데이터를 생성할 것이다(505 단계). 이 디자인 변경 데이터는, 가령 중복 위치와 기하학적 모양을 특정하는 데이터, 중복 비아에 이르는데 필요로 되는 전도 계층(103, 또는 105)의 확장부의 위치 및 기하학적 모양, 또는 원하는 제조 공정에 따라 중복 비아를 생성하는데 필요로 되는 임의의 다른 데이터를 포함할 것이다.

다음으로, 통계적 데이터 처리 모듈(409)은 디자인 변경 데이터 및 오리지널 디자인 데이터를 얻게 된다. 507 단계에서, 통계적 데이터 처리 모듈(409)은 입/출력 단말(403)에, 디자인 변경 데이터에 관한 도구(401)의 사용자에게 피드백을 제공한다. 따라서, 도시된 실시예에서, 통계적 데이터 처리 모듈(409)은 사용자에게, 가령 복조 비아들을 포함하도록 변경될 수 있는 비아 구조들을 식별한 피드백을 제공한다. 입/출력 단말(403)은 사용자에게 제조 도구(401)의 디자인과 상호 동작하기 위한 사용자 인터페이스를 제공할 수 있는 임의의 장치일 수 있다. 예를 들어, 입/출력 단말(403)은 인터넷과 같은 사설 네트워크나 공공 네트워크를 통해 디자인 데이터 처리 모듈(405) 및 통계적 데이터 처리 모듈(409)과 연결된 프로그래머블 컴퓨터일 수 있다. 이와 달리, 입/출력 단말(403)이, 디자인 데이터 처리 모듈(405) 또는 통계 데이터 처리 모듈(409)과 바로 연결된, 디스플레이와 같은 하나 이상의 입력 장치와, 키보드, 마우스 또는 기타 포인팅 장치 등 하나 이상의 출력 장치들을 포함할 수도 있다.

디자인 변경 데이터와 관련해 여러 가지 상이한 종류의 피드백이 사용자에게 주어질 수 있다는 것을 알아야 한다. 예를 들어, 통계 데이터 처리 모듈(409)은 "온도" 맵을 생성하여, 변경된 데이터가 가장 자주 발생하는 마이크로 디바이스의 영역들을 보일 수 있다. 맵이 0-10%의 오리지널 비아 구조들이 한 컬러를 갖는 중복 비아를 포함하도록 변경될 수 있는 영역들을 보일 것이다. 맵은 11-20%의 오리지널 비아 구조들이 다른 컬러를 갖는 복조 비아를 포함하도록 변경될 수 있는 영역들을 보일 수도 있고 하는 식으로 맵이 보여질 것이다. 이와 달리, 통계 데이터 처리 모듈(409)은 디자인 변경 데이터가 생성되었던 각 위치를 보이는 맵을 생성할 수도 있다.

디자인이 계층적 구성 안에 조직되면, 통계 데이터 처리 모듈(409)은 그 계층의 하나 이상의 특정 레벨들에 대한 피드백을 생성할 수 있다. 예를 들어, 오리지널 디자인이 그 디자인의 서로 다른 부분들에 해당하는 "셀들" 안에 조직될 수 있다. 그러면 디자인 데이터의 한 셀은 메모리 회로와 같은 이산적 구성 요소에 해당할 것이며, 이러한 것이 마이크로 디바이스 상에서 수백 번 일어난다. 한편 "고차(higher)" 셀은 여러 메모리 회로들을 통합한 레지스터를 나타낼 수 있다. 전체 디자인에 해당하는 피드백을 제공하지 않고, 대신 통계 데이터 처리 모듈(409)은 메모리 회로를 나타내는 디자인 데이터의 셀에 기반한 피드백을 제공할 수 있다. 예를 들어, 통계 데이터 처리 모듈(409)은 변경된 데이터가 가장 자주 발생하는 마이크로 디바이스의 영역들을 보이는, 바로 그 메모리 회로의 온도 맵을 생성할 수 있다. 이와 다른 선택사항으로서, 또는 부가적으로서, 통계 데이터 처리 모듈(409)은 디자인 변경 데이터가 생성되었던 메모리 회로의 각 위치를 보이는 레지스터의 맵이나, 디자인 변경 데이터가 생성되었던 메모리 회로 내 각 위치를 보이는 전체 마이크로 회로의 맵을 생성할 수 있다.

다른 선택으로서, 또는 부가적 사항으로서, 통계 데이터 처리 모듈(409)이 디자인 데이터에 의해 표현되는 마이크로 회로의 지리적 위치들에 기반한 피드백을 대신 제공할 수도 있다. 예를 들어, 통계 데이터 처리 모듈(409)은 마이크로 디바이스 영역을 상이한 부분들로 분할할 수 있다. 디자인 변경에 대한 높은 퍼센티지나 많은 회수를 갖는 부분들이 한 컬러를 통해 보여질 수 있고, 한편 디자인 변경에 대한 낮은 퍼센티지나 회수를 갖는 부분들은 다른 컬러를 통해 보여질 수 있다. 이러한 모양은 설계자로 하여금 디자인 변경이 가장 중요할 수 있는 디자인 부분들에 대한 주의를 집중할 수 있도록 한다.

어떤 유형의 원하는 피드백이라도 통계 데이터 처리 모듈(409)에 의해 제공될 수 있음을 알아야 한다. 디자인 데이터 데이터베이스(407)는 예를 들어, 전체 마이크로 디바이스나 마이크로 디바이스의 특정 부분들, 구성 소자들, 또는 셀들에 대한 맵들이 아닌, 히스토그램들을 생성할 수 있다. 또, 디자인 데이터 처리 모듈(405)은 파이 차트, 리스트, 또는 디자인 데이터 처리 모듈(405)에 의해 결정되었던 디자인 데이터에 대한 가능한 변경 사항에 대해 사용자에게 알리는데 바람직하거나 유용한 어떤 유형의 정보라도 제공할 수 있다. 또, 본 발명의 다양한 실시예들은 사용자가 피드백 정보를 어떻게 디스플레이할지를 선택할 수 있게 할 것이다. 예를 들어, 본 발명의 어떤 실시예들은 사용자로 하여금 피드백 정보를 디스플레이하는데 사용되는 서로 다른 영역들이나 값들을 선택할 수 있게 할 것이다. 즉, 위의 예와 함께, 본 발명의 일부 실시예들은 사용자가, 0-10%의 오리지널 비아 구조들이 한 컬러를 가진 것으로 변경될 수 있는 디스플레이 영역들과 11-20%의 오리지널 비아 구조들이 다른 컬러를 가진 것으로 변경될 수 있는 디스플레이 영역들이 아닌, 0-15% 또는 0-20%의 오리지널 비아 구조들이 단일 컬러를 가진 중복 비아를 포함하도록 변경될 수 있는 영역들을 보이는 맵을 생성할 수 있게 할 수 있다. 이와 달리, 또는 부가적으로, 본 발명의 다양한 실시예들은 사용자로 하여금 피드백 정보가 디스플레이될 주문형 영역들, 소자 그룹들 또는 셀 그룹들을 특정하게 할 수도 있다.

본 발명의 다양한 실시예들에서, 통계 데이터 처리 모듈(409) 또는 디자인 데이터 처리 모듈(405)은 디자인 변경 데이터가 디자인 안에 병합될 지의 여부를 판단하는데 유용한 안내 정보를 사용자에게 부가적으로 제공할 수 있다. 예를 들어, 피드백 정보는 디자인 변경 데이터에 대해 예상될 수 있는 산출량의 증가를 나타내는 예상 산출 데이터를 포함할 수 있다. 다른 선택사항 또는 부가 사항으로서, 피드백에 마이크로 디바이스 디자인에 디자인 변경 데이터를 병합시킬 때 발생할 제조 비용의 증가 (또는 감소)를 나타내는 비용 데이터를 포함시킬 수도 있다. 또, 피드백에는 디자인 변경 데이터를 병합함으로써 발생할 수 있는 마이크로 디바이스 성능의 임의의 개선 또는 저하를 나타내는 성능 정보가 포함될 수도 있다. 그 예가, 디자인 변경 데이터를 가지고 어떤 논리적 연산을 이행하는데 걸릴 수 있는 시간에 대한 영향을 나타내는 타이밍 데이터일 수 있다.

피드백은 안내 정보의 어떤 결합 사항도 포함할 수 있음을 알아야 한다. 예를 들어, 사용자로의 피드백에는 디자인 변경 데이터를 구현하는데서 얻어지는 비용 변화 및 결과적 산출량 변화 모두를 나타내는 비용 효과 분석 정보가 포함될 수 있다. 또, 피드백에는, 모든 디자인 변경 데이터, 보다 구체적으로 그 디자인 변경 데이터의 특정 카테고리들, 또는 그 둘 모두가 포함될 수 있다. 따라서, 디자인 변경 데이터가 양 중복 비아들 및, 가령 넓어진 접속 라인들과 관련된 것이면, 피드백 정보는 중복 비아들과 관련해 디자인 변경 데이터를 포함시키는데 대한 산출량의 증가, 넓어진 접속 라인들과 관련하여 디자인 변경 데이터를 포함시키는데 대한 산출량의 증가, 상기 두 경우의 디자인 변경 데이터를 포함한는데 따른 산출량의 증가, 또는 산출 정보의 세 카테고리들 중 어느 한 조합을 나타낼 수 있다.

509 단계에서, 사용자는 디자인 변경 데이터의 어느 부분들이 디자인에 포함될지를 선택한다. 사용자가 디자인 변경 데이터 모두를 포함시키도록 선택할 수도 있고, 디자인 변경 데이터의 일부만을 포함시키도록 선택할 수도 있다. 예를 들어, 사용자는 도구(401)를 사용해 넓어질 수 있는 연결 라인들과 중복 비아들을 포함하도록 변경될 수 있는 두 비아 구조들을 식별할 수 있다. 디자인 변경 데이터를 고려할 때, 사용자는 연결 라인들에 대한 잠정적 디자인 변경이 실용적이지 않거나, 실시가 어렵거나, 불필요하다고 판단할 수 있다. 이런 상황에서는 사용자가 중복 비아들과 관련해 디자인 변경 데이터만을 회로 디자인에 포함시키도록 선택하고, 넓어진 접속 라인들과 관련해 디자인 변경 데이터는 포기할 수 있다.

본 발명의 여러 실시예들은, 선택적이거나 부가적으로 사용자로 하여금 디자인의 특정 계층 레벨에 기반한 디자인 변경 데이터를 병합할 수 있게 할 것이다. 예를 들어, 사용자는 디자인 계층에 있는 하나 이상의 셀들에 대해 디자인 변경 데이터를 포함하고 같은 계층 레벨의 다른 셀들에 대한 디자인 변경 데이터는 포기할지를 선택할 수 있다. 이와 유사하게, 본 발명의 다양한 실시예들은 선택적으로나 부가적으로 사용자로 하여금 마이크로 디바이스의 특정 구성 소자들에 기초해 디자 변경 데이터를 통합할 수 있도록 할 수 있다. 예를 들어, 사용자는 마이크로 디바이스에 사용되는 한 종류의 메모리 회로에 대한 디자인 변경 데이터를 포함하지만 보다 민감한 무선 주파수 변조 소자에 대한 디자인 변경 데이터는 거부하는 선택을 할 수 있다.

일단 사용자가 변경 데이터를 디자인에 포함할지를 선택하였으면(511 단계), 디자인 데이터 처리 모듈(405)은 마이크로 디바이스 디자인이 사용자에 의해 선택된 디자인 변경 데이터를 포함하도록 수정한다. 이런 방식으로, 제조 기준에 기반한 디자인 개선 사항이 디자인에 직접 포함될 수 있다. 또, 디자인 개선 사항은 디자인이 주형으로 주어지기 전에 디자인 안에 포함될 수 있다.

본 발명의 다양한 실시예들에서, 상술한 하나 이상의 단계들은 순서가 바뀌거나 완전히 생략될 수 있음을 알아야 한다. 예를 들어, 본 발명의 어떤 실시예들에서, 디자인 데이터에 대한 변경 사항은 사용자 승인을 필요로 함이 없이 자동으로 디자인 안에 병합될 수 있다. 본 발명의 또 다른 실시예들에서, 사용자는 디자인 변경 데이터를 오리지널 디자인 안에 바로 포함시킬 수 없고, 단지 디자인 변경 데이터와 관련한 피드백만을 받을 수 있다. 사용자는, 가령, 디자인 변경 데이터를 포함시키기 위해 다른 도구를 사용할 수 있다. 또, 본 발명의 여러 실시예들에서는, 설계자가 어떤 디자인 변경 데이터가 디자인에 통합되지 않을지를 선택하도록 되어, 선택되지 않은 디자인 변경 데이터는 자동으로 디자인에 포함되게 된다.

또, 디자인 변경 데이터를 생성하기 위해 여러 유형의 제조 기준이 동시에 이용될 수 있음을 알아야 한다. 중복 비아들을 생성하는 것과 관련해 상술한 예들에 있어서, 제조 기준은 중복 비아와 연결 라인 사이의 최소 간격을 결정한다. 이 최소 간격에 기초해, 디자인 데이터 처리 모듈(405)은, 한 영역이 연결 라인에 중복 비아가 너무 가깝게 위치하지 않게 중복 비아를 지원할 수 있는지를 판단할 것이다. 그러나, 본 발명의 다른 실시예들에서는 제조 기준이 연결 라인을 이동시키거나 좁히도록 하는 패러미터들을 포함할 수도 있다. 그에 따라, 디자인 데이터 처리 모듈(405)은 이 패러미터들을 사용해 어떤 영역이 연결 라인을 이동시키거나 좁힘으로써 중복 비아를 지원하도록 만들어 질 수 있는지의 여부를 부가적으로 판단할 수 있다. 따라서 이러한 제조 기준을 이용해 생성된 디자인 변경 데이터는 중복 비아를 생성하기 위한 데이터 및 연결 라인을 이동 또는 좁히기 위한 데이터 모두를 포함할 수 있다. 그 디자인 변경 데이터가 제공되는 피드백은 디자인된 연결 라인을 수정하지 않고 생성될 수 있는 중복 비아들과 연결 라인을 이동 또는 좁혀서 생성될 수 있는 중복 비아들을 따로 식별할 것이다.

제조 기준의 규칙-베이스 및 모델-베이스 사용

본 발명의 다양한 실시예들은 규칙 베이스, 모델 베이스, 또는 이들 둘의 결합 형태로 제조 기준을 이용할 수 있다. 규칙 베이스의 실시예에서, 제조 도구(601)의 디자인은 디자인 변경 데이터를 생성할 특정 규칙을 따를 것이다. 예를 들어, 중복 비아들의 생성과 관련한 상술한 방법은 제조 기준의 규칙-베이스 어플리케이션을 구현할 수 있다. 보다 상세하게는, 디자인 데이터 처리 모듈(405)은, 모든 단일 천이 비아 (또는 모든 선택된 단일 천이 비아)를 체크하여 그 비아가 중복 비아를 지원할지를 판단하고, 그 비아가 제조 기준을 따르는 중복 비아를 지원할 때 한 종류의 출력을 제공하며, 비아가 제조 기준을 EK르는 중복 비아를 지원하지 않을 때 다른 종류의 출력을 제공한다는 것 등을 명시하는 일련의 규칙들을 따를 수 있다.

제조 기준의 모델-베이스 어플리케이션에서, 제조 도구(601)의 디자인은 디자인 데이터가 어떻게 변경될 것인가를 결정하기 위해 공정 조립 모델과 같은 어떤 모델을 사용할 것이다. 예를 들어, 입자-크기 대 산출 모델이 사용되어 여러 상이한 변수들을 고려한 디자인 변경 데이터를 생성할 것이다.

이제 도 7을 참조하면, 이 도면은 네 개의 병렬 연결 라인들(401-407)을 예시한다. 연결 라인(401)은 연결 라인(403)과 d₁의 간격으로 떨어져 있다. 마찬가지로, 연결 라인(405)은 연결 라인(407)과 d₁의 간격만큼 떨어져 있다. 연결 라인들(403 및 405)은 d₁ 보다 넓은 d₂ 만큼 서로 떨어져 놓인다. 이 분야의 당업자라면 알 수 있다시피, 제조 공정 중의 대기상의 입자들은 인접한 연결 라인들의 기능에 큰 위협이 되거나 심지어는 그러한 기능을 망칠 수 있다. 예를 들어, 두 개의 인접 연결 라인들에 접촉하는 한 입자는 그 라인들을 단락시켜, 이들을 부적절하게 동작하게 만든다. 이러한 이유 때문에, 제조자들은 자신들의 마이크로 회로 조립실에서 입자들의 수 및 크기를 엄격하게 통제한다.

인접한 연결 라인들의 쌍에서 발생하는 이런 종류의 단락 오류의 가능성은 인접한 연결 라인들 사이의 거리, 입자들의 크기, 입자들의 수에 따라 좌우된다. 도 7에 도시된 바와 같이, 입자들(409)은 간격 d₁ 보다 좁은 폭을 가지므로 연결 라인들(401-407) 중 어느 것과의 사이에서도 단락을 생성할 수 없다. 그러나 보다 큰 입자들(411)은 d₁ 보다 폭이 넓다. 따라서, 입자(411)는 연결 라인들(401 및 403) 사이, 또는 라인들(405 및 407) 사이의 영역(413) 안에 들어올 때, 입자(411)가 인접한 연결 라인들을 단락시킬 것이다. 한편, 입자(411)의 폭은 d₂ 보다 작기 때문에, 입자(411)는 연결 라인들(403 및 405) 사이에서는 단락을 야기할 수 없다.

예시된 예에서, 단락 오류의 빈도수는, 간격 d₁ 보다 넓은 입자들의 수를 줄이거나, 간격 d₁의 값을 늘리거나, 혹은 그 둘 모두를 행함으로써 줄어들 수 있다. 연결 라인들(403 및 405)을 서로 가깝게 이동함으로써 간격 d₁의 값을 증가하는 것은 그러나 이들 연결 라인들을 단락에 더 민감하게 만들 것이다(즉, 간격 d₂보다 큰 입자들의 수를 증가시킬 것이다). 이 분야의 당업자라면 알 수 있듯이, 간격 d₁보다 넓은 입자들의 수를 줄이고, 연결 라인들 사이의 간격 d₁의 값을 증가시키는 것은 산출량의 이점은 제공하겠지만 제조 및/또는 성능 비용을 유발할 것이다.

따라서, 본 발명의 다양한 실시예들은 입자 크기 및 배선 각격, 연결 라인 폭 및 배선 가격, 또는 그 둘 모두에 대한 산출량의 이득, 제조 비용, 성능 비용 또는 이들 셋의 결합에 관한 모델들을 이용할 것이다. 예를 들어, 본 발명은 회로 디자인의 산출량이 서로 다른 입자 크기 및 배선 값들에 의해 어떻게 영향을 받는지를 식별하는 모델을 이용할 수 있다. 입자 크기 및 배선 값들은 가령 1 미크론 보다 적은 공간의 입방체 단위(cubic foot) 당 입자들의 개수, 1에서 5 미크론의 크기 사이에 있는 공간의 입방체 단위 당 입자들의 개수, 5에서 10 미크론의 크기 사이에 있는 공간의 입방체 단위 당 입자들의 개수 등을 나타내는 종(bell) 모양 커브 등에 의해 그래픽하게 표현될 수 있다. 이러한 모델은 연결 폭 및 배선 값들이 변화하는 경우(가령, 더 많은 연결 라인들 사이의 폭이 넓어지는 경우) 디자인의 제조 산출량이 어떻게 변하는지를 더 알 수 있다.

이런 종류의 모델링을 이용해, 본 발명의 다양한 실시예들이, 여러 연결 라인들 사이의 간격을 넓히는 등의 디자인 변경 데이터를 생성할 수 있다. 또, 본 발명의 다양한 실시예들은 설계자가 다양한 연결 라인들 사이의 간격을 넓히는데 드는 비용들 및 산출 이득과 제조 중에 선택된 크기 이사으로 입자들의 배포를 줄이는데서 유발된 비용 및 산출 이득을 비교할 수 있게 하는 피드백을 설계자에게 제공할 수 있다.

개선될 디자인 데이터의 유형

중복 비아들의 추가가 상술한 특정 예와 같이 사용되었지만, 본 발명의 다양한 실시예들이 제조능력의 향상을 위해 어떤 유형의 디자인 데이터라도 변경하는데 사용될 수 있다. 예를 들어, 중복 비아들을 부가하는 것 외에, 연결 라인들을 넓히거나, 마이크로 디바이스의 표면을 편평하게 금속 필(fill)을 부가하거나, 마이크로 회로의 어느 영역에서의 연결 밀도를 줄이거나, 마이크로 디바이스의 소자에 대한 어떤 다른 개선을 하기 위해 본 발명의 여러 예들이 사용될 수 있다.

또, 본 발명의 여러 예들은 마이크로 디바이스의 기하학적 특징을 구축하는데 사용되는 기하학적 디자인 데이터를 개선하는데 사용될 수 있다. 예를 들어, 본 발명의 상이한 구현예들이 마이크로 디바이스를 만드는 석판술 공정에서 이용되는 마스크들의 모양을 개선시키는데 사용될 수 있다. 따라서, 공간이 여유있을 때 마이크로 디바이스의 다각형 구조들의 종단 마개들(end caps)을 확장시키는데 마스크 디자인 데이터가 변경되어, 그 결과에 의한 다각형 구조들이 충분한 표면 영역과 함께 제조될 수 있도록 할 수 있다. 또, 다각형 구조들의 배치는 석판술 공정의 단계들의 개수 (또는 "샷 카운트, shot count")를 줄이도록 변경될 수 있다.

또,본 발명의 다양한 구현예들을 통해, 화학-기계적 연마(CMP)에 직면하는 공정의 변경들 역시 평가되고 정정될 수 있다. 이 정정은 빈 영역에 다각형들을 추가하는 형태로써 이뤄져, 다각형들로 표현된 공간들을 부가적 금속이 채움으로써 연마 공정에서의 왜곡을 바로잡을 수 있도록 한다.

결론

본 발명은 본 발명을 수행하기 위해 현재로서 바람직한 모드를 포함하는 특정 예들에 관해 기술되었지만, 이 기술분야의 당업자들은 첨부된 청구항들에서 명시된 바와 같이, 본 발명의 개념 및 범주 안에서 상술한 시스템들 및 기술들의 다양한 변형과 치환이 있을 수 있음을 알 수 있을 것이다.

101: 마이크로 회로 디바이스
103: 제1 전도 물질 계층
105: 제2 전도 물질 계층
107: 비전도 물질 계층
109: 전도성 플러그
403: 입출력 단말
405: 디자인 데이터 처리 모듈
407: 디자인 데이터 베이스

Claims (1)

1. 디자인 데이터베이스를 구비한 DFM (Design For Manufacturing) 도구 (tool)에서 수행되는 마이크로 디바이스의 디자인 방법으로서,
   디자인 데이터베이스 내 고정 디자인을 분석하여 제조 기준과 관련된 고정 디자인 데이터를 식별하고, 고정 디자인 데이터의 적어도 일 부분에 대한 선택을 받아 변경하는 것을 특징으로 하는 마이크로 디바이스의 디자인 방법.

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