JP3771064B2 - シミュレーション方法、シミュレータ、シミュレーションプログラムを格納した記録媒体、パターン設計方法、パターン設計装置、パターン設計プログラムを格納した記録媒体、および半導体装置の製造方法 - Google Patents
シミュレーション方法、シミュレータ、シミュレーションプログラムを格納した記録媒体、パターン設計方法、パターン設計装置、パターン設計プログラムを格納した記録媒体、および半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体シミュレーション技術に係わり、特に半導体ウェーハを荷電粒子に晒す半導体製造工程において絶縁膜中に流れるトンネル電流と絶縁膜中にできる荷電トラップや界面準位の密度を計算するシミュレーション方法、このシミュレーション方法を実行するシミュレーショタ、およびこのシミュレーション方法を実行するためのシミュレーションプログラムを格納した記録媒体に関する。また本発明は、このシミュレーションにより得られた結果を考慮して行うパターン設計方法、パターン設計装置、およびパターン設計プログラムを格納した記録媒体に関する。さらに本発明はこれらのシミュレーション方法およびパターン設計方法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、集積度の増大にともないＬＳＩ（大規模集積回路）の開発コストが急増し、設計、開発の効率化が求められてきており、半導体装置の設計・開発に際しては定量的な予測能力を持つシミュレーションがますます重要性を増してきている。このような半導体装置の設計・開発におけるシミュレーションとして、半導体装置の製造工程をシミュレーションして、その結果、半導体装置中の不純物の分布、あるいは半導体装置の構成要素の幾何学的な形状等を求めるプロセスシミュレータ（プロセスシミュレーション装置）と、このプロセスシミュレーションの結果を入力として半導体装置の電気的な特性をシミュレーションするデバイスシミュレータ（デバイスシミュレーション装置）とが用いられている。代表的な市販の汎用プロセスシミュレータとして、ＴＳＵＰＲＥＭ−４ＴＭ（“ＴＳＵＰＲＥＭ−４ Ｕｓｅｒｓ Ｍａｎｕａｌ”，Ｔｅｃｈｎｏｌｏｇｙ Ｍｏｄｅｌｉｎｇ Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．，Ｓｕｎｎｙｖａｌｅ，ＣＡ，ＵＳＡ（１９９６））が挙げられる。
【０００３】
また、近年のＬＳＩはサブクォーターミクロンからナノメータレベルの微細なパターン形成が要求されるようになってきている。かかる微細なパターンを有したＬＳＩを製造するためには製造工程の低温化が必須である。したがって、製造工程の低温化の観点から、反応性イオンエッチング（ＲＩＥ）、ＥＣＲイオンエッチングやプラズマＣＶＤ等のプラズマ工程もしくはイオン工程が好んで用いられている。製造工程の低温化の観点からはイオン注入による不純物導入工程も必須である。したがって、近年のＬＳＩはこれらのプラズマエッチング工程、プラズマＣＶＤ（プラズマ堆積）工程およびイオン注入工程などの荷電粒子を用いた製造工程が重要な位置を占めつつある。プラズマ工程は、放電を用いて粒子を活性化するために、数万度の高温に匹敵する状態を実現するのは容易であり、従来の熱反応による製造工程に比して多くの利点を有する。
【０００４】
図１０はＲＩＥ等に用いられる平行平板型のプラズマエッチング装置の模式図である。このプラズマエッチング装置５７は、真空排気可能なエッチングチャンバー６５内に、プラズマを発生させるための平行平板型の上部電極６６と下部電極６７が対向して配置されている。上部電極６６は接地されている。下部電極６７の上には半導体ウェーハ４２が設置される。下部電極６７にはブロッキングコンデンサーＣB を介して、高周波電源４３が接続されている。高周波電源４３から供給される電力により上部電極６６と下部電極６７との間に所定の高周波電界が形成される。また、エッチングチャンバー６５にはチャンバー内を真空排気するための真空ポンプ７１が接続されている。さらにエッチングチャンバー６５と真空ポンプ７１との間には所定のエッチングガス圧を実現するための可変流量バルブ７０が接続されている。また、エッチングに必要なガスを貯蔵したボンベ等のガスソース６９が、マスフローコントローラ６８を介してエッチングチャンバー６５に接続されている。すなわち、可変流量バルブ７０とマスフローコントローラ６８を用いて、エッチングチャンバー６５内が所定のエッチング圧力となるようにガスソース６９から、エッチングガスが導入される。この所定のエッチングガス圧のもとでの上部電極６６と下部電極６７間での放電によりプラズマ４４が発生する。
【０００５】
図１１（ｂ）に示すように、一般にプラズマエッチングは被エッチング材１１３の表面にマスク１１２を形成し、マスク１１２の開口部（窓部）に露出した被エッチング材１１３を選択的に除去する。プラズマエッチングに使用するガスは、主にフッ素や塩素を含んだ化合物ガスである。図１１（ａ）に示すように、プラズマ４４中では電界加速された電子１１０がガス分子に衝突しそれを分解し、反応性の高いフッ素や塩素原子からなるラジカル１０８を生成する過程が起きる。同時にイオン化してプラスイオン１０９を作り出す工程、原子・分子内部の電子励起による発光現象などが起きる。ラジカル１０８やイオン１０９はマスク１１２の開口部分に露出した被エッチング材１１３の表面で被エッチング材１１３の表面原子１１１と反応を起こし（図１１（ｂ））、反応生成物１１５を形成する（図１１（ｃ））。この反応生成物１１５は通常気体であるため、被エッチング材１１３の表面から離脱する。このようにしてプラズマエッチングが行われる。
【０００６】
プラズマ発生時においてプラズマ４４中の電子電流は高周波に追従する。しかし、イオン１０９の質量が電子１１０の質量より大きいため、イオン１０９が被エッチング材１１３または基板１１４の表面に到達しにくい。つまり電子１１０とイオン１０９の電場に関する移動度が異なることで、イオン１０９よりも多くの電子１１０が被エッチング材１１３または基板１１４に到達する。この結果図１２に示すように、基板１１４とプラズマ４４との間にイオンシース１１６が形成される。基板１１４表面での電荷の総和をゼロにするために、基板１１４は負に帯電し、いわゆるセルフバイアス効果が生じ、半導体基板１１４の表面が電子入射の一部を妨げる。このセルフバイアスで表面の電位が下がるまでイオン１０９よりも電子１１０のほうがより多く半導体基板１１４内に流れ込む。
【０００７】
しかし、このようなプラズマエッチング工程、プラズマＣＶＤ工程およびイオンエッチング工程などの被加工試料を荷電粒子に晒す半導体製造工程（以下において「荷電粒子工程」という）では、過剰のエネルギーによる被加工試料へのダメージが深刻かつ重大な欠点である。すなわち、これらのプラズマやイオンを用いた荷電粒子工程では、イオンや電子等の荷電粒子が半導体ウェーハ等の被加工試料内に出入りする。例えばＭＯＳ型トランジスタにおいて、ゲート電極と基板の間に出入りする電荷の差が生じると、ゲート電極と基板との間に電位差が生じる。電位差が大きくなるとゲート酸化膜にトンネル電流が流れる。トンネル電流は、ゲート酸化膜中に固定電荷や界面準位を導入して、ＭＯＳ型トランジスタのゲート反転閾値電圧を変化させたり、電気特性（Ｓファクター）を劣化させる。さらに、ゲート酸化膜の誘電特性を劣化させ、甚だしい場合は製造途中に絶縁破壊が起こる。このような絶縁膜や半導体基板等の被加工試料への損傷を「チャージングダメージ」と称する。これを抑えるべく、ゲート電極、およびゲート電極に接続する配線（以下、「ゲート配線」という。）に電荷が蓄積しないように、製造プロセスや回路設計において検討が繰り返されている。しかし、チャージングダメージは例えば、「半導体プロセスにおけるチャージング・ダメージ」（リアライズ社、東京（１９９６））に示されているように、プラズマエッチング装置、プラズマエッチング工程中の半導体素子の構造、絶縁膜自体の特性などさまざまな要因が組み合わさった結果として起こる。すべての製造プロセスや回路設計に対してこれらの要因を考慮して設計するのは一人の技術者の手に余るものである。 チャージングダメージの入り得る工程は、ゲート配線のエッチング工程のほかにゲート配線へのコンタクトホール形成のためのエッチング工程、層間絶縁膜やパッシベーション膜堆積のためのプラズマＣＶＤ工程、フォトレジストのアッシング工程などがある。ゲート配線は、１層だけでなく、３、４層あることが多い。回路自体もますます大規模で複雑になってきた。このため、チャージングダメージを減らそうとしても、どの工程で、どのゲート配線で起きているかを把握するのは、手作業では困難になってきている。また、チャージングダメージの効果を予測するのも同様に手作業では困難である。
【０００８】
【発明が解決しようとする課題】
従来のシミュレータは半導体装置の不純物分布、膜構造、膜形状、さらには応力分布を計算することはあるが、上述のようなチャージングダメージの効果を定量的に計算することができなかった。
【０００９】
一方、従来のマスクパターンの設計方法においては、マスクパターン情報から不適切なパターン箇所を自動的に検出する手段として、回路設計ツールのルールチェッカーが知られている。しかし、この従来のマスクパターンの設計におけるツールで用いられるルールは、マスクパターンのレイアウトに対する幾何学的な制限に対して違反がないかチェックするのであって、チャージングダメージのような製造工程中に起こる物理的不具合をチェックすることができなかった。
【００１０】
また、チャージングダメージはいわゆる「アンテナ効果」等に見られるように単一のマスクパターンのみの検討からは不明で、その上層のマスクパターンまで考慮しなくてはならない場合がある（「アンテナ効果」については後述する）。したがって、チャージングダメージを考慮したマスクパターンの設計は一連の製造工程の手順と密接に関係しているのであるが、従来のマスクパターン設計方法においては製造手順の設計と同時にマスクパターンの設計をすることができなかった。
【００１１】
上記問題点に鑑み、本発明の目的は、ＬＳＩの製造手順と膨大なマスクパターン情報から、製造工程の進行中に起こるチャージングダメージの効果を自動的に推し量り、避けるべきチャージングダメージの発生箇所を検知することのできるシミュレーション方法を提供することである。
【００１２】
本発明の他の目的は、チャージングダメージが完成する半導体装置の電気特性に与える影響を定量的に予測するシミュレーション方法を提供することである。
【００１３】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、プロセス設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いシミュレータを提供することである。
【００１４】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、プロセス設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いシミュレーションを実行するためのプログラムを格納したコンピュータ読取り可能な記録媒体を提供することである。
【００１５】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、チャージングダメージの発生するマスクパターンを有効に回避することにより、実際に製造する半導体装置の製造歩留まりの高いパターン設計方法を提供することである。
【００１６】
本発明のさらに他の目的は、半導体装置の製造手順を考慮しながらマスクパターンを設計して、チャージングダメージの発生を回避できるパターン設計方法を提供することである。
【００１７】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測することで、マスクパターン設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いパターン設計装置を提供することである。
【００１８】
本発明のさらに他の目的は、半導体装置の製造手順を設計する機能を有したパターン設計装置を提供し、製造手順を考慮しながらパターンを設計し、チャージングダメージを回避することである。
【００１９】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、マスクパターン設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いパターン作成方法を実行するためのプログラムを格納したコンピュータ読取り可能な記録媒体を提供することである。
【００２０】
本発明のさらに他の目的は、チャージングダメージを有効に回避することが可能で製造歩留まりの高い半導体装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】
このような課題を解決するため、本発明の第１の特徴は、荷電粒子工程を複数の時間ステップに分割するステップと、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算するステップと、時間ステップごとに被加工試料の形状変化を計算するステップとを有するシミュレーション方法であることである。
【００２２】
本発明の第１の特徴によれば、荷電粒子工程において過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの密度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断すればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００２３】
本発明の第１の特徴において、トンネル電流密度の計算は荷電粒子工程において流れる電流密度をその対象とする。また、この計算は荷電粒子が生成消滅する領域全体における荷電粒子の流れの連続式と荷電粒子の生成消滅式を解き、被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度を考慮した電流連続式を解いて求めることができる。荷電粒子の流れの連続式と荷電粒子の生成消滅式を解く領域は被加工試料を含むある閉領域について行えばより短時間で効率的に計算できる。この場合、この閉領域の境界部における電磁場および荷電粒子の流速を求め、これを境界条件として計算を行う。被加工試料とは主として半導体ウェーハを示す。
【００２４】
また、熱酸化工程、熱拡散、熱ＣＶＤ工程、光ＣＶＤ工程、光エッチング等の荷電粒子工程以外の製造プロセスのシミュレーションが含まれていてもよいことはもちろんである。すなわち、半導体装置を製造する一連の製造工程の製造手順を入力するステップと、絶縁破壊等のチャージングダメージが発生した場合には、そのチャージングダメージが一連の工程中のどの工程で発生したかを表示するステップをさらに有していてもかまわない。
【００２５】
本発明の第２の特徴は、製造手順にしたがって所定の計算部を順次呼び出す計算指示部と、被加工試料の表面の絶縁膜中を荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、被加工試料の形状変化を計算する形状計算部とを少なくとも有するシミュレータであることである。
【００２６】
本発明の第２の特徴によれば、電荷流入／トンネル電流／固定電荷計算部により、過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの密度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断すればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００２７】
本発明の第２の特徴において、電荷流入／トンネル電流／固定電荷計算部が計算する領域は被加工試料を含むある閉領域について行ってもよい。このときの境界条件はプラズマ装置のシミュレーションによって求められた電磁場と荷電粒子の流速密度を用いる。またこれらの境界条件は荷電粒子工程の開始から終了までに渡り時間と境界位置に依存する。本発明の第２の特徴において、計算機上に半導体ウェーハの膜構造や不純物分布などの物理量を格納する手段と、半導体装置を製造する一連の製造工程の製造手順を入力する手段と、この製造手順におけるそれぞれの製造工程による物理的変化を物理量の変化として逐次計算する手段をさらに有してもよいことはもちろんである。
【００２８】
さらに、製造手順表示手段と、マスクパターン表示手段と、絶縁膜中のトンネル電流密度の積算値が既定値を超えたか否かを調べる手段と、既定値を超えた場合は、製造手順表示手段による表示中の該当製造工程に印をつける手段と、この該当箇所の上部にある配線でかつウェーハ外部と接している基板以外の配線パターンをマスクパターン表示手段による表示に重ねて表示する手段を持つことが好ましい。このようにすればアンテナ効果等による過大なトンネル電流密度の発生やその発生箇所が明確になる。あるいは、絶縁膜中のホールトラップ密度が既定値を超えたか否か調べる手段と、既定値を超えた場合は製造手順表示手段による表示中の該当製造工程に印をつける手段と、該当箇所の上部にある配線でかつウェーハ外部と接している基板以外の配線パターンをマスクパターン表示手段による表示に重ねて表示する手段を持つようにしてもよい。同様にアンテナ効果等によるチャージングダメージがその発生場所と共に検出できるからである。より好ましくは、絶縁膜中のトンネル電流密度の積算値もしくはホールトラップ密度が既定値を超えたときに、その時間ステップとその前の時間ステップにおける半導体素子の２次元断面図あるいは３次元透過図を表示する手段をさらに具備すればよい。このようにすれば過大なトンネル電流密度の流れる場所やチャージングダメージの発生する場所とその原因が簡単に理解でき、パターンの変更や製造手順の変更が容易となる。
【００２９】
本発明の第３の特徴は、荷電粒子工程を複数の時間ステップに分割するステップと、時間ステップごとに被加工試料の絶縁膜中を荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算するステップと、被加工試料の形状変化を時間ステップごとに計算するステップとを少なくとも有するシミュレーションプログラムを格納した記録媒体であることである。
【００３０】
本発明の第３の特徴によれば、この記録媒体に格納されたプログラムが読み込まれたコンピュータシステムからなるシミュレーションシステムによってこのプログラム実行することにより、荷電粒子工程において過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの濃度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断する機能を有するプログラムを格納した記録媒体であればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００３１】
本発明の第４の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップとを少なくとも有するパターン設計方法であって、ダメージルールを決定するステップは、荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する行為と、時間ステップごとに被加工試料の形状変化を計算する行為とを有することである。
【００３２】
本発明の第４の特徴によれば、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明に係わるマスクパターンの設計方法は製造手順を編集しながら行うことが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更することが好ましい。つまり、実効的な製造手順設計を行うことができる。このように製造手順を設計しながらマスクパターンを設計することによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３３】
本発明の第４の特徴において、入力された回路図に対して所定のルールチェックを行ってからマスクパターンのレイアウトを行ってもよい。また、ダメージルールの決定において請求項２記載のシミュレーション方法の結果を使用してもよい。
【００３４】
本発明の第５の特徴は、所定の回路図を入力する図面エディタと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、プロセスシミュレータからのダメージ情報を考慮したダメージチェックをレイアウトに対して行うダメージルールチェッカとを少なくとも有するパターン設計装置であって、ダメージルールチェッカは、製造手順にしたがって、所定の計算部を順次呼び出す計算指示部と、荷電粒子に晒す半導体製造工程時に被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、被加工試料の形状変化を計算する形状計算部とを有することである。
【００３５】
本発明の第５の特徴によれば、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明のマスクパターンの設計装置においては製造手順を編集しながら行う手段を具備することが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更することができる製造手順設計手段を具備することが好ましい。このように製造手順設計手段を具備するすることによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３６】
本発明の第６の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップとを少なくとも有するパターン設計プログラムを格納した記録媒体であって、ダメージルールを決定するステップは、荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する行為と、時間ステップごとに被加工試料の形状変化を計算する行為とを有することである。
【００３７】
本発明の第６の特徴によれば、この記録媒体に格納されたプログラムが読み込まれたコンピュータシステムからなるシミュレーションシステムによってこのプログラムを実行することにより、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明に係わるマスクパターン設計プログラムを格納した記録媒体は、製造手順を編集しながらマスクパターンを設計する機能を有するプログラムを格納することが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更する機能を有するプログラムを格納することが好ましい。このように製造手順を設計しながらマスクパターンを設計する機能を有するプログラムを格納することによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３８】
本発明の第７の特徴は、半導体装置の絶縁膜中に荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算し、ダメージ情報を得るステップと、ダメージ情報を考慮して半導体装置のマスクパターンを設計するステップと、設計結果を用いてマスクを製作するステップと、マスクを用いて荷電粒子工程を含む一連のウェーハ工程を行うステップとを少なくとも有する半導体装置の製造方法であることである。
【００３９】
本発明の第７の特徴によれば、ダメージ情報を考慮したマスクを使用して半導体装置を製造することで、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００４０】
本発明の第７の特徴において、荷電粒子工程におけるチャージングダメージは特定の製造工程のマスクだけでは判断できないことが多い。例えば、アンテナ効果はその上層のマスクパターンをも含めて判断しなければならない。この点から、本発明の第７の特徴において、半導体製造におけるマスクパターンを表示するステップと、マスクパターンを編集するステップと、製造手順を表示するステップと、製造手順を編集するステップとをさらに有することが好ましい。そして、本発明の第７の特徴におけるダメージ情報を得るステップは、製造工程時間を複数の時間ステップに分けた各時間ステップ毎に絶縁膜中のトンネル電流密度の積算値が既定値を超えたか否か調べるステップを有し、既定値を超えた場合は、製造手順を表示するステップにより表示されている該当製造工程に印をつけるステップと、該当箇所の上部にある配線で、かつウェーハ外部と接している基板以外の配線パターンをマスクパターンを表示するステップで表示されているマスクパターンに重ねて表示するステップを有することが好ましい。このようにすれば複数枚のマスクの相互の関係においてダメージルールチェックが可能となり、同時に半導体装置の製造手順の設計も達成できる。このシミュレーション方法における計算は被加工試料を含む閉領域について、一定の境界条件で行えば、短時間で効率的に計算できる。あるいはこのシミュレーション方法は、製造工程時間を複数の時間ステップに分けた各時間ステップ毎に絶縁膜中のホールトラップ密度が既定値を超えたか否かを調べるステップと、該当箇所の上部にある配線で、かつウェーハ外部と接している基板以外の配線パターンをマスクパターンを表示するステップで表示されているマスクパターンに重ねて表示するステップを有していてもよい。このようにすればマスクパターンを設計するステップにおいて、複数枚のマスクの相互の関係においてダメージルールチェックが可能となり、同時に半導体装置の製造手順の設計も達成できる。また、アンテナ効果等を奏する上層のパターンによるチャージングダメージがその原因と共に明確になる。したがって、迅速なマスク変更や製造手順の変更が可能となる。特に、絶縁膜中のトンネル電流密度の積算値もしくはホールトラップ密度が既定値を超えたときに、その時間ステップとその前の時間ステップにおける半導体素子の２次元断面図あるいは３次元透過図を表示するステップを有していれば、チャージングダメージの発生する構造や、その原因が容易に理解できるので好ましい。
本発明の第８の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップと、ダメージルールにもとづいて半導体製造工程の実施手順の修正を行うステップとを備えるパターン設計方法であることである。
本発明の第９の特徴は、所定の回路図を入力する図面エディタと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、プロセスシミュレータからのダメージ情報を考慮したダメージチェックをレイアウトに対して行うダメージルールチェッカとを有するパターン設計装置であって、ＬＳＩマスクレイアウト部は、半導体製造工程の実施手順の修正を行う手段を有することである。
本発明の第１０の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップと、ダメージルールにもとづいて半導体製造工程の実施手順の修正を行うステップとを備えるパターン設計プログラムを格納した記録媒体であることである。
【００４１】
【発明の実施の形態】
（チャージングダメージに影響を与えるパラメータ）
まず、チャージングダメージに影響を与えるパラメータについてプラズマエッチング工程を例にとり、これに用いるプラズマエッチング装置と半導体素子構造の視点から幾つか述べる。プラズマＣＶＤ工程、イオンエッチング工程、あるいはイオン注入工程等の他の荷電粒子工程については述べないが、これらの種々の荷電粒子工程においても同様なチャージングダメージは発生し得るのはもちろんである。
【００４２】
チャージングダメージはプラズマエッチング工程の開始時および終了時の過渡的な電位差の発生により起こるものと、プラズマの定常状態においてプラズマが不均一であることによって起こるものがある。
【００４３】
まず、プラズマエッチング工程開始時および終了時におけるチャージングダメージの発生原理について説明する。図１０に示したようなプラズマエッチング装置において、所定のガスを所定のガス圧力でエッチングチャンバー６５中に導入し、高周波電源４３により上部電極６６と下部電極６７間に所定の電界を印加すればプラズマ４４が発生する。この時、前述のように半導体ウェーハ等の被加工試料には電子が注入される。半導体ウェーハの構造が図１３（ａ）のようにゲート配線の露出面積（以下において「ゲート露出面積」という）２１と基板露出面積２２が等しいときは常にゲート配線５８と基板５９には等量の電子が供給され、ゲート配線５８と基板５９は等電位になるが、図１３（ｂ）のように両者の面積が等しくないときはゲート配線５８と基板５９に電位差が生じる。この電位差が大きくなると、ゲート酸化膜６２中をトンネル電流が流れ、チャージングダメージを引き起こす。
【００４４】
プラズマが定常状態であっても、プラズマが放電空間内で不均一であればチャージングダメージは発生し得る。平行平板電極間に均一な電界を得ることが困難である等の理由により、一般に現実のプラズマエッチング装置では完全に均一なプラズマを被加工試料に与えることができない。例えば、半導体ウェーハの表面全体にポリシリコン膜が堆積され、一つの導電体になっているＭＯＳ構造の被加工試料をプラズマエッチング工程により多数のゲート配線に分割する場合を考える。ゲート配線が分離する前はポリシリコン膜内を電流が流れるので、半導体ウェーハの表面全体についてその電位は均一である。しかし、ゲート配線が分離した後、各ゲート配線間の相対的な電位差は各地点の相対的なプラズマ電位差と等しい。もし、プラズマが放電空間内で不均一で、プラズマ電位が半導体ウェーハ中央で高ければ、中央のゲート配線と周辺のゲート配線間で電位差が発生し、各ゲート配線間をゲート酸化膜および基板を通じて電流が流れることになる。
【００４５】
次に半導体素子の構造の視点から、「アンテナ効果」について述べる。図１４（ａ）に示すようなゲート配線５８にアンテナとなる大きな露出面積を持つ導電体（アルミニウム膜）６０が接続されているアンテナ構造は、ＬＳＩの構造としてよく見られる構造である。「アンテナ効果」とは、このようなアンテナ構造が形成されていることにより、チャージングダメージの程度が大きく変化することを言うのである。具体的には、ゲート配線５８の面積に対するアンテナとなるアルミニウム膜６０の面積の比（以後「アンテナ比」とよぶ）が大きいと、荷電粒子がゲート配線５８にアンテナ比分多く流れ込むので、ゲート配線５８の電位も高くなり、アンテナ効果によるダメージも大きくなる。ここで、ゲート配線５８の面積とはトンネル電流がゲート酸化膜６２を介して基板５９に流れ得る部分の面積をいい、アンテナとなるアルミニウム膜６０の面積とはプラズマ空間からイオンまたは電子がゲート配線５８に出入りすることができる部分のアルミニウム膜６０の面積をいう。また、高周波（ＲＦ）をかけていることから、ＲＦ周期で生じる電位差もある。これはアンテナ比のほか、ＲＦ周期、アンテナ構造における厚いゲート酸化膜６２の厚さと薄いゲート酸化膜６２の厚さとの比によっても変わる。
【００４６】
次に、ゲート配線５８が基板５９に接続しているか否かもアンテナ効果によるチャージングダメージに影響を与える。さらに、接続している場合にどの様に接続しているかが、アンテナ効果によるチャージングダメージの程度を左右する。図１４（ｂ）に示すようにアルミニウム膜６０が接続部２９を介して基板５９に接続していれば、ゲート配線５８と基板５９との間でアルミニウム膜６０を介して電荷が移動し、ゲート配線５８と基板５９間のゲート酸化膜６２中にはトンネル電流はほとんど流れない。但し、実際の素子ではアルミニウム膜６０と基板５９との接続がｐ／ｎ接合部３０を介している場合が多い。この場合、ｐ／ｎ接合部３０の順方向に電流が流れる時はゲート酸化膜６２中にはトンネル電流はまず流れないが、逆方向でゲート酸化膜６２が薄くトンネル電流が流れやすい状態では、ゲート酸化膜６２中にトンネル電流が流れる場合がある。つまり、チャージングダメージの程度を知るには、ｐ／ｎ接合部３０とゲート酸化膜６２の並列接続の状態を考慮して、ゲート酸化膜６２中のトンネル電流量を見積もらなくてはならない。
【００４７】
基板５９のプラズマエッチング装置のステージ（下部電極）６３への接続状態も大きな要因である。これまでは、基板５９がステージ６３に電気的に接続されていると仮定したが、図１５に示すように基板５９がステージ６３から絶縁膜７３により完全に絶縁されている場合はチャージングダメージはほとんど入らない。なぜなら、基板５９は複数のコンデンサを直列接続したときの浮いた配線部分と見なせ、基板５９とゲート配線５８とで形成されるコンデンサの容量ＣG は、ステージ６３の先に接続しているブロッキングコンデンサＣB やイオンシース部に形成されるプラズマのシース容量ＣS と比べて非常に大きいから、基板５９はゲート配線５８に極めて近い電位になっているからである。
【００４８】
ゲート配線５８の間隔も重要なチャージングダメージのパラメータである。図１６（ａ）はアルミニウム膜６０の上にマスク１１２としてレジストのパターンを形成した状態におけるアルミニウム膜６０の初期のエッチングの様子を表している。図１６（ａ）において左側に大きなレジスト開口部１２１、右側に小さなレジスト開口部１２０が示されている。エッチング速度は開口部が小さいと遅くなることが多い。この場合、図１６（ｂ）に示すように大きなレジスト開口部１２１に露出したアルミニウム膜６０が先にエッチングされ、プラズマ電位が不均一な場合は、局所的なプラズマ電位に従うようにトンネル電流が流れる。次に、狭いレジスト開口部１２０のエッチングが終わった時も同様にトンネル電流が流れ得る。この結果、配線間隔が異なると分離するタイミングが異なり、発生するチャージングダメージも異なる可能性がある。また、マスク１１２が負に帯電し、イオン流の軌道が変化することを考慮しないと説明できないこともある。
【００４９】
チャージングダメージを受けるゲート酸化膜６２自体にも酸化膜厚依存性がある。トンネル電流は、ゲート配線５８から基板５９に直接トンネリングする「直接トンネリング」と、ゲート配線からゲート酸化膜６２の途中までトンネリングする「ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング」がある。後者による電子が、ゲート酸化膜６２中で電子／正孔対やホットホールを形成することで、荷電トラップや界面準位を導入し、ゲート酸化膜６２の絶縁性やＭＯＳＦＥＴの電気的特性に大きな影響を与える。ゲート酸化膜６２が薄くなれば、相対的にチャージングダメージに影響の少ない直接トンネリングが優勢になる。
【００５０】
（チャージングダメージのシミュレーション）
以上説明したように、チャージングダメージに影響を与えるパラメータは荷電粒子工程を行う直前の被加工試料の構造に大きく依存している。したがって、本発明においてはこの直前の被加工試料の平面的なパターン配置、および３次元的な構造を考慮して各工程におけるチャージングダメージを検出・評価できるようにしている。さらに、このチャージングダメージの検出・評価を平面的なパターン配置や３次元的構造の設計にフィードバックするようにしている。例えば、図１８に示すように計算機の出力画面上で荷電粒子工程の前後での被加工試料を斜め上方から見た直方体の集合で表示することができる。図１８ではゲート配線５８上に配置されたアルミニウム膜６０を反応性イオンエッチング法を用いてエッチングする場合を示している。図１８（ａ）はエッチング中の被加工試料の様子を示し、図１８（ｂ）はエッチング後の様子を示している。レジスト１１２の窓部から入ったイオンがゲート配線５８およびゲート酸化膜６２を通り、基板１１４に至る様子を確認することができる。
【００５１】
特に、このような絶縁膜のチャージングダメージを効率的なプロセスシミュレーションにより予測するために、本発明においては図１７に示すように半導体周辺領域４１を定義している。そしてこの半導体周辺領域４１と半導体内部領域４０について連続の方程式とマクスウェル方程式を同時に解き、荷電粒子および電磁場の分布を計算することが好ましい。半導体内部領域４０は被加工試料の内部を示す。半導体周辺領域４１は半導体ウェーハがプラズマエッチング装置、イオンエッチング装置、プラズマＣＶＤ装置等の荷電粒子プロセス用の製造装置（以下において「荷電粒子装置」と略記する）内の電磁場および荷電粒子の分布に影響を与え得る領域である。この半導体周辺領域４１はプラズマエッチング装置ではイオンシース領域を含む程度の領域に選定すればよい。経験則上はこの領域は半導体ウェーハの表面から０．５〜１０ｍｍ程度の領域、好ましくは表面から１ｍｍ程度離れた領域に選べばよい。半導体周辺領域４１の外枠の境界条件は、荷電粒子装置内の荷電粒子を測定するか、荷電粒子装置のシミュレーションにより求めた電磁場と荷電粒子の流速を用いることができる。これらの境界条件は工程時間の開始から終了までに渡り時間と境界位置によって変化する。また、被加工試料のステージに対しても時間に依存した電流密度と電磁場を境界条件として与える。また、シミュレーションに要する時間は増えるが、半導体周辺領域４１をエッチングチャンバーより大きく設定して、電流連続式とマクスウェル方程式を解いてプラズマ装置内全体の電磁場および荷電粒子の分布を求めてもよい。
【００５２】
ウェーハ内部領域４０については、導電体、ｐ型の半導体、ｎ型の半導体、絶縁体などすべての物質における拡散電流、ドリフト電流、およびトンネル電流を考慮にいれて計算する。また、ウェーハ内部領域４０について、絶縁膜中に流れるＦＮトンネル電流による電子／ホール対形成、電子トラップ、ホールトラップおよび界面準位の生成量を計算する。この関係式は、ＭＯＳデバイスにおける経験式に基ずく。
【００５３】
以下の第１乃至第４の実施の形態において本発明に係わるシミュレーション方法、シミュレーションプログラムを格納した記録媒体、シミュレータ、パターン設計方法、パターン設計プログラムを格納した記録媒体、パターン設計装置および半導体装置の製造方法について説明する。
【００５４】
（第１の実施の形態）
本発明の第１の実施の形態においては、製造工程中のチャージングダメージを加味した被加工試料の構成要素の幾何学的な形状等を予測する機能を有するプロセスシミュレータおよびこれを用いたシミュレーション方法について説明する。
【００５５】
図１に示すように、本発明の第１の実施の形態に係わるシミュレータ１は、入出力部１４と、処理制御部４５と、プログラム記憶部４６と、データ記憶部４７などから構成されている。入出力部１４は製造工程の計算とは関係ないシミュレータ独自の機能で、計算結果であるシミュレーション結果（半導体データ）を表示したり、シミュレーション結果をシミュレータ外部のファイルに保存したり、ファイルに保存した半導体データをシミュレータ内に復元したりする。また、入出力部１４では、半導体装置の製造手順をそれが記載されたファイルなどから入力する。処理制御部４５は一連の製造工程をシミュレーションする機能手段を備える。プログラム記憶部４６はシミュレーションプログラムなどを格納する。データ記憶部４７は入力データとしての半導体装置製造プロセスに必要な製造手順や処理制御部４５における各計算部の計算に必要な基礎データなどの所定のデータなどを格納する。入力する製造手順はシミュレーションを行うのに必要なすべての条件を含む。
【００５６】
ここで、処理制御部４５の一連の製造工程をシミュレーションする機能として、計算指示部３と、初期化部４と、不純物再分布計算部５と、酸化速度計算部６と、堆積／エッチング速度計算部７と、応力／応力緩和計算部８と、形状計算部９と、潜像計算部１１と、イオン注入分布計算部１２と、電荷流入／トンネル電流／固定電荷計算部１３が備えられている。電荷流入／トンネル電流／固定電荷計算部１３は従来のプロセスシミュレータには存在しない新規な構成要素である。
【００５７】
図１の処理制御部４５中の電荷流入／トンネル電流／固定電荷計算部１３は、イオン注入工程、プラズマエッチング工程、イオンエッチング工程、プラズマＣＶＤ工程などの被加工試料を荷電粒子に晒す半導体製造工程、つまりチャージングダメージが入る可能性がある荷電粒子工程の計算で呼び出される。電荷流入／トンネル電流／固定電荷計算部１３は、荷電粒子工程中の被加工試料の形状変化を考慮しながら酸化膜に流れるトンネル電流量とトンネル電流によって生成される酸化膜中の荷電トラップ密度および界面準位を計算する。
【００５８】
また、電荷流入／トンネル電流／固定電荷計算部１３では図１７に示す半導体内部領域４０と半導体周辺領域４１について電流連続式とマクスウェル方程式を同時に解き、荷電粒子および電磁場の分布を計算する。ここで、マクスウェル方程式の代わりにポアソン方程式を用いてもよい。
【００５９】
計算指示部３では製造手順に記載してある製造工程に適切な計算部４〜９、１１〜１３を製造手順にしたがって呼び出していく。初期化部４は被加工試料としての生ウェーハを用意するときに呼び出され、平坦な何も加工されていない被加工試料のデータをデータ記憶部４７に初期生成する。不純物再分布計算部５は被加工試料を高温処理をする工程の計算で呼び出され、被加工試料中への不純物の拡散、隣接した物質層への移動、被加工試料外への蒸発、被加工試料外からの吸収などの不純物の分布を計算する。酸化速度計算部６は被加工試料を酸化雰囲気に晒す製造工程の計算で呼ばれ、被加工試料の酸化速度を計算する。堆積／エッチング速度計算部７は被加工試料に対するＣＶＤ等による堆積工程、エッチング工程、レジストの現像工程などの計算で呼び出され、格子状に構成された被加工試料の各地点での物質層の堆積速度あるいはエッチング速度を計算する。応力／応力緩和計算部８は、被加工試料の温度や構造が変わる工程の計算で呼び出され、被加工試料の各地点での応力を計算すると同時に応力による被加工試料の形状変化の速度を計算する。酸化速度計算部６、堆積／エッチング速度計算部７および応力／応力緩和計算部８によって計算された被加工試料の形状変化量は形状計算部９を経てデータ記憶部４７の被加工試料のデータを変化させる。潜像計算部１１はレジストの感光工程の計算で呼び出され、被加工試料の表面に塗布されたレジストの感光領域を計算する。イオン注入分布計算部１２は被加工試料に対するイオン注入工程の計算で呼び出され、イオン注入工程による不純物や結晶欠陥の密度分布を計算し、計算結果はデータ記憶部４７の半導体ウェーハのデータを変化させる。
【００６０】
本発明の第１の実施の形態に係わるプロセスシミュレータは、被加工試料の製造手順の記述（以下、「製造手順」という）を入力として、その製造手順で製造された半導体素子中の不純物や欠陥の密度分布や形状等を計算して出力する。これらの密度分布や形状等をデバイスシミュレータの入力としての電気的な特性が計算される。多くの汎用シミュレータでは、計算した結果を一時的にシミュレータ外部にファイルなどの形式で保存したり、保存した計算結果を読み込んで、読みこんだ計算結果に対してさらに計算を行うことができる。したがって、任意の構造について１つの製造工程だけの計算も可能である。つまり、一製造工程だけのシミュレーションに特化した「単一工程シミュレータ」であっても、本発明の第１の実施の形態に含まれる。
【００６１】
一般にデバイスシミュレータでは被加工試料の最終構造に対して、端子電流、端子電圧などの境界条件とプロセスシミュレーションの結果を入力して、その電気的特性を計算することを主とする。しかし、本発明においてはこれらの機能に加えて、プラズマエッチングの前の構造、プラズマＣＶＤの前の構造、イオン注入の前の構造などの被加工試料の未完成の構造に対してプラズマを規定するイオン、電子、ラジカル、プラズマ空間の電界などを境界条件として電気的特性を計算することができる。この中間（未完成）段階のデバイスシミュレーションの結果は再びプロセスシミュレーションとしてフィードバック可能である。
【００６２】
また、前述したようにチャージングダメージの計算においては、ゲート面積とそのゲートに繋がって電荷が流入される導電体部の面積の比（アンテナ比）、側壁の露出面積、基板への接続の有無等の種々の構造パラメータが重要であるから、計算する対象は３次元構造であることが望ましい。
【００６３】
次に、このような構成を有するプロセスシミュレータを用いたシミュレーション方法について、プラズマエッチング工程を例にとり図２を参照して説明する。
【００６４】
プラズマエッチング工程を開始すると、まず、
（イ）ステップＳ１５において、プラズマエッチング工程に必要な全時間を十分に小さな時間ステップ△ｔに分割する。
【００６５】
（ロ）次にステップＳ１６において、ステップＳ１５で分割した時間ステップ内について、図１７に示した半導体周辺領域の外枠における境界条件をもとに、連続の方程式とマックスウェル方程式を解く。この結果、被加工試料内の絶縁膜中を流れるトンネル電流の電流密度、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と半導体基板との界面に形成される界面準位の密度等が計算される。
【００６６】
（ハ）そしてステップＳ１７において、分割した時間ステップ△ｔ内のプラズマエッチングによる形状変化量を計算する。
【００６７】
（ニ）ステップＳ１８において、時間ステップ△ｔの積算値が工程時間に達したか否かを判断する。ステップＳ１８で時間ステップの積算値が工程時間に達していない場合には、ステップＳ１６に戻り、ステップＳ１６〜Ｓ１８を繰り返す。また、ステップＳ１８において時間ステップの積算値が工程時間に達した場合には、プラズマエッチング工程のプロセスシミュレーションは終了する。
【００６８】
上述したプロセスシミュレータを実現するためのプログラムは、コンピュータ読取り可能な記録媒体に格納することができる。この記録媒体を図１に示したプログラムメモリ４６として用いる、もしくはプログラムメモリ４６に読み込ませ、このプログラムにより処理制御部４５における種々の計算を所定の処理手順にしたがって実行するように制御することにより、上述したプロセスシミュレータを実現することができる。ここで、記録媒体には、例えばＲＯＭ，ＲＡＭ等の半導体メモリ、磁気ディスク、光ディスク、磁気テープなどのプログラムを記録できるような記憶媒体が含まれる。
【００６９】
図３はこれら記録媒体に格納されたプログラムを読取り、そこに記述された手順にしたがって、プロセスシミュレーションシステムを実現するコンピュータシステムからなるプロセスシミュレータ８０の一例を示す外観図である。このプロセスシミュレータ８０の本体前面には、フロッピーディスクドライブ８１、およびＣＤ−ＲＯＭドライブ８２が設けられており、磁気ディスクとしてのフロッピーディスク８３、または光ディスクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置８７を接続することにより、例えばゲームパックなどに使用されている半導体メモリとしてのＲＯＭ８５や、磁気テープとしてのカセットテープ８６を用いることもできる。
【００７０】
（第２の実施の形態）
第２の実施の形態では、製造工程のプロセス条件と膨大なＬＳＩのパターン情報から、チャージングダメージを定量的に推し量り、避けるべきチャージングダメージの発生箇所を検知するプロセスシミュレータおよびこれを用いたシミュレーション方法について説明する。
【００７１】
第２の実施の形態に係わる半導体プロセスシミュレータ４９は、図４に示すように入出力部１４と、処理制御部４５と、マスクパターン表示／編集部１９と、製造手順表示／編集部２０と、計算開始指示部５２と、プログラム記憶部４６と、データ記憶部４７と、検知工程／検知パターン／検知断面図表示部３２とからなる。処理制御部４５は一連の製造工程をシミュレーションする機能手段を備えている。マスクパターン表示／編集部１９では半導体装置製造の一連の工程の内のそれぞれの工程に用いるマスクパターンをモニター端末に表示し、操作者が表示されたパターンを見ながら編集できるようになっている。製造手順表示／編集部２０でも同様にして一連の半導体装置製造における一連の製造手順をモニター端末に表示し、操作者が編集できるようになっている。計算開始指示部５２では操作者が計算の開始を指示する。入出力部１４と、プログラム記憶部４６と、データ記憶部４７は、本発明の第１の実施の形態と同じであるため、説明は省略する。
【００７２】
検知工程／検知パターン／検知断面図表示部３２はチャージングダメージを検知したときに呼び出され、ダメージが検知された当該工程を製造手順表示／編集部１９で表示している工程に印をつけることができる。さらに、検知工程／検知パターン／検知断面図表示部３２はダメージが入る原因となった配線パターンをマスクパターン表示／編集部１９で表示しているマスクパターン上に重ね描きする機能、あるいはダメージの原因を分かりやすく表示するため、ダメージが入った部分の断面図を表示する機能を有する。ここで、ダメージが入る原因となった配線パターンは、ダメージ検出部３１でダメージが入ったと見なす絶縁膜の上部にある導体層で、かつ真空中に露出している部分を有する膜として求めることができる。また、断面図の表示では、エッチングによって導電体が分割することでダメージが入ったならば、分割前の断面図を同時に表示することによりダメージの原因やその場所の特定を理解しやすくすることができる。さらに図１８（ａ）および（ｂ）に示すように直方体の集合として３次元の鳥瞰図で示してもよい。
【００７３】
処理制御部４５の一連の製造工程をシミュレーションする機能として、計算指示部３と、初期化部４と、不純物再分布計算部５と、酸化速度計算部６と、堆積／エッチング速度計算部７と、応力／応力緩和計算部８と、潜像計算部１１と、イオン注入分布計算部１２と、電荷流入／トンネル電流／固定電荷計算部１３と、ダメージ検知部３１と、形状計算部９がある。計算指示部３、初期化部４、不純物再分布計算部５、酸化速度計算部６、堆積／エッチング速度計算部７、応力／応力緩和計算部８、潜像計算部１１、イオン注入分布計算部１２、電荷流入／トンネル電流／固定電荷計算部１３および形状計算部９の動作は第１の実施の形態と同じであるため説明は省略する。
【００７４】
ダメージ検知部３１では絶縁膜中にチャージングダメージが入ったことを検知する。その判断方法は絶縁膜中の電子またはホールのトラップ密度、絶縁膜中のトンネル電流の積算電流量密度、絶縁膜中の電位勾配などの絶縁膜中のある物理量が一定値を超えたときとする。どの物理量を用いるかは操作者が予め定めておくことも可能である。
【００７５】
このような構成を有するプロセスシミュレータの動作をプラズマエッチング工程を例にとり図５を参照して説明する。
【００７６】
（イ）まず、ステップＳ３３において、プラズマエッチング工程に必要な全時間を十分に小さな時間ステップ△ｔに分割する。
【００７７】
（ロ）そして、ステップＳ３４において、分割した時間ステップにおける半導体ウェーハの表面の絶縁膜中を流れるトンネル電流密度、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と半導体基板との界面に形成される界面準位の密度を計算する。
【００７８】
（ハ）次に、ステップＳ３５において、絶縁膜中のトラップ密度、トンネル電流の積算電流量密度、電位勾配などの物理量がある一定値を超えているかいないかを判断する。ステップＳ３５で物理量が既定値を超えていない場合には、ステップＳ３６に進む。ステップＳ３５で物理量が既定値を超えていれば、ステップＳ３８に進む。
【００７９】
（ニ）ステップＳ３６に進んだ場合には、ステップＳ３６においてエッチングによる被加工試料の形状変化を時間ステップごとに計算し、ステップＳ３７に進む。
【００８０】
（ホ）ステップＳ３７において、時間ステップ△ｔの積算値がプラズマエッチング工程に必要な全時間に達したか否かを判断する。達していない場合には、ステップＳ３４に戻り各ステップを繰り返す。時間ステップの積算値がプラズマエッチング工程に必要な全時間に達した場合には、プラズマエッチング工程のシミュレーションは終了する。
【００８１】
（ヘ）一方、ステップＳ３８に進んだ場合には、ダメージが発生したと判断した後、ステップＳ３９に進む。そして、ステップＳ３９においてダメージ発生工程、パターン上のダメージ発生箇所、およびダメージ発生箇所の断面図を表示する。ステップＳ３９でダメージ発生工程等を表示した場合に、プラズマエッチング工程のシミュレーションが終了する。
【００８２】
このようなプロセスシミュレータの結果を用いて、操作者がマスクパターンおよび製造手順を編集するとき、各工程に対応したマスクパターンと製造手順の中でチャージングダメージが深刻になる箇所を確認できるので、回路設計やプロセス設計の効率が向上する。さらには、微細素子からなる複雑な高集積密度のＬＳＩを短期間に歩留まりよく開発することができる。
【００８３】
上述したプロセスシミュレータを実現するためのプログラムも第１の実施の形態と同様に、コンピュータ読取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムに読み込ませ、このプログラムを実行してコンピュータを所定の処理手順にしたがって制御することにより、上述したプロセスシミュレータを実現することができる。
【００８４】
（第３の実施の形態）
第３の実施の形態では、半導体装置の製造におけるマスクパターンを作成するマスクパターン設計装置およびこれを用いたマスクパターン設計方法について説明する。すなわち、製造工程のプロセス条件とＬＳＩのパターン情報から、自動的にチャージングダメージを定量的に推し量り、避けるべきチャージングダメージの発生箇所を検知し、検知した結果をもとにマスクパターンを設計する技術について説明する。
【００８５】
第３の実施の形態に係わるマスクパターン設計装置５０は、図６に示すようにダメージパターン表示部８８と、レイアウト表示部８９と、入力装置９０と、出力装置９１と、処理制御部４５と、プログラム記憶部４６と、データ記憶部４７とから構成されている。ダメージパターン表示部８８とレイアウト表示部８９は同一のハードウェアで構成しても構わない。
【００８６】
処理制御部４５のマスクパターンを設計する機能として、図面エディタ７４と、ダメージルールチェッカ７６と、デザインルールチェッカ７７と、電気的ルールチェッカ７８と、回路／レイアウト一致検査部７９と、ＬＳＩマスクレイアウト部８７などがある。
【００８７】
データ記憶部４７に登録されたマスクパターンは、図面エディタ７４により入力される。そしてＬＳＩマスクレイアウト部８７でマスクパターンのレイアウト作業を行うことができる。具体的には、回路シミュレータ７２で作成された回路図およびプロセスシミュレータ４９により作成されたダメージ情報にもとづいてマスクパターンのレイアウトを自動的に作成する。この作成の途中でマスクパターンのレイアウトは各種のルールチェッカ７６〜７９により、ダメージ発生箇所の存在、マスクの重なり、短絡箇所の検出およびレイアウトと回路図との一致検査が行われ、誤りはインタラクティブに修正される。
【００８８】
このような構成を有するマスク設計装置を用いたマスク設計方法について図７を参照して説明する。
【００８９】
（イ）まず、ステップＳ１０１において、設計者が回路エディタを用いて回路図を入力する。
【００９０】
（ロ）次に、ステップＳ１０３において、入力した回路図の中に配線不良や出力端同士の短絡などの回路ルール違反があるかないかの検査を行う。
【００９１】
（ハ）そして、ステップＳ１０５、Ｓ１０６、Ｓ１３１において、論理誤りやタイミングマージン不足の修正を行い、回路図／結線情報が作成される。
【００９２】
（ニ）ステップＳ９５において、ステップＳ１０５、Ｓ１０６、Ｓ１３１で求められた回路図／結線情報をもとにＬＳＩのマスクパターンのレイアウトを自動的に作成する。
【００９３】
（ホ）ステップＳ９６において、レイアウトと回路図とが一致しているか否かを検査する。一致していない場合にはステップＳ９５に戻る。一致している場合には、ステップＳ９７に進む。
【００９４】
（ヘ）ステップＳ９７において、レイアウトの電気的なルールに違反があるか否かを検査する。違反がある場合にはステップＳ９５に戻る。違反がない場合にはステップＳ１２９に進む。
【００９５】
（ト）ステップＳ１２９において、レイアウトのデザインルールに違反があるか否かを検査する。違反がある場合には、ステップＳ９５に戻る。違反がない場合にはステップＳ９８に進む。
【００９６】
（チ）ステップＳ９８において、プロセスシミュレーション１０２によって得られたダメージ情報をもとにして、レイアウトにダメージルール違反があるか否かを検査する。違反がある場合にはステップＳ９５に戻る。違反がない場合にはマスクパターンのレイアウトが完成する。
【００９７】
なお、図７のフローチャートは簡素化できることに注意されたい。具体的には各レイアウトの途中でステップＳ９６〜Ｓ９８、Ｓ１２９のルールチェックがインタラクティブに行われているのが一般的である。
【００９８】
また、次に示すパターン設計装置およびパターン設計方法によれば、製造手順を設計しながら、マスクパターンを設計することができる。図６に示すパターン設計装置５０内に、半導体製造における製造手順を表示する製造手順表示部をさらに有するようにすればよい。この製造手順表示部は処理制御部４５に接続されており、処理制御部４５内で作成されたまたは作成途中の製造手順をＣＲＴからなるカラーまたはモノクロの表示装置を用いて表示する。そしてさらに処理制御部４５内のＬＳＩマスクレイアウト部８７が回路図／結線情報からレイアウトと製造手順を作成する手段を有するように構成することが好ましい。このようなマスクパターン設計装置を用いて、図７に示すステップＳ９８のダメージルールチェックにおいて、ルール違反が発生し、ダメージが発生したと判断された場合、ステップ９５に戻りダメージ情報と回路図／結線情報をもとにしてマスクパターンと製造手順を再形成する。そして、引き続き所定のルールチェック（ステップＳ９６〜９８、Ｓ１００）をルール違反がなくなるまで繰り返す。
【００９９】
このように、マスクパターンを設計するとき、そのマスクパターンとプロセスの中でチャージングダメージが深刻になる箇所を確認できるので、回路設計やプロセス設計の効率がよいマスク設計が行える。
【０１００】
さらに、製造手順を設計しながらマスクパターンの設計ができるので、アンテナ効果等の複数のマスクパターンの相互の関係において発生するチャージングダメージが有効に回避できる。
【０１０１】
上述したマスクパターン設計方法を実現するためのプログラムも第１の実施の形態と同様に、コンピュータ読取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムに読み込ませ、このプログラムを実行してコンピュータを所定の処理手順にしたがって制御することにより、上述したマスクパターン設計方法を実現することができる。
【０１０２】
現在のＬＳＩは８インチ乃至１２インチの半導体ウェーハの全面にステッパを用いて１０ｍｍ×１０ｍｍもしくは１５ｍｍ×１５ｍｍ等の所定の露光面積で、同一パターンをステップ・アンド・リピート方式で多数配列して露光することが一般的である。しかし、同一パターンが繰り返して露光されない場合、すなわち異なるパターンをライブラリ露光する要求も現在の多様化したＬＳＩでは時々発生する。図８に示すフローチャートは、本発明の第３の実施の形態の変形例として、このようなライブラリ露光におけるマスクパターン設計方法を示す。すなわち、この変形例においては図８に示すように、
（イ）まずステップＳ９３において、回路図および結線情報を入力する。
【０１０３】
（ロ）次ステップＳ９５において、回路図および結線情報をもとにして自動レイアウトを行う。
【０１０４】
（ハ）そしてステップＳ９６〜９８において、自動レイアウトとインタラクティブに回路／レイアウト一致検査、電気的ルールチェック、ダメージルールチェックを行い、個別の露光領域（ショット）に対するパターンが完成する。すなわち複数枚のレティクルパターンが完成する。
【０１０５】
（ニ）ステップＳ９９において、この複数枚のレティクルパターンを用いて、ウェーハ全面に対するライブラリ露光する場合のウェーハ上での各露光領域のレイアウトを行う。
【０１０６】
（ホ）ステップＳ１００で（ニ）の工程におけるウェーハ全面のマスクパターンのレイアウトに対してダメージルールチェックを行い、ルール違反がなければウェーハ全面のマスクパターンが完成する。ルール違反があればステップＳ９５に戻り、自動レイアウトを行い、引き続き所定のルールチェック（ステップＳ９６〜Ｓ９８、Ｓ１００）をルール違反がなくなるまで繰り返す。
【０１０７】
レイアウトのダメージルールの最も単純な基準は、ゲート露出面積と基板露出面積が等しいか否かである。あるいはアンテナ比が一定の範囲内にあるか否かである。しかし、このような単純な基準もライブラリ露光される場合には、各露光領域（ショット）のみに成立するがウェーハ全面には成立しない。したがって、ウェーハ全面についての面積比やアンテナ比を基準とすることにより、確実なダメージルールチェックが可能となる。このようにして、ウェーハ全体としてのゲート露出面積と基板露出面積が等しいか否か等のルールチェックを含めたマスク設計方法を行うことができる。さらにこのような単純なダメージルール以外の３次元構造等を含めたより詳細なダメージルールチェックがライブラリ露光時に可能であることはもちろんである。
【０１０８】
（第４の実施の形態）
第４の実施の形態では、第１乃至３の実施の形態において説明したシミュレーション方法およびマスク設計方法を用いた半導体装置の製造方法について図９を参照して説明する。
【０１０９】
（イ）まずステップＳ１１６において、製造手順を入力として図１に示すような構成を有するプロセスシミュレータによるシミュレーションを実施し、半導体装置の不純物分布、膜形状、膜構成応力分布および半導体装置内の絶縁膜中を流れるトンネル電流、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と基板との間の界面に形成される界面準位の密度などを求め、チャージングダメージの有無を検査し、ダメージ情報を作成する。
【０１１０】
（ロ）次にステップＳ１１８において、プロセスシミュレーションの結果、得られた不純物密度、形状、ダメージ情報等と共に、所定の端子電圧等をデバイスシミュレータに入力する。すなわち、ステップＳ１１８でデバイスシミュレーションを行い、半導体装置の構成要素の電気特性を求める。
【０１１１】
（ハ）そしてステップＳ１１９において、前述の図８に示すような所定のルールチェックに基づいて半導体装置の製造に必要なすべてのマスクを設計する。
【０１１２】
（ニ）ステップＳ１２０において、ダメージルールチェックが完了しているか否かを判断する。ダメージルールチェックが完了していなければ、ステップＳ１１９で作成されたマスクパターンの情報と共にステップＳ１１６のプロセスシミュレーションに戻る。そして、ステップＳ１１６で、ステップＳ１１９で形成されたマスクパターン中にダメージ発生箇所があるか否かを判断する。この時、ステップＳ１１８におけるデバイスシミュレーションで用いられたプラズマ条件や電界条件などの境界条件もステップＳ１１６にフィードバックする。ステップＳ１１８ではこれらの境界条件をもとにダメージ発生箇所の特定や、ダメージの有無を判断する。すなわち、ステップＳ１１６→Ｓ１１８→Ｓ１１９→Ｓ１２０→Ｓ１１６のフィードバックループを所定のダメージルールチェックが完了するまで繰り返す。ステップＳ１２０でダメージルールチェックが完了していると判断されれば、次の工程のマスク設計をステップＳ１１６→Ｓ１１８→Ｓ１１９→Ｓ１２０→Ｓ１１６のフィードバックループを繰り返して実行する。そして、目標とする半導体装置の製造に必要なすべてのマスクの設計をする。なお、酸化工程のような荷電粒子を伴わない工程のマスク設計においてはステップＳ１２０におけるダメージルールチェックは省略することはもちろんである。所要枚数のマスクの設計が完了すればステップＳ１２０に進む。
【０１１３】
（ホ）ステップＳ１２１において、光露光装置や電子ビーム露光装置等を用いて所要枚数のマスクを製作する。
【０１１４】
（ヘ）ステップＳ１２２において、それぞれの工程に必要なそれぞれのマスクを用いて酸化処理工程１２３、拡散工程１２４、イオン注入工程１２５、プラズマエッチング工程１２６、プラズマＣＶＤ工程１２７などから成る一連の製造工程が行われる。この一連の製造工程の中には半導体ウェーハが荷電粒子に晒され、チャージングダメージの危険性がある荷電粒子工程を含むウェーハ工程が含まれるが、本発明においてはチャージングダメージを考慮したパターンが採用されているので、荷電粒子工程におけるチャージングダメージは有効に回避できる。
（ト）ウェーハ工程が完了すれば、所定の検査を実行し、合格ならばダイヤモンドブレード等のダイシング装置により、所定のチップサイズに分割する。そして、ステップＳ１２８において金属もしくはセラミックスなどのパッケージング材料にマウントし、ボンディングや樹脂封止等の所要のパッケージ組み立ての工程を実施し、半導体装置が完成する。
【０１１５】
本発明の第４の実施の形態に係わる半導体装置の製造方法においては、ステップＳ１１６からステップＳ１２０に示したフィードバックループの流れを、各個別工程のプロセスシミュレーションが終了する毎に繰り返して行ってもよい。このような繰り返しループを用いることにより、それぞれの工程におけるダメージの発生の防止や、最適なマスクパターンの決定が容易となり、より効率的なシミュレーションおよびマスク設計が可能となる。
【０１１６】
以上説明したように本発明に係わるプロセスシミュレータを用いて半導体装置を製造することで、チャージングダメージの影響を考慮した大規模かつ複雑な半導体装置を歩留まりが高く製造することができる。なお、本発明の第４の実施の形態ではマスク（レティクル）を用いた半導体装置の製造方法について述べたが、マスク（レティクル）を使わない直接描画（ＤＳＷ）方式の半導体装置の製造方法にも適用可能であることはもちろんである。この場合はＤＳＷ露光機のパターンデータを、ステップＳ１１６およびステップＳ１２０における手法を用いて作成すればよい。
【０１１７】
【発明の効果】
以上説明したように、本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーション方法を提供することができる。
【０１１８】
また本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーション装置を提供することができる。
【０１１９】
さらに本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーションプログラムを格納したコンピュータ読取り可能な記録媒体を提供することができる。
【０１２０】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターンおよびそのダメージ箇所を簡便に予測することができるパターン設計方法を提供することができる。
【０１２１】
さらに本発明によれば、製造手順を設計しながらマスクパターンの設計ができるので、アンテナ効果等の複数のマスクパターンの相互の関係において発生するチャージングダメージが有効に回避できるパターン設計方法を提供することができる。
【０１２２】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターンおよびそのダメージ箇所を簡便に予測することができるパターン設計装置を提供することができる。
【０１２３】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターン（ダメージ箇所）を簡便に予測することができるパターン設計プログラムを格納したコンピュータ読取り可能な記録媒体を提供することができる。
【０１２４】
さらに本発明によれば、製造歩留まりのよい半導体装置の製造方法を提供することができる。
【０１２５】
特に本発明によれば、製造工程の低温化に有効な荷電粒子工程におけるダメージを伴うことなく半導体装置が製造できるので、より微細化され、高集積密度化された半導体装置が製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるシミュレータの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係わるシミュレーション方法の処理の流れを示すフローチャートである。
【図３】本発明に第１の実施の形態に係わるシミュレータの概略斜視図である。
【図４】本発明の第２の実施の形態に係わるプロセスシミュレータの構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係わるプロセスシミュレーション方法の処理の流れを示すフローチャートである。
【図６】本発明の第３の実施の形態に係わるパターン設計装置の構成を示すブロック図である。
【図７】本発明の第３の実施の形態に係わるパターン設計方法の処理の流れを示すフローチャートである。
【図８】本発明の第３の実施の形態の変形例に係わるパターン設計方法の処理の流れを示すフローチャートである。
【図９】本発明の第４の実施の形態に係わる半導体装置の製造方法の処理の流れを示すフローチャートである。
【図１０】典型的なプラズマエッチング装置の構成を示す断面図である。
【図１１】プラズマエッチング装置のエッチングの原理を示す模式図である。
【図１２】プラズマエッチング装置内に形成されるイオンシースを示す模式図である。
【図１３】ゲート露出面積と基板露出面積の比を示す断面図である。
【図１４】図１４（ａ）はＭＯＳ構造の半導体ウェーハにおけるアンテナ構造を示す断面図で，図１４（ｂ）はＭＯＳ構造の半導体ウェーハにおけるゲート配線の接続状況を示す断面図である。
【図１５】基板がステージから絶縁されている場合のプラズマエッチングを示す模式図である。
【図１６】フォトマスクの開孔部の大きさに違いによるエッチング速度の違いを示す断面図である。
【図１７】本発明に係わるプロセスシミュレーション方法において計算する領域を示す模式図である。
【図１８】本発明に係わるプロセスシミュレータにより表示される被加工試料の３次元構造を示す鳥瞰図である。
【符号の説明】
１、４９ プロセスシミュレータ
３ 計算指示部
４ 初期化部
５ 不純物再分布計算部
６ 酸化速度計算部
７ 堆積／エッチング速度計算部
８ 応力／応力緩和計算部
９ 形状計算部
１１ 潜像計算部
１２ イオン注入分布計算部
１３ 電荷流入／トンネル電流／固定電荷計算部
１４ 入出力部
１９ マスクパターン表示／編集部
２０ 製造手順表示／編集部
２１，２３ ゲート露出面積
２２、２４ 基板露出面積
２７ ゲート面積
２８ アンテナ面積
２９ 接続部
３０ ｐ／ｎ接合部
３１ ダメージ検知部
３２ 検知工程／検知パターン／検知断面図表示部
４０ 半導体内部領域
４１ 半導体周辺領域
４２ 半導体ウェーハ
４３ 高周波電源
４４ プラズマ
４５ 処理制御部
４６ プログラム記憶部
４７ データ記憶部
５０ マスクパターン設計装置
５１ 検知パターン／検知箇所断面図表示部
５２ 計算開始指示部
５３ デバイスシミュレータ
５４ マスク設計
５７ プラズマエッチング装置
５８ ゲート配線
５９、１１４ 基板
６０ アルミニウム膜
６１ 酸化珪素膜
６２ ゲート酸化膜
６３ ステージ
７２ 回路シミュレータ
７３ 絶縁膜
７４ 図面エディタ
７６ ダメージルールチェック部
７７ デザインルールチェック部
７８ 電気的ルールチェック部
７９ 回路／レイアウト一致検査部
８０ コンピュータシステム（プロセスシミュレータ）
８１ フロッピーディスクドライブ
８２ ＣＤ−ＲＯＭドライブ
８３ フロッピーディスク
８４ ＣＤ−ＲＯＭ
８５ ＲＯＭ
８６ カセットテープ
８７ ドライブ装置
８８ ダメージパターン表示部
８９ レイアウト表示部
９０ 入力装置
９１ 出力装置
１０８ ラジカル
１０９ イオン
１１０ 電子
１１１ 表面原子
１１２ マスク
１１３ 被エッチング材
１１４ 基板
１１５ 反応生成物
１１６ イオンシース
【発明の属する技術分野】
この発明は半導体シミュレーション技術に係わり、特に半導体ウェーハを荷電粒子に晒す半導体製造工程において絶縁膜中に流れるトンネル電流と絶縁膜中にできる荷電トラップや界面準位の密度を計算するシミュレーション方法、このシミュレーション方法を実行するシミュレーショタ、およびこのシミュレーション方法を実行するためのシミュレーションプログラムを格納した記録媒体に関する。また本発明は、このシミュレーションにより得られた結果を考慮して行うパターン設計方法、パターン設計装置、およびパターン設計プログラムを格納した記録媒体に関する。さらに本発明はこれらのシミュレーション方法およびパターン設計方法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、集積度の増大にともないＬＳＩ（大規模集積回路）の開発コストが急増し、設計、開発の効率化が求められてきており、半導体装置の設計・開発に際しては定量的な予測能力を持つシミュレーションがますます重要性を増してきている。このような半導体装置の設計・開発におけるシミュレーションとして、半導体装置の製造工程をシミュレーションして、その結果、半導体装置中の不純物の分布、あるいは半導体装置の構成要素の幾何学的な形状等を求めるプロセスシミュレータ（プロセスシミュレーション装置）と、このプロセスシミュレーションの結果を入力として半導体装置の電気的な特性をシミュレーションするデバイスシミュレータ（デバイスシミュレーション装置）とが用いられている。代表的な市販の汎用プロセスシミュレータとして、ＴＳＵＰＲＥＭ−４ＴＭ（“ＴＳＵＰＲＥＭ−４ Ｕｓｅｒｓ Ｍａｎｕａｌ”，Ｔｅｃｈｎｏｌｏｇｙ Ｍｏｄｅｌｉｎｇ Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．，Ｓｕｎｎｙｖａｌｅ，ＣＡ，ＵＳＡ（１９９６））が挙げられる。
【０００３】
また、近年のＬＳＩはサブクォーターミクロンからナノメータレベルの微細なパターン形成が要求されるようになってきている。かかる微細なパターンを有したＬＳＩを製造するためには製造工程の低温化が必須である。したがって、製造工程の低温化の観点から、反応性イオンエッチング（ＲＩＥ）、ＥＣＲイオンエッチングやプラズマＣＶＤ等のプラズマ工程もしくはイオン工程が好んで用いられている。製造工程の低温化の観点からはイオン注入による不純物導入工程も必須である。したがって、近年のＬＳＩはこれらのプラズマエッチング工程、プラズマＣＶＤ（プラズマ堆積）工程およびイオン注入工程などの荷電粒子を用いた製造工程が重要な位置を占めつつある。プラズマ工程は、放電を用いて粒子を活性化するために、数万度の高温に匹敵する状態を実現するのは容易であり、従来の熱反応による製造工程に比して多くの利点を有する。
【０００４】
図１０はＲＩＥ等に用いられる平行平板型のプラズマエッチング装置の模式図である。このプラズマエッチング装置５７は、真空排気可能なエッチングチャンバー６５内に、プラズマを発生させるための平行平板型の上部電極６６と下部電極６７が対向して配置されている。上部電極６６は接地されている。下部電極６７の上には半導体ウェーハ４２が設置される。下部電極６７にはブロッキングコンデンサーＣB を介して、高周波電源４３が接続されている。高周波電源４３から供給される電力により上部電極６６と下部電極６７との間に所定の高周波電界が形成される。また、エッチングチャンバー６５にはチャンバー内を真空排気するための真空ポンプ７１が接続されている。さらにエッチングチャンバー６５と真空ポンプ７１との間には所定のエッチングガス圧を実現するための可変流量バルブ７０が接続されている。また、エッチングに必要なガスを貯蔵したボンベ等のガスソース６９が、マスフローコントローラ６８を介してエッチングチャンバー６５に接続されている。すなわち、可変流量バルブ７０とマスフローコントローラ６８を用いて、エッチングチャンバー６５内が所定のエッチング圧力となるようにガスソース６９から、エッチングガスが導入される。この所定のエッチングガス圧のもとでの上部電極６６と下部電極６７間での放電によりプラズマ４４が発生する。
【０００５】
図１１（ｂ）に示すように、一般にプラズマエッチングは被エッチング材１１３の表面にマスク１１２を形成し、マスク１１２の開口部（窓部）に露出した被エッチング材１１３を選択的に除去する。プラズマエッチングに使用するガスは、主にフッ素や塩素を含んだ化合物ガスである。図１１（ａ）に示すように、プラズマ４４中では電界加速された電子１１０がガス分子に衝突しそれを分解し、反応性の高いフッ素や塩素原子からなるラジカル１０８を生成する過程が起きる。同時にイオン化してプラスイオン１０９を作り出す工程、原子・分子内部の電子励起による発光現象などが起きる。ラジカル１０８やイオン１０９はマスク１１２の開口部分に露出した被エッチング材１１３の表面で被エッチング材１１３の表面原子１１１と反応を起こし（図１１（ｂ））、反応生成物１１５を形成する（図１１（ｃ））。この反応生成物１１５は通常気体であるため、被エッチング材１１３の表面から離脱する。このようにしてプラズマエッチングが行われる。
【０００６】
プラズマ発生時においてプラズマ４４中の電子電流は高周波に追従する。しかし、イオン１０９の質量が電子１１０の質量より大きいため、イオン１０９が被エッチング材１１３または基板１１４の表面に到達しにくい。つまり電子１１０とイオン１０９の電場に関する移動度が異なることで、イオン１０９よりも多くの電子１１０が被エッチング材１１３または基板１１４に到達する。この結果図１２に示すように、基板１１４とプラズマ４４との間にイオンシース１１６が形成される。基板１１４表面での電荷の総和をゼロにするために、基板１１４は負に帯電し、いわゆるセルフバイアス効果が生じ、半導体基板１１４の表面が電子入射の一部を妨げる。このセルフバイアスで表面の電位が下がるまでイオン１０９よりも電子１１０のほうがより多く半導体基板１１４内に流れ込む。
【０００７】
しかし、このようなプラズマエッチング工程、プラズマＣＶＤ工程およびイオンエッチング工程などの被加工試料を荷電粒子に晒す半導体製造工程（以下において「荷電粒子工程」という）では、過剰のエネルギーによる被加工試料へのダメージが深刻かつ重大な欠点である。すなわち、これらのプラズマやイオンを用いた荷電粒子工程では、イオンや電子等の荷電粒子が半導体ウェーハ等の被加工試料内に出入りする。例えばＭＯＳ型トランジスタにおいて、ゲート電極と基板の間に出入りする電荷の差が生じると、ゲート電極と基板との間に電位差が生じる。電位差が大きくなるとゲート酸化膜にトンネル電流が流れる。トンネル電流は、ゲート酸化膜中に固定電荷や界面準位を導入して、ＭＯＳ型トランジスタのゲート反転閾値電圧を変化させたり、電気特性（Ｓファクター）を劣化させる。さらに、ゲート酸化膜の誘電特性を劣化させ、甚だしい場合は製造途中に絶縁破壊が起こる。このような絶縁膜や半導体基板等の被加工試料への損傷を「チャージングダメージ」と称する。これを抑えるべく、ゲート電極、およびゲート電極に接続する配線（以下、「ゲート配線」という。）に電荷が蓄積しないように、製造プロセスや回路設計において検討が繰り返されている。しかし、チャージングダメージは例えば、「半導体プロセスにおけるチャージング・ダメージ」（リアライズ社、東京（１９９６））に示されているように、プラズマエッチング装置、プラズマエッチング工程中の半導体素子の構造、絶縁膜自体の特性などさまざまな要因が組み合わさった結果として起こる。すべての製造プロセスや回路設計に対してこれらの要因を考慮して設計するのは一人の技術者の手に余るものである。 チャージングダメージの入り得る工程は、ゲート配線のエッチング工程のほかにゲート配線へのコンタクトホール形成のためのエッチング工程、層間絶縁膜やパッシベーション膜堆積のためのプラズマＣＶＤ工程、フォトレジストのアッシング工程などがある。ゲート配線は、１層だけでなく、３、４層あることが多い。回路自体もますます大規模で複雑になってきた。このため、チャージングダメージを減らそうとしても、どの工程で、どのゲート配線で起きているかを把握するのは、手作業では困難になってきている。また、チャージングダメージの効果を予測するのも同様に手作業では困難である。
【０００８】
【発明が解決しようとする課題】
従来のシミュレータは半導体装置の不純物分布、膜構造、膜形状、さらには応力分布を計算することはあるが、上述のようなチャージングダメージの効果を定量的に計算することができなかった。
【０００９】
一方、従来のマスクパターンの設計方法においては、マスクパターン情報から不適切なパターン箇所を自動的に検出する手段として、回路設計ツールのルールチェッカーが知られている。しかし、この従来のマスクパターンの設計におけるツールで用いられるルールは、マスクパターンのレイアウトに対する幾何学的な制限に対して違反がないかチェックするのであって、チャージングダメージのような製造工程中に起こる物理的不具合をチェックすることができなかった。
【００１０】
また、チャージングダメージはいわゆる「アンテナ効果」等に見られるように単一のマスクパターンのみの検討からは不明で、その上層のマスクパターンまで考慮しなくてはならない場合がある（「アンテナ効果」については後述する）。したがって、チャージングダメージを考慮したマスクパターンの設計は一連の製造工程の手順と密接に関係しているのであるが、従来のマスクパターン設計方法においては製造手順の設計と同時にマスクパターンの設計をすることができなかった。
【００１１】
上記問題点に鑑み、本発明の目的は、ＬＳＩの製造手順と膨大なマスクパターン情報から、製造工程の進行中に起こるチャージングダメージの効果を自動的に推し量り、避けるべきチャージングダメージの発生箇所を検知することのできるシミュレーション方法を提供することである。
【００１２】
本発明の他の目的は、チャージングダメージが完成する半導体装置の電気特性に与える影響を定量的に予測するシミュレーション方法を提供することである。
【００１３】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、プロセス設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いシミュレータを提供することである。
【００１４】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、プロセス設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いシミュレーションを実行するためのプログラムを格納したコンピュータ読取り可能な記録媒体を提供することである。
【００１５】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、チャージングダメージの発生するマスクパターンを有効に回避することにより、実際に製造する半導体装置の製造歩留まりの高いパターン設計方法を提供することである。
【００１６】
本発明のさらに他の目的は、半導体装置の製造手順を考慮しながらマスクパターンを設計して、チャージングダメージの発生を回避できるパターン設計方法を提供することである。
【００１７】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測することで、マスクパターン設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いパターン設計装置を提供することである。
【００１８】
本発明のさらに他の目的は、半導体装置の製造手順を設計する機能を有したパターン設計装置を提供し、製造手順を考慮しながらパターンを設計し、チャージングダメージを回避することである。
【００１９】
本発明のさらに他の目的は、半導体装置の製造時に発生するチャージングダメージの影響を予測して、マスクパターン設計の効率が高く、実際に製造する半導体装置の製造歩留まりも高いパターン作成方法を実行するためのプログラムを格納したコンピュータ読取り可能な記録媒体を提供することである。
【００２０】
本発明のさらに他の目的は、チャージングダメージを有効に回避することが可能で製造歩留まりの高い半導体装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】
このような課題を解決するため、本発明の第１の特徴は、荷電粒子工程を複数の時間ステップに分割するステップと、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算するステップと、時間ステップごとに被加工試料の形状変化を計算するステップとを有するシミュレーション方法であることである。
【００２２】
本発明の第１の特徴によれば、荷電粒子工程において過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの密度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断すればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００２３】
本発明の第１の特徴において、トンネル電流密度の計算は荷電粒子工程において流れる電流密度をその対象とする。また、この計算は荷電粒子が生成消滅する領域全体における荷電粒子の流れの連続式と荷電粒子の生成消滅式を解き、被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度を考慮した電流連続式を解いて求めることができる。荷電粒子の流れの連続式と荷電粒子の生成消滅式を解く領域は被加工試料を含むある閉領域について行えばより短時間で効率的に計算できる。この場合、この閉領域の境界部における電磁場および荷電粒子の流速を求め、これを境界条件として計算を行う。被加工試料とは主として半導体ウェーハを示す。
【００２４】
また、熱酸化工程、熱拡散、熱ＣＶＤ工程、光ＣＶＤ工程、光エッチング等の荷電粒子工程以外の製造プロセスのシミュレーションが含まれていてもよいことはもちろんである。すなわち、半導体装置を製造する一連の製造工程の製造手順を入力するステップと、絶縁破壊等のチャージングダメージが発生した場合には、そのチャージングダメージが一連の工程中のどの工程で発生したかを表示するステップをさらに有していてもかまわない。
【００２５】
本発明の第２の特徴は、製造手順にしたがって所定の計算部を順次呼び出す計算指示部と、被加工試料の表面の絶縁膜中を荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、被加工試料の形状変化を計算する形状計算部とを少なくとも有するシミュレータであることである。
【００２６】
本発明の第２の特徴によれば、電荷流入／トンネル電流／固定電荷計算部により、過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの密度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断すればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００２７】
本発明の第２の特徴において、電荷流入／トンネル電流／固定電荷計算部が計算する領域は被加工試料を含むある閉領域について行ってもよい。このときの境界条件はプラズマ装置のシミュレーションによって求められた電磁場と荷電粒子の流速密度を用いる。またこれらの境界条件は荷電粒子工程の開始から終了までに渡り時間と境界位置に依存する。本発明の第２の特徴において、計算機上に半導体ウェーハの膜構造や不純物分布などの物理量を格納する手段と、半導体装置を製造する一連の製造工程の製造手順を入力する手段と、この製造手順におけるそれぞれの製造工程による物理的変化を物理量の変化として逐次計算する手段をさらに有してもよいことはもちろんである。
【００２８】
さらに、製造手順表示手段と、マスクパターン表示手段と、絶縁膜中のトンネル電流密度の積算値が既定値を超えたか否かを調べる手段と、既定値を超えた場合は、製造手順表示手段による表示中の該当製造工程に印をつける手段と、この該当箇所の上部にある配線でかつウェーハ外部と接している基板以外の配線パターンをマスクパターン表示手段による表示に重ねて表示する手段を持つことが好ましい。このようにすればアンテナ効果等による過大なトンネル電流密度の発生やその発生箇所が明確になる。あるいは、絶縁膜中のホールトラップ密度が既定値を超えたか否か調べる手段と、既定値を超えた場合は製造手順表示手段による表示中の該当製造工程に印をつける手段と、該当箇所の上部にある配線でかつウェーハ外部と接している基板以外の配線パターンをマスクパターン表示手段による表示に重ねて表示する手段を持つようにしてもよい。同様にアンテナ効果等によるチャージングダメージがその発生場所と共に検出できるからである。より好ましくは、絶縁膜中のトンネル電流密度の積算値もしくはホールトラップ密度が既定値を超えたときに、その時間ステップとその前の時間ステップにおける半導体素子の２次元断面図あるいは３次元透過図を表示する手段をさらに具備すればよい。このようにすれば過大なトンネル電流密度の流れる場所やチャージングダメージの発生する場所とその原因が簡単に理解でき、パターンの変更や製造手順の変更が容易となる。
【００２９】
本発明の第３の特徴は、荷電粒子工程を複数の時間ステップに分割するステップと、時間ステップごとに被加工試料の絶縁膜中を荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算するステップと、被加工試料の形状変化を時間ステップごとに計算するステップとを少なくとも有するシミュレーションプログラムを格納した記録媒体であることである。
【００３０】
本発明の第３の特徴によれば、この記録媒体に格納されたプログラムが読み込まれたコンピュータシステムからなるシミュレーションシステムによってこのプログラム実行することにより、荷電粒子工程において過大なトンネル電流が流れるか否か、あるいは絶縁膜中を流れるトンネル電流による荷電トラップの濃度分布や界面準位の密度分布を計算することができる。具体的にはトンネル電流密度の積算値を計算し、これが既定値を超えるか否か判断する機能を有するプログラムを格納した記録媒体であればよい。また、絶縁膜の絶縁破壊があるか否かの判断は生成されたトラップ密度がある既定値を超えるか否かで判断できる。この絶縁膜破壊等のダメージ情報はマスクパターンの設計や、半導体装置製造プロセスの製造手順の設計における基礎データとして使用することができる。その結果、荷電粒子工程に伴うダメージを有効に回避もしくは抑制できる。
【００３１】
本発明の第４の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップとを少なくとも有するパターン設計方法であって、ダメージルールを決定するステップは、荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する行為と、時間ステップごとに被加工試料の形状変化を計算する行為とを有することである。
【００３２】
本発明の第４の特徴によれば、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明に係わるマスクパターンの設計方法は製造手順を編集しながら行うことが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更することが好ましい。つまり、実効的な製造手順設計を行うことができる。このように製造手順を設計しながらマスクパターンを設計することによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３３】
本発明の第４の特徴において、入力された回路図に対して所定のルールチェックを行ってからマスクパターンのレイアウトを行ってもよい。また、ダメージルールの決定において請求項２記載のシミュレーション方法の結果を使用してもよい。
【００３４】
本発明の第５の特徴は、所定の回路図を入力する図面エディタと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、プロセスシミュレータからのダメージ情報を考慮したダメージチェックをレイアウトに対して行うダメージルールチェッカとを少なくとも有するパターン設計装置であって、ダメージルールチェッカは、製造手順にしたがって、所定の計算部を順次呼び出す計算指示部と、荷電粒子に晒す半導体製造工程時に被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、被加工試料の形状変化を計算する形状計算部とを有することである。
【００３５】
本発明の第５の特徴によれば、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明のマスクパターンの設計装置においては製造手順を編集しながら行う手段を具備することが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更することができる製造手順設計手段を具備することが好ましい。このように製造手順設計手段を具備するすることによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３６】
本発明の第６の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップとを少なくとも有するパターン設計プログラムを格納した記録媒体であって、ダメージルールを決定するステップは、荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算する行為と、時間ステップごとに被加工試料の形状変化を計算する行為とを有することである。
【００３７】
本発明の第６の特徴によれば、この記録媒体に格納されたプログラムが読み込まれたコンピュータシステムからなるシミュレーションシステムによってこのプログラムを実行することにより、マスクパターンを編集するときに、そのマスクパターンが必要となる製造手順における半導体装置の中でチャージングダメージが深刻になる箇所を確認できる。したがって、本発明に係わるマスクパターン設計プログラムを格納した記録媒体は、製造手順を編集しながらマスクパターンを設計する機能を有するプログラムを格納することが望ましい。すなわち、チャージングダメージが深刻になる箇所が確認されたら、マスクパターンの修正、変更だけでなく製造手順を変更する機能を有するプログラムを格納することが好ましい。このように製造手順を設計しながらマスクパターンを設計する機能を有するプログラムを格納することによって、マスクパターンの設計やプロセス設計の効率が向上する。また、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００３８】
本発明の第７の特徴は、半導体装置の絶縁膜中に荷電粒子工程時に流れるトンネル電流密度、絶縁膜中の荷電トラップ密度および絶縁膜の界面準位密度の少なくとも１つを計算し、ダメージ情報を得るステップと、ダメージ情報を考慮して半導体装置のマスクパターンを設計するステップと、設計結果を用いてマスクを製作するステップと、マスクを用いて荷電粒子工程を含む一連のウェーハ工程を行うステップとを少なくとも有する半導体装置の製造方法であることである。
【００３９】
本発明の第７の特徴によれば、ダメージ情報を考慮したマスクを使用して半導体装置を製造することで、大規模化した高集積ＬＳＩを短期間に歩留まりよく開発することができる。
【００４０】
本発明の第７の特徴において、荷電粒子工程におけるチャージングダメージは特定の製造工程のマスクだけでは判断できないことが多い。例えば、アンテナ効果はその上層のマスクパターンをも含めて判断しなければならない。この点から、本発明の第７の特徴において、半導体製造におけるマスクパターンを表示するステップと、マスクパターンを編集するステップと、製造手順を表示するステップと、製造手順を編集するステップとをさらに有することが好ましい。そして、本発明の第７の特徴におけるダメージ情報を得るステップは、製造工程時間を複数の時間ステップに分けた各時間ステップ毎に絶縁膜中のトンネル電流密度の積算値が既定値を超えたか否か調べるステップを有し、既定値を超えた場合は、製造手順を表示するステップにより表示されている該当製造工程に印をつけるステップと、該当箇所の上部にある配線で、かつウェーハ外部と接している基板以外の配線パターンをマスクパターンを表示するステップで表示されているマスクパターンに重ねて表示するステップを有することが好ましい。このようにすれば複数枚のマスクの相互の関係においてダメージルールチェックが可能となり、同時に半導体装置の製造手順の設計も達成できる。このシミュレーション方法における計算は被加工試料を含む閉領域について、一定の境界条件で行えば、短時間で効率的に計算できる。あるいはこのシミュレーション方法は、製造工程時間を複数の時間ステップに分けた各時間ステップ毎に絶縁膜中のホールトラップ密度が既定値を超えたか否かを調べるステップと、該当箇所の上部にある配線で、かつウェーハ外部と接している基板以外の配線パターンをマスクパターンを表示するステップで表示されているマスクパターンに重ねて表示するステップを有していてもよい。このようにすればマスクパターンを設計するステップにおいて、複数枚のマスクの相互の関係においてダメージルールチェックが可能となり、同時に半導体装置の製造手順の設計も達成できる。また、アンテナ効果等を奏する上層のパターンによるチャージングダメージがその原因と共に明確になる。したがって、迅速なマスク変更や製造手順の変更が可能となる。特に、絶縁膜中のトンネル電流密度の積算値もしくはホールトラップ密度が既定値を超えたときに、その時間ステップとその前の時間ステップにおける半導体素子の２次元断面図あるいは３次元透過図を表示するステップを有していれば、チャージングダメージの発生する構造や、その原因が容易に理解できるので好ましい。
本発明の第８の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップと、ダメージルールにもとづいて半導体製造工程の実施手順の修正を行うステップとを備えるパターン設計方法であることである。
本発明の第９の特徴は、所定の回路図を入力する図面エディタと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、プロセスシミュレータからのダメージ情報を考慮したダメージチェックをレイアウトに対して行うダメージルールチェッカとを有するパターン設計装置であって、ＬＳＩマスクレイアウト部は、半導体製造工程の実施手順の修正を行う手段を有することである。
本発明の第１０の特徴は、所定の回路図を入力するステップと、レイアウトデータベースを用いて、回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、ダメージルールにもとづいてマスクパターンのレイアウトの修正を行うステップと、ダメージルールにもとづいて半導体製造工程の実施手順の修正を行うステップとを備えるパターン設計プログラムを格納した記録媒体であることである。
【００４１】
【発明の実施の形態】
（チャージングダメージに影響を与えるパラメータ）
まず、チャージングダメージに影響を与えるパラメータについてプラズマエッチング工程を例にとり、これに用いるプラズマエッチング装置と半導体素子構造の視点から幾つか述べる。プラズマＣＶＤ工程、イオンエッチング工程、あるいはイオン注入工程等の他の荷電粒子工程については述べないが、これらの種々の荷電粒子工程においても同様なチャージングダメージは発生し得るのはもちろんである。
【００４２】
チャージングダメージはプラズマエッチング工程の開始時および終了時の過渡的な電位差の発生により起こるものと、プラズマの定常状態においてプラズマが不均一であることによって起こるものがある。
【００４３】
まず、プラズマエッチング工程開始時および終了時におけるチャージングダメージの発生原理について説明する。図１０に示したようなプラズマエッチング装置において、所定のガスを所定のガス圧力でエッチングチャンバー６５中に導入し、高周波電源４３により上部電極６６と下部電極６７間に所定の電界を印加すればプラズマ４４が発生する。この時、前述のように半導体ウェーハ等の被加工試料には電子が注入される。半導体ウェーハの構造が図１３（ａ）のようにゲート配線の露出面積（以下において「ゲート露出面積」という）２１と基板露出面積２２が等しいときは常にゲート配線５８と基板５９には等量の電子が供給され、ゲート配線５８と基板５９は等電位になるが、図１３（ｂ）のように両者の面積が等しくないときはゲート配線５８と基板５９に電位差が生じる。この電位差が大きくなると、ゲート酸化膜６２中をトンネル電流が流れ、チャージングダメージを引き起こす。
【００４４】
プラズマが定常状態であっても、プラズマが放電空間内で不均一であればチャージングダメージは発生し得る。平行平板電極間に均一な電界を得ることが困難である等の理由により、一般に現実のプラズマエッチング装置では完全に均一なプラズマを被加工試料に与えることができない。例えば、半導体ウェーハの表面全体にポリシリコン膜が堆積され、一つの導電体になっているＭＯＳ構造の被加工試料をプラズマエッチング工程により多数のゲート配線に分割する場合を考える。ゲート配線が分離する前はポリシリコン膜内を電流が流れるので、半導体ウェーハの表面全体についてその電位は均一である。しかし、ゲート配線が分離した後、各ゲート配線間の相対的な電位差は各地点の相対的なプラズマ電位差と等しい。もし、プラズマが放電空間内で不均一で、プラズマ電位が半導体ウェーハ中央で高ければ、中央のゲート配線と周辺のゲート配線間で電位差が発生し、各ゲート配線間をゲート酸化膜および基板を通じて電流が流れることになる。
【００４５】
次に半導体素子の構造の視点から、「アンテナ効果」について述べる。図１４（ａ）に示すようなゲート配線５８にアンテナとなる大きな露出面積を持つ導電体（アルミニウム膜）６０が接続されているアンテナ構造は、ＬＳＩの構造としてよく見られる構造である。「アンテナ効果」とは、このようなアンテナ構造が形成されていることにより、チャージングダメージの程度が大きく変化することを言うのである。具体的には、ゲート配線５８の面積に対するアンテナとなるアルミニウム膜６０の面積の比（以後「アンテナ比」とよぶ）が大きいと、荷電粒子がゲート配線５８にアンテナ比分多く流れ込むので、ゲート配線５８の電位も高くなり、アンテナ効果によるダメージも大きくなる。ここで、ゲート配線５８の面積とはトンネル電流がゲート酸化膜６２を介して基板５９に流れ得る部分の面積をいい、アンテナとなるアルミニウム膜６０の面積とはプラズマ空間からイオンまたは電子がゲート配線５８に出入りすることができる部分のアルミニウム膜６０の面積をいう。また、高周波（ＲＦ）をかけていることから、ＲＦ周期で生じる電位差もある。これはアンテナ比のほか、ＲＦ周期、アンテナ構造における厚いゲート酸化膜６２の厚さと薄いゲート酸化膜６２の厚さとの比によっても変わる。
【００４６】
次に、ゲート配線５８が基板５９に接続しているか否かもアンテナ効果によるチャージングダメージに影響を与える。さらに、接続している場合にどの様に接続しているかが、アンテナ効果によるチャージングダメージの程度を左右する。図１４（ｂ）に示すようにアルミニウム膜６０が接続部２９を介して基板５９に接続していれば、ゲート配線５８と基板５９との間でアルミニウム膜６０を介して電荷が移動し、ゲート配線５８と基板５９間のゲート酸化膜６２中にはトンネル電流はほとんど流れない。但し、実際の素子ではアルミニウム膜６０と基板５９との接続がｐ／ｎ接合部３０を介している場合が多い。この場合、ｐ／ｎ接合部３０の順方向に電流が流れる時はゲート酸化膜６２中にはトンネル電流はまず流れないが、逆方向でゲート酸化膜６２が薄くトンネル電流が流れやすい状態では、ゲート酸化膜６２中にトンネル電流が流れる場合がある。つまり、チャージングダメージの程度を知るには、ｐ／ｎ接合部３０とゲート酸化膜６２の並列接続の状態を考慮して、ゲート酸化膜６２中のトンネル電流量を見積もらなくてはならない。
【００４７】
基板５９のプラズマエッチング装置のステージ（下部電極）６３への接続状態も大きな要因である。これまでは、基板５９がステージ６３に電気的に接続されていると仮定したが、図１５に示すように基板５９がステージ６３から絶縁膜７３により完全に絶縁されている場合はチャージングダメージはほとんど入らない。なぜなら、基板５９は複数のコンデンサを直列接続したときの浮いた配線部分と見なせ、基板５９とゲート配線５８とで形成されるコンデンサの容量ＣG は、ステージ６３の先に接続しているブロッキングコンデンサＣB やイオンシース部に形成されるプラズマのシース容量ＣS と比べて非常に大きいから、基板５９はゲート配線５８に極めて近い電位になっているからである。
【００４８】
ゲート配線５８の間隔も重要なチャージングダメージのパラメータである。図１６（ａ）はアルミニウム膜６０の上にマスク１１２としてレジストのパターンを形成した状態におけるアルミニウム膜６０の初期のエッチングの様子を表している。図１６（ａ）において左側に大きなレジスト開口部１２１、右側に小さなレジスト開口部１２０が示されている。エッチング速度は開口部が小さいと遅くなることが多い。この場合、図１６（ｂ）に示すように大きなレジスト開口部１２１に露出したアルミニウム膜６０が先にエッチングされ、プラズマ電位が不均一な場合は、局所的なプラズマ電位に従うようにトンネル電流が流れる。次に、狭いレジスト開口部１２０のエッチングが終わった時も同様にトンネル電流が流れ得る。この結果、配線間隔が異なると分離するタイミングが異なり、発生するチャージングダメージも異なる可能性がある。また、マスク１１２が負に帯電し、イオン流の軌道が変化することを考慮しないと説明できないこともある。
【００４９】
チャージングダメージを受けるゲート酸化膜６２自体にも酸化膜厚依存性がある。トンネル電流は、ゲート配線５８から基板５９に直接トンネリングする「直接トンネリング」と、ゲート配線からゲート酸化膜６２の途中までトンネリングする「ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング」がある。後者による電子が、ゲート酸化膜６２中で電子／正孔対やホットホールを形成することで、荷電トラップや界面準位を導入し、ゲート酸化膜６２の絶縁性やＭＯＳＦＥＴの電気的特性に大きな影響を与える。ゲート酸化膜６２が薄くなれば、相対的にチャージングダメージに影響の少ない直接トンネリングが優勢になる。
【００５０】
（チャージングダメージのシミュレーション）
以上説明したように、チャージングダメージに影響を与えるパラメータは荷電粒子工程を行う直前の被加工試料の構造に大きく依存している。したがって、本発明においてはこの直前の被加工試料の平面的なパターン配置、および３次元的な構造を考慮して各工程におけるチャージングダメージを検出・評価できるようにしている。さらに、このチャージングダメージの検出・評価を平面的なパターン配置や３次元的構造の設計にフィードバックするようにしている。例えば、図１８に示すように計算機の出力画面上で荷電粒子工程の前後での被加工試料を斜め上方から見た直方体の集合で表示することができる。図１８ではゲート配線５８上に配置されたアルミニウム膜６０を反応性イオンエッチング法を用いてエッチングする場合を示している。図１８（ａ）はエッチング中の被加工試料の様子を示し、図１８（ｂ）はエッチング後の様子を示している。レジスト１１２の窓部から入ったイオンがゲート配線５８およびゲート酸化膜６２を通り、基板１１４に至る様子を確認することができる。
【００５１】
特に、このような絶縁膜のチャージングダメージを効率的なプロセスシミュレーションにより予測するために、本発明においては図１７に示すように半導体周辺領域４１を定義している。そしてこの半導体周辺領域４１と半導体内部領域４０について連続の方程式とマクスウェル方程式を同時に解き、荷電粒子および電磁場の分布を計算することが好ましい。半導体内部領域４０は被加工試料の内部を示す。半導体周辺領域４１は半導体ウェーハがプラズマエッチング装置、イオンエッチング装置、プラズマＣＶＤ装置等の荷電粒子プロセス用の製造装置（以下において「荷電粒子装置」と略記する）内の電磁場および荷電粒子の分布に影響を与え得る領域である。この半導体周辺領域４１はプラズマエッチング装置ではイオンシース領域を含む程度の領域に選定すればよい。経験則上はこの領域は半導体ウェーハの表面から０．５〜１０ｍｍ程度の領域、好ましくは表面から１ｍｍ程度離れた領域に選べばよい。半導体周辺領域４１の外枠の境界条件は、荷電粒子装置内の荷電粒子を測定するか、荷電粒子装置のシミュレーションにより求めた電磁場と荷電粒子の流速を用いることができる。これらの境界条件は工程時間の開始から終了までに渡り時間と境界位置によって変化する。また、被加工試料のステージに対しても時間に依存した電流密度と電磁場を境界条件として与える。また、シミュレーションに要する時間は増えるが、半導体周辺領域４１をエッチングチャンバーより大きく設定して、電流連続式とマクスウェル方程式を解いてプラズマ装置内全体の電磁場および荷電粒子の分布を求めてもよい。
【００５２】
ウェーハ内部領域４０については、導電体、ｐ型の半導体、ｎ型の半導体、絶縁体などすべての物質における拡散電流、ドリフト電流、およびトンネル電流を考慮にいれて計算する。また、ウェーハ内部領域４０について、絶縁膜中に流れるＦＮトンネル電流による電子／ホール対形成、電子トラップ、ホールトラップおよび界面準位の生成量を計算する。この関係式は、ＭＯＳデバイスにおける経験式に基ずく。
【００５３】
以下の第１乃至第４の実施の形態において本発明に係わるシミュレーション方法、シミュレーションプログラムを格納した記録媒体、シミュレータ、パターン設計方法、パターン設計プログラムを格納した記録媒体、パターン設計装置および半導体装置の製造方法について説明する。
【００５４】
（第１の実施の形態）
本発明の第１の実施の形態においては、製造工程中のチャージングダメージを加味した被加工試料の構成要素の幾何学的な形状等を予測する機能を有するプロセスシミュレータおよびこれを用いたシミュレーション方法について説明する。
【００５５】
図１に示すように、本発明の第１の実施の形態に係わるシミュレータ１は、入出力部１４と、処理制御部４５と、プログラム記憶部４６と、データ記憶部４７などから構成されている。入出力部１４は製造工程の計算とは関係ないシミュレータ独自の機能で、計算結果であるシミュレーション結果（半導体データ）を表示したり、シミュレーション結果をシミュレータ外部のファイルに保存したり、ファイルに保存した半導体データをシミュレータ内に復元したりする。また、入出力部１４では、半導体装置の製造手順をそれが記載されたファイルなどから入力する。処理制御部４５は一連の製造工程をシミュレーションする機能手段を備える。プログラム記憶部４６はシミュレーションプログラムなどを格納する。データ記憶部４７は入力データとしての半導体装置製造プロセスに必要な製造手順や処理制御部４５における各計算部の計算に必要な基礎データなどの所定のデータなどを格納する。入力する製造手順はシミュレーションを行うのに必要なすべての条件を含む。
【００５６】
ここで、処理制御部４５の一連の製造工程をシミュレーションする機能として、計算指示部３と、初期化部４と、不純物再分布計算部５と、酸化速度計算部６と、堆積／エッチング速度計算部７と、応力／応力緩和計算部８と、形状計算部９と、潜像計算部１１と、イオン注入分布計算部１２と、電荷流入／トンネル電流／固定電荷計算部１３が備えられている。電荷流入／トンネル電流／固定電荷計算部１３は従来のプロセスシミュレータには存在しない新規な構成要素である。
【００５７】
図１の処理制御部４５中の電荷流入／トンネル電流／固定電荷計算部１３は、イオン注入工程、プラズマエッチング工程、イオンエッチング工程、プラズマＣＶＤ工程などの被加工試料を荷電粒子に晒す半導体製造工程、つまりチャージングダメージが入る可能性がある荷電粒子工程の計算で呼び出される。電荷流入／トンネル電流／固定電荷計算部１３は、荷電粒子工程中の被加工試料の形状変化を考慮しながら酸化膜に流れるトンネル電流量とトンネル電流によって生成される酸化膜中の荷電トラップ密度および界面準位を計算する。
【００５８】
また、電荷流入／トンネル電流／固定電荷計算部１３では図１７に示す半導体内部領域４０と半導体周辺領域４１について電流連続式とマクスウェル方程式を同時に解き、荷電粒子および電磁場の分布を計算する。ここで、マクスウェル方程式の代わりにポアソン方程式を用いてもよい。
【００５９】
計算指示部３では製造手順に記載してある製造工程に適切な計算部４〜９、１１〜１３を製造手順にしたがって呼び出していく。初期化部４は被加工試料としての生ウェーハを用意するときに呼び出され、平坦な何も加工されていない被加工試料のデータをデータ記憶部４７に初期生成する。不純物再分布計算部５は被加工試料を高温処理をする工程の計算で呼び出され、被加工試料中への不純物の拡散、隣接した物質層への移動、被加工試料外への蒸発、被加工試料外からの吸収などの不純物の分布を計算する。酸化速度計算部６は被加工試料を酸化雰囲気に晒す製造工程の計算で呼ばれ、被加工試料の酸化速度を計算する。堆積／エッチング速度計算部７は被加工試料に対するＣＶＤ等による堆積工程、エッチング工程、レジストの現像工程などの計算で呼び出され、格子状に構成された被加工試料の各地点での物質層の堆積速度あるいはエッチング速度を計算する。応力／応力緩和計算部８は、被加工試料の温度や構造が変わる工程の計算で呼び出され、被加工試料の各地点での応力を計算すると同時に応力による被加工試料の形状変化の速度を計算する。酸化速度計算部６、堆積／エッチング速度計算部７および応力／応力緩和計算部８によって計算された被加工試料の形状変化量は形状計算部９を経てデータ記憶部４７の被加工試料のデータを変化させる。潜像計算部１１はレジストの感光工程の計算で呼び出され、被加工試料の表面に塗布されたレジストの感光領域を計算する。イオン注入分布計算部１２は被加工試料に対するイオン注入工程の計算で呼び出され、イオン注入工程による不純物や結晶欠陥の密度分布を計算し、計算結果はデータ記憶部４７の半導体ウェーハのデータを変化させる。
【００６０】
本発明の第１の実施の形態に係わるプロセスシミュレータは、被加工試料の製造手順の記述（以下、「製造手順」という）を入力として、その製造手順で製造された半導体素子中の不純物や欠陥の密度分布や形状等を計算して出力する。これらの密度分布や形状等をデバイスシミュレータの入力としての電気的な特性が計算される。多くの汎用シミュレータでは、計算した結果を一時的にシミュレータ外部にファイルなどの形式で保存したり、保存した計算結果を読み込んで、読みこんだ計算結果に対してさらに計算を行うことができる。したがって、任意の構造について１つの製造工程だけの計算も可能である。つまり、一製造工程だけのシミュレーションに特化した「単一工程シミュレータ」であっても、本発明の第１の実施の形態に含まれる。
【００６１】
一般にデバイスシミュレータでは被加工試料の最終構造に対して、端子電流、端子電圧などの境界条件とプロセスシミュレーションの結果を入力して、その電気的特性を計算することを主とする。しかし、本発明においてはこれらの機能に加えて、プラズマエッチングの前の構造、プラズマＣＶＤの前の構造、イオン注入の前の構造などの被加工試料の未完成の構造に対してプラズマを規定するイオン、電子、ラジカル、プラズマ空間の電界などを境界条件として電気的特性を計算することができる。この中間（未完成）段階のデバイスシミュレーションの結果は再びプロセスシミュレーションとしてフィードバック可能である。
【００６２】
また、前述したようにチャージングダメージの計算においては、ゲート面積とそのゲートに繋がって電荷が流入される導電体部の面積の比（アンテナ比）、側壁の露出面積、基板への接続の有無等の種々の構造パラメータが重要であるから、計算する対象は３次元構造であることが望ましい。
【００６３】
次に、このような構成を有するプロセスシミュレータを用いたシミュレーション方法について、プラズマエッチング工程を例にとり図２を参照して説明する。
【００６４】
プラズマエッチング工程を開始すると、まず、
（イ）ステップＳ１５において、プラズマエッチング工程に必要な全時間を十分に小さな時間ステップ△ｔに分割する。
【００６５】
（ロ）次にステップＳ１６において、ステップＳ１５で分割した時間ステップ内について、図１７に示した半導体周辺領域の外枠における境界条件をもとに、連続の方程式とマックスウェル方程式を解く。この結果、被加工試料内の絶縁膜中を流れるトンネル電流の電流密度、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と半導体基板との界面に形成される界面準位の密度等が計算される。
【００６６】
（ハ）そしてステップＳ１７において、分割した時間ステップ△ｔ内のプラズマエッチングによる形状変化量を計算する。
【００６７】
（ニ）ステップＳ１８において、時間ステップ△ｔの積算値が工程時間に達したか否かを判断する。ステップＳ１８で時間ステップの積算値が工程時間に達していない場合には、ステップＳ１６に戻り、ステップＳ１６〜Ｓ１８を繰り返す。また、ステップＳ１８において時間ステップの積算値が工程時間に達した場合には、プラズマエッチング工程のプロセスシミュレーションは終了する。
【００６８】
上述したプロセスシミュレータを実現するためのプログラムは、コンピュータ読取り可能な記録媒体に格納することができる。この記録媒体を図１に示したプログラムメモリ４６として用いる、もしくはプログラムメモリ４６に読み込ませ、このプログラムにより処理制御部４５における種々の計算を所定の処理手順にしたがって実行するように制御することにより、上述したプロセスシミュレータを実現することができる。ここで、記録媒体には、例えばＲＯＭ，ＲＡＭ等の半導体メモリ、磁気ディスク、光ディスク、磁気テープなどのプログラムを記録できるような記憶媒体が含まれる。
【００６９】
図３はこれら記録媒体に格納されたプログラムを読取り、そこに記述された手順にしたがって、プロセスシミュレーションシステムを実現するコンピュータシステムからなるプロセスシミュレータ８０の一例を示す外観図である。このプロセスシミュレータ８０の本体前面には、フロッピーディスクドライブ８１、およびＣＤ−ＲＯＭドライブ８２が設けられており、磁気ディスクとしてのフロッピーディスク８３、または光ディスクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置８７を接続することにより、例えばゲームパックなどに使用されている半導体メモリとしてのＲＯＭ８５や、磁気テープとしてのカセットテープ８６を用いることもできる。
【００７０】
（第２の実施の形態）
第２の実施の形態では、製造工程のプロセス条件と膨大なＬＳＩのパターン情報から、チャージングダメージを定量的に推し量り、避けるべきチャージングダメージの発生箇所を検知するプロセスシミュレータおよびこれを用いたシミュレーション方法について説明する。
【００７１】
第２の実施の形態に係わる半導体プロセスシミュレータ４９は、図４に示すように入出力部１４と、処理制御部４５と、マスクパターン表示／編集部１９と、製造手順表示／編集部２０と、計算開始指示部５２と、プログラム記憶部４６と、データ記憶部４７と、検知工程／検知パターン／検知断面図表示部３２とからなる。処理制御部４５は一連の製造工程をシミュレーションする機能手段を備えている。マスクパターン表示／編集部１９では半導体装置製造の一連の工程の内のそれぞれの工程に用いるマスクパターンをモニター端末に表示し、操作者が表示されたパターンを見ながら編集できるようになっている。製造手順表示／編集部２０でも同様にして一連の半導体装置製造における一連の製造手順をモニター端末に表示し、操作者が編集できるようになっている。計算開始指示部５２では操作者が計算の開始を指示する。入出力部１４と、プログラム記憶部４６と、データ記憶部４７は、本発明の第１の実施の形態と同じであるため、説明は省略する。
【００７２】
検知工程／検知パターン／検知断面図表示部３２はチャージングダメージを検知したときに呼び出され、ダメージが検知された当該工程を製造手順表示／編集部１９で表示している工程に印をつけることができる。さらに、検知工程／検知パターン／検知断面図表示部３２はダメージが入る原因となった配線パターンをマスクパターン表示／編集部１９で表示しているマスクパターン上に重ね描きする機能、あるいはダメージの原因を分かりやすく表示するため、ダメージが入った部分の断面図を表示する機能を有する。ここで、ダメージが入る原因となった配線パターンは、ダメージ検出部３１でダメージが入ったと見なす絶縁膜の上部にある導体層で、かつ真空中に露出している部分を有する膜として求めることができる。また、断面図の表示では、エッチングによって導電体が分割することでダメージが入ったならば、分割前の断面図を同時に表示することによりダメージの原因やその場所の特定を理解しやすくすることができる。さらに図１８（ａ）および（ｂ）に示すように直方体の集合として３次元の鳥瞰図で示してもよい。
【００７３】
処理制御部４５の一連の製造工程をシミュレーションする機能として、計算指示部３と、初期化部４と、不純物再分布計算部５と、酸化速度計算部６と、堆積／エッチング速度計算部７と、応力／応力緩和計算部８と、潜像計算部１１と、イオン注入分布計算部１２と、電荷流入／トンネル電流／固定電荷計算部１３と、ダメージ検知部３１と、形状計算部９がある。計算指示部３、初期化部４、不純物再分布計算部５、酸化速度計算部６、堆積／エッチング速度計算部７、応力／応力緩和計算部８、潜像計算部１１、イオン注入分布計算部１２、電荷流入／トンネル電流／固定電荷計算部１３および形状計算部９の動作は第１の実施の形態と同じであるため説明は省略する。
【００７４】
ダメージ検知部３１では絶縁膜中にチャージングダメージが入ったことを検知する。その判断方法は絶縁膜中の電子またはホールのトラップ密度、絶縁膜中のトンネル電流の積算電流量密度、絶縁膜中の電位勾配などの絶縁膜中のある物理量が一定値を超えたときとする。どの物理量を用いるかは操作者が予め定めておくことも可能である。
【００７５】
このような構成を有するプロセスシミュレータの動作をプラズマエッチング工程を例にとり図５を参照して説明する。
【００７６】
（イ）まず、ステップＳ３３において、プラズマエッチング工程に必要な全時間を十分に小さな時間ステップ△ｔに分割する。
【００７７】
（ロ）そして、ステップＳ３４において、分割した時間ステップにおける半導体ウェーハの表面の絶縁膜中を流れるトンネル電流密度、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と半導体基板との界面に形成される界面準位の密度を計算する。
【００７８】
（ハ）次に、ステップＳ３５において、絶縁膜中のトラップ密度、トンネル電流の積算電流量密度、電位勾配などの物理量がある一定値を超えているかいないかを判断する。ステップＳ３５で物理量が既定値を超えていない場合には、ステップＳ３６に進む。ステップＳ３５で物理量が既定値を超えていれば、ステップＳ３８に進む。
【００７９】
（ニ）ステップＳ３６に進んだ場合には、ステップＳ３６においてエッチングによる被加工試料の形状変化を時間ステップごとに計算し、ステップＳ３７に進む。
【００８０】
（ホ）ステップＳ３７において、時間ステップ△ｔの積算値がプラズマエッチング工程に必要な全時間に達したか否かを判断する。達していない場合には、ステップＳ３４に戻り各ステップを繰り返す。時間ステップの積算値がプラズマエッチング工程に必要な全時間に達した場合には、プラズマエッチング工程のシミュレーションは終了する。
【００８１】
（ヘ）一方、ステップＳ３８に進んだ場合には、ダメージが発生したと判断した後、ステップＳ３９に進む。そして、ステップＳ３９においてダメージ発生工程、パターン上のダメージ発生箇所、およびダメージ発生箇所の断面図を表示する。ステップＳ３９でダメージ発生工程等を表示した場合に、プラズマエッチング工程のシミュレーションが終了する。
【００８２】
このようなプロセスシミュレータの結果を用いて、操作者がマスクパターンおよび製造手順を編集するとき、各工程に対応したマスクパターンと製造手順の中でチャージングダメージが深刻になる箇所を確認できるので、回路設計やプロセス設計の効率が向上する。さらには、微細素子からなる複雑な高集積密度のＬＳＩを短期間に歩留まりよく開発することができる。
【００８３】
上述したプロセスシミュレータを実現するためのプログラムも第１の実施の形態と同様に、コンピュータ読取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムに読み込ませ、このプログラムを実行してコンピュータを所定の処理手順にしたがって制御することにより、上述したプロセスシミュレータを実現することができる。
【００８４】
（第３の実施の形態）
第３の実施の形態では、半導体装置の製造におけるマスクパターンを作成するマスクパターン設計装置およびこれを用いたマスクパターン設計方法について説明する。すなわち、製造工程のプロセス条件とＬＳＩのパターン情報から、自動的にチャージングダメージを定量的に推し量り、避けるべきチャージングダメージの発生箇所を検知し、検知した結果をもとにマスクパターンを設計する技術について説明する。
【００８５】
第３の実施の形態に係わるマスクパターン設計装置５０は、図６に示すようにダメージパターン表示部８８と、レイアウト表示部８９と、入力装置９０と、出力装置９１と、処理制御部４５と、プログラム記憶部４６と、データ記憶部４７とから構成されている。ダメージパターン表示部８８とレイアウト表示部８９は同一のハードウェアで構成しても構わない。
【００８６】
処理制御部４５のマスクパターンを設計する機能として、図面エディタ７４と、ダメージルールチェッカ７６と、デザインルールチェッカ７７と、電気的ルールチェッカ７８と、回路／レイアウト一致検査部７９と、ＬＳＩマスクレイアウト部８７などがある。
【００８７】
データ記憶部４７に登録されたマスクパターンは、図面エディタ７４により入力される。そしてＬＳＩマスクレイアウト部８７でマスクパターンのレイアウト作業を行うことができる。具体的には、回路シミュレータ７２で作成された回路図およびプロセスシミュレータ４９により作成されたダメージ情報にもとづいてマスクパターンのレイアウトを自動的に作成する。この作成の途中でマスクパターンのレイアウトは各種のルールチェッカ７６〜７９により、ダメージ発生箇所の存在、マスクの重なり、短絡箇所の検出およびレイアウトと回路図との一致検査が行われ、誤りはインタラクティブに修正される。
【００８８】
このような構成を有するマスク設計装置を用いたマスク設計方法について図７を参照して説明する。
【００８９】
（イ）まず、ステップＳ１０１において、設計者が回路エディタを用いて回路図を入力する。
【００９０】
（ロ）次に、ステップＳ１０３において、入力した回路図の中に配線不良や出力端同士の短絡などの回路ルール違反があるかないかの検査を行う。
【００９１】
（ハ）そして、ステップＳ１０５、Ｓ１０６、Ｓ１３１において、論理誤りやタイミングマージン不足の修正を行い、回路図／結線情報が作成される。
【００９２】
（ニ）ステップＳ９５において、ステップＳ１０５、Ｓ１０６、Ｓ１３１で求められた回路図／結線情報をもとにＬＳＩのマスクパターンのレイアウトを自動的に作成する。
【００９３】
（ホ）ステップＳ９６において、レイアウトと回路図とが一致しているか否かを検査する。一致していない場合にはステップＳ９５に戻る。一致している場合には、ステップＳ９７に進む。
【００９４】
（ヘ）ステップＳ９７において、レイアウトの電気的なルールに違反があるか否かを検査する。違反がある場合にはステップＳ９５に戻る。違反がない場合にはステップＳ１２９に進む。
【００９５】
（ト）ステップＳ１２９において、レイアウトのデザインルールに違反があるか否かを検査する。違反がある場合には、ステップＳ９５に戻る。違反がない場合にはステップＳ９８に進む。
【００９６】
（チ）ステップＳ９８において、プロセスシミュレーション１０２によって得られたダメージ情報をもとにして、レイアウトにダメージルール違反があるか否かを検査する。違反がある場合にはステップＳ９５に戻る。違反がない場合にはマスクパターンのレイアウトが完成する。
【００９７】
なお、図７のフローチャートは簡素化できることに注意されたい。具体的には各レイアウトの途中でステップＳ９６〜Ｓ９８、Ｓ１２９のルールチェックがインタラクティブに行われているのが一般的である。
【００９８】
また、次に示すパターン設計装置およびパターン設計方法によれば、製造手順を設計しながら、マスクパターンを設計することができる。図６に示すパターン設計装置５０内に、半導体製造における製造手順を表示する製造手順表示部をさらに有するようにすればよい。この製造手順表示部は処理制御部４５に接続されており、処理制御部４５内で作成されたまたは作成途中の製造手順をＣＲＴからなるカラーまたはモノクロの表示装置を用いて表示する。そしてさらに処理制御部４５内のＬＳＩマスクレイアウト部８７が回路図／結線情報からレイアウトと製造手順を作成する手段を有するように構成することが好ましい。このようなマスクパターン設計装置を用いて、図７に示すステップＳ９８のダメージルールチェックにおいて、ルール違反が発生し、ダメージが発生したと判断された場合、ステップ９５に戻りダメージ情報と回路図／結線情報をもとにしてマスクパターンと製造手順を再形成する。そして、引き続き所定のルールチェック（ステップＳ９６〜９８、Ｓ１００）をルール違反がなくなるまで繰り返す。
【００９９】
このように、マスクパターンを設計するとき、そのマスクパターンとプロセスの中でチャージングダメージが深刻になる箇所を確認できるので、回路設計やプロセス設計の効率がよいマスク設計が行える。
【０１００】
さらに、製造手順を設計しながらマスクパターンの設計ができるので、アンテナ効果等の複数のマスクパターンの相互の関係において発生するチャージングダメージが有効に回避できる。
【０１０１】
上述したマスクパターン設計方法を実現するためのプログラムも第１の実施の形態と同様に、コンピュータ読取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムに読み込ませ、このプログラムを実行してコンピュータを所定の処理手順にしたがって制御することにより、上述したマスクパターン設計方法を実現することができる。
【０１０２】
現在のＬＳＩは８インチ乃至１２インチの半導体ウェーハの全面にステッパを用いて１０ｍｍ×１０ｍｍもしくは１５ｍｍ×１５ｍｍ等の所定の露光面積で、同一パターンをステップ・アンド・リピート方式で多数配列して露光することが一般的である。しかし、同一パターンが繰り返して露光されない場合、すなわち異なるパターンをライブラリ露光する要求も現在の多様化したＬＳＩでは時々発生する。図８に示すフローチャートは、本発明の第３の実施の形態の変形例として、このようなライブラリ露光におけるマスクパターン設計方法を示す。すなわち、この変形例においては図８に示すように、
（イ）まずステップＳ９３において、回路図および結線情報を入力する。
【０１０３】
（ロ）次ステップＳ９５において、回路図および結線情報をもとにして自動レイアウトを行う。
【０１０４】
（ハ）そしてステップＳ９６〜９８において、自動レイアウトとインタラクティブに回路／レイアウト一致検査、電気的ルールチェック、ダメージルールチェックを行い、個別の露光領域（ショット）に対するパターンが完成する。すなわち複数枚のレティクルパターンが完成する。
【０１０５】
（ニ）ステップＳ９９において、この複数枚のレティクルパターンを用いて、ウェーハ全面に対するライブラリ露光する場合のウェーハ上での各露光領域のレイアウトを行う。
【０１０６】
（ホ）ステップＳ１００で（ニ）の工程におけるウェーハ全面のマスクパターンのレイアウトに対してダメージルールチェックを行い、ルール違反がなければウェーハ全面のマスクパターンが完成する。ルール違反があればステップＳ９５に戻り、自動レイアウトを行い、引き続き所定のルールチェック（ステップＳ９６〜Ｓ９８、Ｓ１００）をルール違反がなくなるまで繰り返す。
【０１０７】
レイアウトのダメージルールの最も単純な基準は、ゲート露出面積と基板露出面積が等しいか否かである。あるいはアンテナ比が一定の範囲内にあるか否かである。しかし、このような単純な基準もライブラリ露光される場合には、各露光領域（ショット）のみに成立するがウェーハ全面には成立しない。したがって、ウェーハ全面についての面積比やアンテナ比を基準とすることにより、確実なダメージルールチェックが可能となる。このようにして、ウェーハ全体としてのゲート露出面積と基板露出面積が等しいか否か等のルールチェックを含めたマスク設計方法を行うことができる。さらにこのような単純なダメージルール以外の３次元構造等を含めたより詳細なダメージルールチェックがライブラリ露光時に可能であることはもちろんである。
【０１０８】
（第４の実施の形態）
第４の実施の形態では、第１乃至３の実施の形態において説明したシミュレーション方法およびマスク設計方法を用いた半導体装置の製造方法について図９を参照して説明する。
【０１０９】
（イ）まずステップＳ１１６において、製造手順を入力として図１に示すような構成を有するプロセスシミュレータによるシミュレーションを実施し、半導体装置の不純物分布、膜形状、膜構成応力分布および半導体装置内の絶縁膜中を流れるトンネル電流、トンネル電流によって生成される絶縁膜中の荷電トラップ密度あるいは絶縁膜と基板との間の界面に形成される界面準位の密度などを求め、チャージングダメージの有無を検査し、ダメージ情報を作成する。
【０１１０】
（ロ）次にステップＳ１１８において、プロセスシミュレーションの結果、得られた不純物密度、形状、ダメージ情報等と共に、所定の端子電圧等をデバイスシミュレータに入力する。すなわち、ステップＳ１１８でデバイスシミュレーションを行い、半導体装置の構成要素の電気特性を求める。
【０１１１】
（ハ）そしてステップＳ１１９において、前述の図８に示すような所定のルールチェックに基づいて半導体装置の製造に必要なすべてのマスクを設計する。
【０１１２】
（ニ）ステップＳ１２０において、ダメージルールチェックが完了しているか否かを判断する。ダメージルールチェックが完了していなければ、ステップＳ１１９で作成されたマスクパターンの情報と共にステップＳ１１６のプロセスシミュレーションに戻る。そして、ステップＳ１１６で、ステップＳ１１９で形成されたマスクパターン中にダメージ発生箇所があるか否かを判断する。この時、ステップＳ１１８におけるデバイスシミュレーションで用いられたプラズマ条件や電界条件などの境界条件もステップＳ１１６にフィードバックする。ステップＳ１１８ではこれらの境界条件をもとにダメージ発生箇所の特定や、ダメージの有無を判断する。すなわち、ステップＳ１１６→Ｓ１１８→Ｓ１１９→Ｓ１２０→Ｓ１１６のフィードバックループを所定のダメージルールチェックが完了するまで繰り返す。ステップＳ１２０でダメージルールチェックが完了していると判断されれば、次の工程のマスク設計をステップＳ１１６→Ｓ１１８→Ｓ１１９→Ｓ１２０→Ｓ１１６のフィードバックループを繰り返して実行する。そして、目標とする半導体装置の製造に必要なすべてのマスクの設計をする。なお、酸化工程のような荷電粒子を伴わない工程のマスク設計においてはステップＳ１２０におけるダメージルールチェックは省略することはもちろんである。所要枚数のマスクの設計が完了すればステップＳ１２０に進む。
【０１１３】
（ホ）ステップＳ１２１において、光露光装置や電子ビーム露光装置等を用いて所要枚数のマスクを製作する。
【０１１４】
（ヘ）ステップＳ１２２において、それぞれの工程に必要なそれぞれのマスクを用いて酸化処理工程１２３、拡散工程１２４、イオン注入工程１２５、プラズマエッチング工程１２６、プラズマＣＶＤ工程１２７などから成る一連の製造工程が行われる。この一連の製造工程の中には半導体ウェーハが荷電粒子に晒され、チャージングダメージの危険性がある荷電粒子工程を含むウェーハ工程が含まれるが、本発明においてはチャージングダメージを考慮したパターンが採用されているので、荷電粒子工程におけるチャージングダメージは有効に回避できる。
（ト）ウェーハ工程が完了すれば、所定の検査を実行し、合格ならばダイヤモンドブレード等のダイシング装置により、所定のチップサイズに分割する。そして、ステップＳ１２８において金属もしくはセラミックスなどのパッケージング材料にマウントし、ボンディングや樹脂封止等の所要のパッケージ組み立ての工程を実施し、半導体装置が完成する。
【０１１５】
本発明の第４の実施の形態に係わる半導体装置の製造方法においては、ステップＳ１１６からステップＳ１２０に示したフィードバックループの流れを、各個別工程のプロセスシミュレーションが終了する毎に繰り返して行ってもよい。このような繰り返しループを用いることにより、それぞれの工程におけるダメージの発生の防止や、最適なマスクパターンの決定が容易となり、より効率的なシミュレーションおよびマスク設計が可能となる。
【０１１６】
以上説明したように本発明に係わるプロセスシミュレータを用いて半導体装置を製造することで、チャージングダメージの影響を考慮した大規模かつ複雑な半導体装置を歩留まりが高く製造することができる。なお、本発明の第４の実施の形態ではマスク（レティクル）を用いた半導体装置の製造方法について述べたが、マスク（レティクル）を使わない直接描画（ＤＳＷ）方式の半導体装置の製造方法にも適用可能であることはもちろんである。この場合はＤＳＷ露光機のパターンデータを、ステップＳ１１６およびステップＳ１２０における手法を用いて作成すればよい。
【０１１７】
【発明の効果】
以上説明したように、本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーション方法を提供することができる。
【０１１８】
また本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーション装置を提供することができる。
【０１１９】
さらに本発明によれば、半導体装置製造時に発生するチャージングダメージが半導体素子の電気特性に及ぼす影響を予測することできるシミュレーションプログラムを格納したコンピュータ読取り可能な記録媒体を提供することができる。
【０１２０】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターンおよびそのダメージ箇所を簡便に予測することができるパターン設計方法を提供することができる。
【０１２１】
さらに本発明によれば、製造手順を設計しながらマスクパターンの設計ができるので、アンテナ効果等の複数のマスクパターンの相互の関係において発生するチャージングダメージが有効に回避できるパターン設計方法を提供することができる。
【０１２２】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターンおよびそのダメージ箇所を簡便に予測することができるパターン設計装置を提供することができる。
【０１２３】
さらに本発明によれば、マスクパターン設計時にチャージングダメージが起こる危険性のあるマスクパターン（ダメージ箇所）を簡便に予測することができるパターン設計プログラムを格納したコンピュータ読取り可能な記録媒体を提供することができる。
【０１２４】
さらに本発明によれば、製造歩留まりのよい半導体装置の製造方法を提供することができる。
【０１２５】
特に本発明によれば、製造工程の低温化に有効な荷電粒子工程におけるダメージを伴うことなく半導体装置が製造できるので、より微細化され、高集積密度化された半導体装置が製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるシミュレータの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係わるシミュレーション方法の処理の流れを示すフローチャートである。
【図３】本発明に第１の実施の形態に係わるシミュレータの概略斜視図である。
【図４】本発明の第２の実施の形態に係わるプロセスシミュレータの構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係わるプロセスシミュレーション方法の処理の流れを示すフローチャートである。
【図６】本発明の第３の実施の形態に係わるパターン設計装置の構成を示すブロック図である。
【図７】本発明の第３の実施の形態に係わるパターン設計方法の処理の流れを示すフローチャートである。
【図８】本発明の第３の実施の形態の変形例に係わるパターン設計方法の処理の流れを示すフローチャートである。
【図９】本発明の第４の実施の形態に係わる半導体装置の製造方法の処理の流れを示すフローチャートである。
【図１０】典型的なプラズマエッチング装置の構成を示す断面図である。
【図１１】プラズマエッチング装置のエッチングの原理を示す模式図である。
【図１２】プラズマエッチング装置内に形成されるイオンシースを示す模式図である。
【図１３】ゲート露出面積と基板露出面積の比を示す断面図である。
【図１４】図１４（ａ）はＭＯＳ構造の半導体ウェーハにおけるアンテナ構造を示す断面図で，図１４（ｂ）はＭＯＳ構造の半導体ウェーハにおけるゲート配線の接続状況を示す断面図である。
【図１５】基板がステージから絶縁されている場合のプラズマエッチングを示す模式図である。
【図１６】フォトマスクの開孔部の大きさに違いによるエッチング速度の違いを示す断面図である。
【図１７】本発明に係わるプロセスシミュレーション方法において計算する領域を示す模式図である。
【図１８】本発明に係わるプロセスシミュレータにより表示される被加工試料の３次元構造を示す鳥瞰図である。
【符号の説明】
１、４９ プロセスシミュレータ
３ 計算指示部
４ 初期化部
５ 不純物再分布計算部
６ 酸化速度計算部
７ 堆積／エッチング速度計算部
８ 応力／応力緩和計算部
９ 形状計算部
１１ 潜像計算部
１２ イオン注入分布計算部
１３ 電荷流入／トンネル電流／固定電荷計算部
１４ 入出力部
１９ マスクパターン表示／編集部
２０ 製造手順表示／編集部
２１，２３ ゲート露出面積
２２、２４ 基板露出面積
２７ ゲート面積
２８ アンテナ面積
２９ 接続部
３０ ｐ／ｎ接合部
３１ ダメージ検知部
３２ 検知工程／検知パターン／検知断面図表示部
４０ 半導体内部領域
４１ 半導体周辺領域
４２ 半導体ウェーハ
４３ 高周波電源
４４ プラズマ
４５ 処理制御部
４６ プログラム記憶部
４７ データ記憶部
５０ マスクパターン設計装置
５１ 検知パターン／検知箇所断面図表示部
５２ 計算開始指示部
５３ デバイスシミュレータ
５４ マスク設計
５７ プラズマエッチング装置
５８ ゲート配線
５９、１１４ 基板
６０ アルミニウム膜
６１ 酸化珪素膜
６２ ゲート酸化膜
６３ ステージ
７２ 回路シミュレータ
７３ 絶縁膜
７４ 図面エディタ
７６ ダメージルールチェック部
７７ デザインルールチェック部
７８ 電気的ルールチェック部
７９ 回路／レイアウト一致検査部
８０ コンピュータシステム（プロセスシミュレータ）
８１ フロッピーディスクドライブ
８２ ＣＤ−ＲＯＭドライブ
８３ フロッピーディスク
８４ ＣＤ−ＲＯＭ
８５ ＲＯＭ
８６ カセットテープ
８７ ドライブ装置
８８ ダメージパターン表示部
８９ レイアウト表示部
９０ 入力装置
９１ 出力装置
１０８ ラジカル
１０９ イオン
１１０ 電子
１１１ 表面原子
１１２ マスク
１１３ 被エッチング材
１１４ 基板
１１５ 反応生成物
１１６ イオンシース
Claims (13)
- 荷電粒子に晒す半導体製造工程を複数の時間ステップに分割するステップと、
前記時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算するステップと、
前記時間ステップごとに前記被加工試料の形状変化を計算するステップと、
を有することを特徴とするシミュレーション方法。 - 前記トンネル電流密度、前記荷電トラップ密度および前記界面準位密度の少なくとも１つからダメージの発生の有無を判断するステップと、
前記ダメージの発生があった場合は、前記ダメージの発生箇所を表示するステップと、
をさらに有することを特徴とする請求項１記載のシミュレーション方法。 - 製造手順にしたがって、所定の計算部を順次呼び出す計算指示部と、
荷電粒子に晒す半導体製造工程時に被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、
被加工試料の形状変化を計算する形状計算部と、
を有することを特徴とするシミュレータ。 - マスクパターンを表示および編集するマスクパターン表示／編集部と、
前記製造手順を表示および編集する製造手順表示／編集部と、
電荷流入／トンネル電流／固定電荷計算部に接続された前記絶縁膜のダメージの有無を判断するダメージ検知部と、
ダメージ発生箇所を表示する検知工程／検知パターン／検知断面図表示部と、
をさらに有することを特徴とする請求項３記載のシミュレータ。 - 荷電粒子に晒す半導体製造工程を複数の時間ステップに分割するステップと、
前記時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算するステップと、
前記被加工試料の形状変化を前記時間ステップごとに計算するステップと、
を有することを特徴とするシミュレーションプログラムを格納した記録媒体。 - 前記トンネル電流密度、前記荷電トラップ密度および前記界面準位密度のうち少なくとも１つからダメージの発生の有無を判断するステップと、
前記ダメージの発生があった場合は、前記ダメージの発生箇所を表示するステップと、
からなるプログラムをさらに格納したことを特徴とする請求項５記載のシミュレーションプログラムを格納した記録媒体。 - 所定の回路図を入力するステップと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、
該マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、
該ダメージルールにもとづいて前記マスクパターンのレイアウトの修正を行うステップと
を有し、
前記ダメージルールを決定するステップは、
前記荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、
前記時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算する行為と、
前記時間ステップごとに前記被加工試料の形状変化を計算する行為
とを有することを特徴とするパターン設計方法。 - 所定の回路図を入力する図面エディタと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、
プロセスシミュレータからのダメージ情報を考慮したダメージチェックを前記レイアウトに対して行うダメージルールチェッカと
を有し、
前記ダメージルールチェッカは、
製造手順にしたがって、所定の計算部を順次呼び出す計算指示部と、
前記荷電粒子に晒す半導体製造工程時に被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算する電荷流入／トンネル電流／固定電荷計算部と、
被加工試料の形状変化を計算する形状計算部と
を有することを特徴とするパターン設計装置。 - 所定の回路図を入力するステップと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、
該マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、
該ダメージルールにもとづいて前記マスクパターンのレイアウトの修正を行うステップと
を有し、
前記ダメージルールを決定するステップは、
前記荷電粒子に晒す半導体製造工程を複数の時間ステップに分割する行為と、
前記時間ステップごとに被加工試料の絶縁膜中を流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算する行為と、
前記時間ステップごとに前記被加工試料の形状変化を計算する行為
とを有することを特徴とするパターン設計プログラムを格納した記録媒体。 - 荷電粒子に晒す半導体製造工程時に半導体装置の絶縁膜中に流れるトンネル電流密度、該絶縁膜中の荷電トラップ密度および該絶縁膜の界面準位密度の少なくとも１つを計算し、ダメージ情報を得るステップと、
前記ダメージ情報を考慮して前記半導体装置のマスクパターンを設計するステップと、
前記設計結果を用いてマスクを製作するステップと、
前記マスクを用いて、前記荷電粒子に晒す半導体製造工程を含む一連のウェーハ工程を行うステップと、
を有することを特徴とする半導体装置の製造方法。 - 所定の回路図を入力するステップと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、
該マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、
該ダメージルールにもとづいて前記マスクパターンのレイアウトの修正を行うステップ と、
該ダメージルールにもとづいて前記半導体製造工程の実施手順の修正を行うステップ
とを備えることを特徴とするパターン設計方法。 - 所定の回路図を入力する図面エディタと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うＬＳＩマスクレイアウト部と、
プロセスシミュレータからのダメージ情報を考慮したダメージチェックを前記レイアウトに対して行うダメージルールチェッカとを有し、
前記ＬＳＩマスクレイアウト部は、前記半導体製造工程の実施手順の修正を行う手段を有することを特徴とするパターン設計装置。 - 所定の回路図を入力するステップと、
レイアウトデータベースを用いて、前記回路図から荷電粒子に晒す半導体製造工程に用いるマスクパターンのレイアウトを行うステップと、
該マスクパターンを入力してシミュレーションを行い、得られたダメージ情報をもとにしてダメージルールを決定するステップと、
該ダメージルールにもとづいて前記マスクパターンのレイアウトの修正を行うステップと、
該ダメージルールにもとづいて前記半導体製造工程の実施手順の修正を行うステップ
とを備えることを特徴とするパターン設計プログラムを格納した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31814598A JP3771064B2 (ja) | 1998-11-09 | 1998-11-09 | シミュレーション方法、シミュレータ、シミュレーションプログラムを格納した記録媒体、パターン設計方法、パターン設計装置、パターン設計プログラムを格納した記録媒体、および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150607A JP2000150607A (ja) | 2000-05-30 |
| JP3771064B2 true JP3771064B2 (ja) | 2006-04-26 |
Family
ID=18096004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31814598A Expired - Fee Related JP3771064B2 (ja) | 1998-11-09 | 1998-11-09 | シミュレーション方法、シミュレータ、シミュレーションプログラムを格納した記録媒体、パターン設計方法、パターン設計装置、パターン設計プログラムを格納した記録媒体、および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3771064B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050015740A1 (en) * | 2003-07-18 | 2005-01-20 | Mentor Graphics Corp. | Design for manufacturability |
| EP2549523A4 (en) | 2010-03-16 | 2016-03-30 | Mizuho Information & Res Inst | SYSTEM, METHOD AND PROGRAM FOR PREDICTING A FINISHED FORM RESULTING FROM PLASMA PROCESSING |
| JP5732843B2 (ja) * | 2010-12-21 | 2015-06-10 | ソニー株式会社 | シミュレータ、加工装置、ダメージ評価方法、及び、ダメージ評価プログラム |
| WO2016132759A1 (ja) * | 2015-02-20 | 2016-08-25 | ソニー株式会社 | 情報処理装置、加工装置、推定方法、プログラム、および、加工方法 |
-
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- 1998-11-09 JP JP31814598A patent/JP3771064B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000150607A (ja) | 2000-05-30 |
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