KR101097710B1 - 얕은 트렌치 분리 응력 및 광학적 근접 효과들을 균형화함으로써 반도체 장치를 제조하는 방법 - Google Patents

얕은 트렌치 분리 응력 및 광학적 근접 효과들을 균형화함으로써 반도체 장치를 제조하는 방법 Download PDF

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Abstract

본 발명은 제 1 반도체 장치의 분리 구조 응력 효과(isolation structure stress effect)를 결정하는 단계, 제 2 반도체 장치의 광학적 근접 효과(optical proximity effect)를 결정하는 단계, 상기 분리 구조 응력 효과가 제조 모델에 대한 상기 광학적 근접 효과에 대해 오프셋되도록 모델링 설계 파라미터를 선택하는 단계, 및 제 3 반도체 장치를 구성하도록 상기 선택된 설계 파라미터를 사용하는 단계를 포함하는, 반도체 장치를 제조하는 방법을 제공한다.
Figure R1020050110790
모델링 설계 파라미터, 반도체 장치, 광학적 근접 효과, 분리 구조 응력 효과, 설계 레이아웃 서브시스템

Description

얕은 트렌치 분리 응력 및 광학적 근접 효과들을 균형화함으로써 반도체 장치를 제조하는 방법{Method of making a semiconductor device by balancing shallow trench isolation stress and optical proximity effects}
도 1a는 전기적 특성 측정들이 SA 거리에 관련함에 따라 획득될 수 있는 테스트 장치의 실시예의 상면도.
도 1b는 전기적 특성 측정들이 네스팅 거리(nesting distance)에 관련함에 따라 획득될 수 있는 테스트 장치의 실시예의 상면도.
도 2a는 NMOS 테스트 장치로부터 수집된 SA 거리 데이터를 나타내는 그래프.
도 2b는 다른 NMOS 테스트 장치로부터 수집된 네스팅 거리 데이터를 도시한 그래프.
도 3은 PMOS 테스트 장치로부터 수집된 SA 거리 데이터를 도시한 그래프.
도 4는 STI 효과 및 광학적 근접 효과(optical proximity effect)를 균형화하기 위해 SA 데이터 및 네스팅 거리 데이터에 비교될 수 있는 모델링된 SA 및 네스팅 거리들을 가지는 레이아웃 모델의 상면도.
도 5는 광학적 근접 효과로 STI 응력을 균형화하는 방법 흐름의 설명이고 본 발명에 의해 포함된 바와 같은 더 일반화된 실시예의 특정 단계들을 도시하는 도면.
도 6은 본 발명에 따른 소프트웨어 서브시스템들이 구현될 수 있는 컴퓨터 시스템의 개략적인 도면.
본 발명은 일반적으로 반도체 제조 공정들에 관한 것으로, 특히, 모델링 성능이 실제 생산 장치들에 더 정확하게 반영되는 것을 보장하기 위해 광학적 근접 효과들에 대해 분리 구조 응력 효과들을 균형화하는 방법 및 시스템에 관한 것이다.
반도체 장치의 제조는, 각각이 고-수율, 기능 장치를 달성하기 위해 가능한 정확하게 실행되어야 하는 수 백의 단계들을 포함한다. 제조의 초기 단계들은 리소그래픽 마스크를 궁극적으로 구성하는데 사용되는 설계 레이아웃으로 변환되는 집적 회로의 전기적 개략도로 시작한다. 장치 크기들이 서브미크론 범위로 이동하고 구성 요소 밀도가 크게 증가함에 따라, 리소그래픽 공정들의 정확도는, 많은 특징 크기들이 실리콘 웨이퍼 상에 배치된 포토레지스트를 노광하는데 사용되는 파장보다 작아지는 한 감소한다. 결국, 이는 특징 왜곡을 유발시킬 수 있는 회절을 허용한다. 이들 리소그래픽 공정들의 임계 디멘션 부정확성들(critical dimension inaccuracies)은 마스크 구성에 더미 특징들을 부가하고 다른 시뮬레이션 프로그램들을 통해 처리된다. 그러나, 이는 종종 임계 디멘션 관계들을 만족스럽게 해결하지만, 설계 레이아웃 모델링 공정들에 의해 예측된 이들로부터 변하고 멀티-스트립 게이트 구조들, 액티브와 더미 구조들 모두 사이의 공간에 의해 영향받은 동작상 또는 전기적 특성들을 처리하는 데 실패한다.
동작상 또는 전기적 특성들에 영향을 미치는 하나의 요소는 트랜지스터 게이트들에 인접한 얕은 트렌치 분리 구조들의 존재에 기인할 수 있다. 이들 얕은 트렌치 분리 구조들은, MOSFET 채널 영역이 배치되는 실리콘에서 압축 응력 효과를 유발시키는 것이 공지되어 있다. 이 현상은 얕은 트렌치 분리 응력 효과(shallow trench isolation stress effect) 또는 "STI" 응력 효과로서 공지된다.
과거에는, STI 응력 효과는 응력이 채널의 중간에 도달할 때까지 실질적으로 소모된다는 점에서 큰 크기의 게이트 산화물 영역들과 일반적인 장치 크기로 인해 주목되지 않았다. 그러나, 이들 게이트 산화물 영역들의 크기가 0.25 미크론 범위 미만으로 수축함에 따라, STI 응력 효과는 상대적으로 작은 장치 크기로 인해 현저하게 부각되었다. 이의 원인은, STI의 에지들이 서로 더욱 근접해질 때 응력 해소를 위해 에지들 간의 충분한 거리가 아니다. STI 응력 효과는 현재 서브미크론 기술들에서 개발된 훨씬 작은 장치들에 의해 악화되었다. 그 결과, MOSFET들의 액티브 채널들에 영향을 미친다. 예를 들면, STI 응력 효과는 MOSFET들에서 구동 전류 저하들을 유발시킨다고 밝혀졌고 또한 결함 및 장치 누설을 유발시키는 것으로 밝혀졌다.
증가한 장치 밀도와 감소한 특징 크기는 집적 회로 제조에서 서브-파장 패터닝 루틴을 이뤘고, 광학적 공정, 또는 근접, 보정(optical process, or proximity, correction; OPC)으로 공지된 기술의 개발을 요구하였다. OPC는 리소그래픽 공정 동안에 근접 효과들로 인해 발생하는 노광 변화들을 설명하도록 행해지는 공정이다. OPC는 기본적으로 각각의 리소그래픽 제조 설비에 특유한 공정을 만드는 마스크이고 하나의 리소그래픽 제조 설비에서 다른 것으로 변한다. 마스크 생산 공정 동안에, 본래 이미지들은 각 설비의 마스크 형성 공정에 다르게 기초한 마스크들 상에 인쇄된다. OPC는 마스크 특징들의 폭을 변경하고, 이들 특징들 간의 공간을 변경하거나, 형상을 특징들에 부가하여 설계 형상에 더 근접한 온-기판 특징들을 초래하는 단계를 포함할 수 있다.
상술된 바와 같이, 상당한 서브-미크론 공정들인 경우, 리소그래픽 공정들에 고유한 노광 한계들로 인해 정확한 소정의 장치 형태를 실리콘 상에 인쇄하는 것이 어렵다. 패터닝은, 특징들이 너무 작아 광 사진이 특히 130 ㎚, 90 ㎚, 65 ㎚ 이하의 장치 크기들에서 특징들을 잘 복제하지 못하므로 영향받는다. 예를 들면, 구조가 초기에 뚜렷한 90도 코너들을 갖는 직사각형이 되도록 설계되면, 리소그래픽 제조 실험실에서 행해지고, 둥근 코너들을 초래하는 공정에 기초하는 일부 공정들이 있다. 이들 변경들은, 상기 특징들이 너무 작아 광학적 처리로 파장이 마스크로부터의 반사들과 회절들로 인해 정확하게 모든 것을 인쇄하는데 충분히 작지 않으므로 발생한다. 그 결과, 소정의 이미지는 정확하게 인쇄되지 않는다. 이를 보상하기 위해, 마스크 상에 타겟된 특징들은 복잡한 소프트웨어 프로그램들을 사용하여 수정되어, 의도된 구성을 더 정확하게 인쇄한다. 이들 수정들은 특별한 방식으로 MOSFET 성능에 영향을 미친다.
따라서, 기술분야에 필요한 것은 상술된 바와 같이 현재의 장치 제조 공정들 에 현재 밝혀진 단점들을 보상하는 방법이다.
종래기술의 상술된 단점들을 해결하기 위해, 본 발명은 제 1 반도체 장치의 분리 구조 응력 효과를 결정하는 단계, 제 2 반도체 장치의 광학적 근접 효과를 결정하는 단계, 상기 분리 구조 응력 효과가 상기 광학적 근접 효과에 대해 오프셋이도록 모델링 설계 파라미터를 선택하는 단계, 및 상기 선택된 설계 파라미터를 사용하여 제 3 반도체 장치를 구성하는 단계를 포함하는, 반도체 장치를 제조하는 방법을 제공한다.
다른 실시예에서, 본 발명은 집적 회로를 제조하는데 사용하기 위한 반도체 장치 모델을 생성하기 위한 시스템을 제공한다. 이 특정 실시예는 제 1 반도체 장치의 분리 구조 응력 효과 데이터를 제공하기 위한 분리 구조 응력 효과 서브시스템, 제 2 반도체 장치의 광학적 근접 효과 데이터를 제공하기 위한 광학적 근접 효과 서브시스템, 상기 분리 구조 응력 효과 데이터와 상기 광학적 근접 효과 데이터를 사용하여, 상기 분리 구조 응력 효과가 광학적 근접 효과에 대해 오프셋이 되도록 모델 설계 레이아웃을 도출하는 설계 레이아웃 서브시스템, 및 상기 모델 설계 레이아웃을 사용하여 집적 회로 레이아웃을 포함하는 생산 반도체 장치를 모델화하는 생산 설계 서브시스템을 포함한다.
다른 실시예에서, 본 발명은, 마스크에 의해 정의된 장치 특징들을 포함하는 반도체 장치를 제공하며, 상기 특징들은 광학적 처리 보정 효과(optical process correction effect)로 얕은 트렌치 분리 응력 효과(shallow trench isolation stress effect)를 균형화함으로써 선택된 값들을 통해 형성된다.
상기는, 기술분야의 당업자들이 발명의 상세한 설명을 잘 이해할 수 있도록 본 발명의 바람직하고 대안의 특징들에 관한 것이다. 본 발명의 청구항들을 형성하는 본 발명의 추가 특징들이 이하 기재될 것이다. 기술 분야의 당업자들은 본 발명의 동일한 목적들을 실행하기 위한 다른 구조들을 설계하거나 수정하기 위한 기초로서 개시된 개념과 특정 실시예를 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 기술분야의 당업자들은 이러한 등가 구성들이 본 발명의 사상과 범위를 벗어나지 않는다는 것을 이해할 것이다.
본 발명은 첨부한 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 반도체 업계에서 표준 실무에 따르면, 다양한 특징들이 스케일 다운될 수 없다는 것이 강조된다. 사실상, 상기 다양한 특징들의 디멘션들은 설명의 명확성을 위해 증가되거나 감소될 수 있다. 첨부한 도면들을 참조하여 취해진 다음의 설명들이 여기에 참조된다.
본 발명은 얕은 트렌치 분리 응력 효과(이하, STI 응력 효과라 함) 및 광학적 근접 효과를 사용하는 것과 집적 회로의 설계 모델과 상기 집적 회로의 생산 장치 간의 더 정확한 상관관계를 제공하는 트랜지스터의 다양한 전기적 특성들에 대한 그들의 관계와 관련된 이점들을 독특하게 나타낸다. 현재, 상기 STI 응력 효과 및 상기 광학적 근접 효과는 온 전류(Ion), 오프 전류(Ioff), 또는 임계 전압(VT)과 같은 트랜지스터의 전기적 특성에 각각 상관될 수 있다는 것을 알아야 한다. 또한, 상기 STI 효과 및 광학적 근접 효과는 상기 트랜지스터 장치들의 전기적 특성들에 영향을 미친다는 것을 현재 알 수 있다. 본 발명은 전기적 특성들에 대한 그들의 관계와 함께 이들 2가지 효과들은 상기 STI 및 상기 광학적 근접 효과들은 보상되고, 서로에 대해 균형화되거나 또는 가능한 함께 삭제될 수 있도록 상기 트랜지스터 설계 레이아웃에 사용되어, 설계 모델들과 실제 생산 장치 간의 더 정확한 상관관계를 제공한다는 것을 나타낸다.
본 발명 이전에, 설계자는 종종 모델 설계에서 소정의 폭과 길이를 각각 갖는 상기 게이트 구조들 간의 소정의 공간을 갖는 멀티-줄무늬 트랜지스터 패턴을 레이아웃할 것이다. 게다가, 상기 광학적 근접 효과를 보정하기 위해, 더미 구조들은 종종 모델 레이아웃에 종종 포함될 것이다. 그러나, 설계자들은 상기 레이아웃이 실리콘에 이전되었을 때 상기 STI 효과로 인해 각각의 트랜지스터의 모델링된 세기가 정확하게 반영되지 않을 것이라는 것을 거의 알지 못한다. 이의 원인은 분리 구조의 에지로부터의 게이트 구조들 또는 설계자에 의해 선택된 게이트 유전체(이하, SA 거리라 함)의 거리들이 트랜지스터 세기에 영향을 미쳤다는 것이다. 따라서, 모델들은 실리콘에 배치되었을 때 상기 장치들을 정확하게 반영하지 않았다. 이하 기재될 바와 같이, 본 발명은 상기 STI 효과 및 상기 광학적 근접 효과가 트랜지스터의 전기적 특성들에 대해 갖고 이러한 상황이 인식되면 이들 2가지 특성들은 설계 모델에서 그들의 효과들을 보상함으로써 서로 균형화하는데 사용될 수 있고, 설계 모델들과 실제 생산 장치 간의 더 정확한 상관관계를 제공할 수 있다.
본 발명의 공정은, 집적 회로의 전기적 개략도는 설계 엔지니어들에 의해 제공된다는 점에서 많은 다른 종래 설계 공정들로서 시작한다. 이 전기적 개략도는 집적 회로의 시뮬레이션 모델이 도출될 수 있는 마스크 정보를 생성하는 물리적 설계자들에게 전환된다. 레이아웃의 각 층을 반영하는 다양한 층들의 마스크들은 궁극적으로 구성된다. 마스크 레이아웃 제조 설비는 광학적 근접 효과들을 설명함으로써 더 높은 정확도의 마스크를 달성하기 위해 마스크 설계의 몇몇 반복들을 경험할 것이다. OPC 알고리즘들은 각각의 반복에서 광학적 근접 효과들에 대해 보정하는 조정들을 생성하기 위해 채용될 것이다. 그래서, 이들 마스크들은 테스트 장치를 구성하는데 사용될 수 있다.
도 1a는 레이아웃 모델의 전기적 특성에 대한 STI 효과를 결정하는데 사용될 수 있는 SA 테스트 장치(100)의 한 형태의 상면도이다. 이 특정 실시예에서, 상기 SA 테스트 장치(100)는 얕은 트렌치 분리 구조(STI)와 같이 분리 영역(115)의 외부에 얇은 산화물 영역(110) 상에 배치되는 종래의 게이트 구조(105)를 포함한다. 상기 SA 테스트 장치(100)는 NMOS 또는 PMOS 장치일 수 있고, 바람직하게, 측정들은 NMOS 및 PMOS 장치들 모두로부터 취해진다. 또한, 하나의 구성만이 도시되어 있지만, 이는 본래 실시만이고 상기 SA 테스트 장치(100)의 레이아웃 설계는 변할 수 있다. 상기 SA 테스트 장치(100)는 바람직하게 반도체 웨이퍼(미도시)에 걸쳐 배치된 이러한 다수의 장치들 중 하나이다. 상기 SA 테스트 장치(100)는 전기적 측정들이 취해질 수 있는 액티브 장치이다.
상기 SA 테스트 장치(100)가 일단 구성되면, SA 거리는 도시하는 데이터 풀(data pool)을 얻기 위해 상기 웨이퍼 상에 배치된 다수의 게이트 구조들(105)에 대해 결정된다. 상술된 바와 같이, 상기 SA 거리는 상기 STI 효과와 관련된다. 상기 SA 거리는 거의 상기 분리 영역(115)의 에지로부터 상기 게이트 구조(105)의 가장 인접한 에지까지의 거리이다. 예를 들면, 도 1a에서, 상기 게이트 구조(105)에 대한 상기 SA 거리는 화살표로 표시되고 상기 분리 영역(115)의 좌측 에지에서 상기 게이트(105)의 우측 에지까지의 거리이고 SA로 표시되어 있다.
다른 전기적 특성들의 측정들은 상기 웨이퍼 상에 배치된 상기 게이트 구조들(105) 또는 우수한 데이터 샘플이 얻어지도록 충분한 수의 이러한 구조들에 대해 취해진다. 측정된 전기적 특성은 변할 수 있다. 단지 예제로서, 측정된 전기적 특성은 Ion, Ioff, 또는 VT일 수 있다. 각각의 게이트 구조(105)는 다른 SA값 또는 다른 전기적 특성 측정값을 가질 수 있거나, 매우 유사할 수 있다. 그래서, 이들 측정들은 다른 형태들의 장치들에 대한 데이터 곡선들을 외삽하기 위해 수집된 데이터를 사용하는 종래의 모델링 프로그램으로 입력된다. 예를 들면, 프로그램은 고속 장치, 평균 속도 장치, 또는 저속 장치에 대한 곡선을 외삽할 수 있다. 그래서, 이 데이터는 이하에 기재되는 바와 같이 실제 측정된 전기적 특성 값들을 실제 SA 거리 값들 및 다양한 형태들의 장치들에 대한 상기 외삽된 SA 데이터 곡선들을 상기 측정된 전기적 특성에 관련시키는 그래프에 존재될 수 있다.
지금, 도 1b를 참조하면, 네스팅 테스트 장치(nesting test device; 120)의 상면도가 있다. 상기 SA 테스트 장치(100)에 관한 것으로서 유사한 절차가 상기 네스팅 테스트 장치(120)에 관하여 행해질 수 있다. 도시된 실시예에서, 상기 네스팅 테스트 장치(120)는 그 양측에 배치된 콘택트들(126)을 갖는 액티브 게이트(125) 및 STI 구조와 같이 분리 영역(135)의 외부인 얇은 산화물 영역(130) 상에 배치되는 더미 게이트들(dummy gate; 128)을 포함한다. 상기 액티브 게이트(125)는 화살표로 표시된 바와 같이 상기 더미 게이트들(128)로부터 dnest 거리로 배치된다. 상기 네스팅 테스트 장치(120)는 NMOS 또는 PMOS 장치일 수 있고, 바람직하게, 측정들은 NMOS 및 PMOS 테스트 장치들 모두에 취해진다. 또한, 하나의 구성이 도시되어 있지만, 이는 본래 예제에 불과하고 상기 네스팅 테스트 장치(120)의 레이아웃 설계는 변할 수 있다. 상기 네스팅 테스트 장치(120)는 바람직하게 반도체 웨이퍼(도시되지 않음)에 걸쳐 배치된 다수의 이러한 장치들 중 하나이다. 상기 네스팅 테스트 장치(120)는 또한 전기적 측정들이 취해질 수 있는 액티브 장치이다.
일단 상기 네스팅 테스트 장치(120)가 구성되면, dnest 거리는 웨이퍼 상에 배치된 액티브 게이트들(125) 각각 또는 대표의 데이터 풀을 얻는데 충분한 숫자에 대해 결정된다. 상술된 바와 같이, dnest 거리는 광학적 근접 효과와 관련된다. 상기 dnest 거리는 거의 상기 액티브 게이트(125)의 에지에서 상기 액티브 게이트(125)의 양측 상의 상기 제 1 더미 게이트(128)의 인접한 에지까지의 거리이다. 예를 들면, 도 1b에서, 상기 액티브 게이트(125)에 대한 dnest 거리는 상기 액티브 게이트(125)의 우측 에지에서 상기 제 1 더미 게이트(128)의 좌측 에지까지의 거리가 도시되고, dnest로 지정된다. 또한, 상기 dnest는 액티브 게이트에서 액티브 게이트까지로 정의될 수 있다.
그래서, 다른 전기적 특성들에 대한 측정들은 상기 액티브 게이트들(125) 각각에 대해 취해진다. 측정된 전기적 특성은 변할 수 있다. 단지 예시로서, 상기 측정된 전기적 특성은 Ion, Ioff, 또는 VT일 수 있다. 또한, 각각의 액티브 게이트(125)는 다른 dnest 값과 다른 전기적 특성 측정값을 가질 수 있거나 가질 수 없다는 것을 주의해야 한다. 그래서, 이들 측정들은 다른 형태의 장치들에 대한 데이터 곡선들을 외삽하기 위해 수집된 데이터를 사용하는 종래의 모델링 프로그램으로 입력된다. 예를 들면, 상기 프로그램은 고속 장치, 평균 속도 장치, 또는 저속 장치에 대한 곡선을 외삽할 수 있다. 그래서, 이 데이터는 실제 측정된 전기적 특성 값들을 실제 dnest 거리 값들에 대한 그리고 상기 dnest 외삽된 데이터 곡선들을 다양한 형태의 장치들에 대한 상기 측정된 전기적 특성에 관련시키는 이하에 기재될 것들과 유사한, 그래프에 존재될 수 있다.
도 2a는 도 1a에 관련하여 상술된 것과 같이 NMOS SA 테스트 장치로부터 수집된 데이터를 나타낸 그래프이다. 상기 그래프는 상기 SA 테스트 장치로부터 취해진, 미크론의 SA 데이터(즉, STI 효과) 대 암페어/미크론의 Ion 데이터의 도식을 나타낸다. 상기 실제 데이터 점들은 원들로 표시된다. 곡선(210)은 평균 속도 장치의 외삽된 곡선이며, 곡선(215)은 저속 장치의 외삽된 곡선이고, 곡선(220)은 고속 장치의 외삽된 곡선이다. 이 그래프로부터 알 수 있듯이, 상기 SA 거리가 증가함에 따라, 상기 Ion는 일반적으로 개선하거나 더욱 강해진다.
도 2b는 다른 NMOS 테스트 장치로부터 수집된 데이터를 나타내는 그래프인 도 2a와 대조된다. 데이터가 상기 SA 데이터보다 다른 NMOS 테스트 장치로부터 취해지지만, 네스팅 거리 데이터는 바란다면 동일한 테스트 장치로부터 취해질 수 있다는 것을 주의해야 한다. 또한, 이 그래프에 도시된 상술된 외삽된 곡선들은 없는 반면, 그들은 적절한 프로그램의 사용에 의해 삽입되거나, 모델링 공정에서 수학적으로 고려될 수 있다. 상기 광학적 근접 효과의 하나의 표현인 그래프는 암페어/미크론의 Ion 데이터 대 네스팅 거리의 도식을 나타낸다. 이 그래프로부터, 상기 네스팅 거리가 증가함에 따라 Ion는 일반적으로 저하하거나 더욱 약해진다는 것을 알 수 있다. 따라서, 이 특정 형태의 장치에서, 상기 STI 및 상기 광학적 근접 효과들은 그들의 개별 거리 파라미터들의 기능들로서 테스트 NMOS 장치의 Ion에 대한 반대 효과들을 갖는다. 이 보완 관계가 제공되면, 상기 효과들 중 하나로 인한 MOSFET 성능 변화는 다른 효과로 인한 MOSFET 성능 변화에 의해 부분적으로 또는 완전하게 삭제될 수 있다. 이 삭제는 도 2a 및 도 2b에 참조된 개별 거리 파라미터들의 조작에 의해 달성될 수 있다. 따라서, 상기로부터, 상기 SA 거리, dnest 거리 또는 전기적 특성은 소정의 오프셋을 달성하거나 모델링 공정에서 상기 STI 효과와 상기 광학적 근접 효과 사이를 균형화하는데 선택될 수 있으므로, 설계자가 최종 제품의 전기적 특성들을 더 정확하게 예측할 다른 도구를 제공하는 것을 알 수 있다.
도 3은 도 1a에 관한 상술된 것과 유사한 PMOS SA 테스트 장치로부터 수집된 데이터를 나타내는 그래프이다. 상기 그래프는 암페어/미크론의 Ion 데이터 대 미크론의 SA 데이터(STI 효과)의 도식을 나타낸다. 또한, 도 2a와 유사하게, 이 데이터는 3개의 다른 곡선들을 외삽하는데 사용된다. 상기 PMOS SA 테스트 장치로부터 취해진 데이터 점들은 원들로서 표현된다. 곡선(310)은 평균 속도 장치의 외삽된 데이터를 나타내고, 곡선(315)은 저속 장치의 외삽된 데이터를 나타내고, 곡선(320)은 고속 장치의 외삽된 데이터를 나타낸다. 이 그래프로부터 알 수 있는 바와 같이, 상기 SA 거리가 증가함에 따라, 상술된 NMOS 장치의 것과 반대인 상기 Ion는 일반적으로 저하하거나 더욱 약해진다. PMOS 장치에 관련한 상기 광학적 근접 효과의 그래프가 도시되어 있지 않지만, 상기 Ion는 일반적으로 상기 dnest 거리가 감소함에 따라 감소하거나 더욱 약해진다. 따라서, 이 보완 관계가 있다면, 상기 STI 효과, 광학적 근접 효과 또는 전기적 특성은 PMOS 장치의 모델링 공정에서 상기 STI 효과와 상기 광학적 근접 효과를 오프셋하거나 균형화하도록 선택될 수 있다.
여기서 도 4를 참조하면, MOSFET 레이아웃(400)의 종래의 설계 프로그램에 의해 발생된 설계 레이아웃의 상면도가 도시된다. 상기 MOSFET 레이아웃(400)은, 이 특정 실시예에서, STI 구조와 같이 종래의 분리 영역(410), 및 게이트 산화물과 같이 얇은 산화물 영역(415)을 포함한다. 상기 MOSFET 레이아웃(400)은 NMOS 또는 PMOS 장치의 레이아웃일 수 있다는 것을 주의해야 한다. 도시된 실시예에서, 다중 게이트 구조들(420)은 도시된 상기 얇은 산화물 영역(415) 상에 배치된다. 설명 목적들을 위해, 상기 게이트 구조들(420)은 액티브 게이트들(420a, 420b, 420c) 및 더미 게이트들(420d, 420e)을 포함할 수 있다. 상기 액티브 게이트들과 상기 더미 게이트들의 개수 및 구성은 설계에 의존하여 변할 수 있다는 것이 이해될 것이다.
적절한 SA 거리 및 네스팅 거리를 갖고 상기 액티브 게이트들(420a, 420b, 420c)로 지정되고 이들과 관련된 요청된 형태의 MOSFET 레이아웃(400)은 도 4에 도시된 바와 같이 종래의 레이아웃 설계 소프트웨어 프로그램에 의해 생성된다. 상기 SA 거리는 대략 상기 분리 영역(410)의 에지로부터 상기 액티브 게이트 구조들(420a, 420b, 420c) 각각의 가장 근접한 에지까지의 거리이다. 예를 들면, 도 4에서, 상기 액티브 게이트(420a)에 대한 상기 SA 거리는 상기 분리 영역(410)의 좌측 에지로부터 상기 액티브 게이트(420a)의 우측 에지까지의 거리로서 도시되고 SA1로 지정된다. 실제 레이아웃 설계에서, 이 거리는 또한 대략 0.93이다. 상기 액티브 게이트(420b)에 대한 SA 거리는 상기 분리 영역(410)의 우측 에지로부터 상기 액티브 게이트(420b)의 좌측 에지까지의 거리로서 도시되고 SA2로 지정된다. 실제 레이아웃 설계에서, 이 거리는 대략 1.66 미크론이다(이 경우, 420b의 우측으로부터 상기 우측에 대한 410 경계까지의 거리가 또한 SA2와 동일한 1.66이기 때문에 SB2 = SA2임. 특정 게이트 스트라이프(gate stripe)에 대하여 SA 및 SB는 게이트로부터 가장 가깝고 가장 먼 각각의 STI 경계들까지로 정의될 수 있다.) 상기 액티브 게이트(420c)에 대한 SA 거리는 상기 분리 영역(410)의 우측 에지로부터 상기 액티브 게이트(420c)의 좌측 에지까지의 거리로서 도시되고 SA3으로 지정된다. 실제 레이아웃 설계에서, 이 거리는 또한 약 0.93 미크론이었다.
실제 레이아웃 설계에서 상기 액티브 게이트(420b)와 상기 인접한 액티브 게이트들(420b, 420a) 간의 네스팅 거리는 약 0.60 미크론이었고, 실제 레이아웃 설계에서 상기 액티브 게이트들(420a, 420c) 및 그들의 개별 더미 게이트들(420e, 420d)은 약 0.40 미크론이었다. 더 많은 여러가지 데이터 집단을 얻기 위해, SA 및 네스팅 거리들은 바란다면 다른 속도들 또는 성능 레벨들을 갖는 다수의 테스트 구조들로부터 얻어질 수 있다.
일단 상기 MOSFET 레이아웃(400)에 대한 상기 SA 및 네스팅 거리들이 공지되면, 그들은 STI 효과 및 광학적 근접 효과 모두를 설명할 때 전기적 특성의 값이 무엇인지를 알기 위해 상술된 바와 같이 상기 테스트 장치들로부터 수집된 상기 STI 및 상기 광학적 근접 효과에 상관될 수 있다. 따라서, 상기로부터, 상기 보완 STI 및 광학적 근접 효과들은 사전-생산 모델들과 실제 제품의 전기적 특성들 간의 더욱 근접한 매칭을 얻는데 사용될 수 있는 트랜지스터 장치의 다른 전기적 특성들과 상관될 수 있다. 예를 들면, 다시 도 2a 및 2b를 참조하면, STI 효과 및 광학적 근접 효과에 대해 도 2b에서 데이터 확산의 "중간"에 선(210)으로 표현된 평균 속도 장치에 주목할 것이다. 도 4로부터, 액티브 게이트 구조(420a)에 대한 SA 거리인 SA1은 0.93 미크론과 동일하다. 이 SA 거리가 도 2a에 도식될 때, 추정된 STI Ion은 약 6.1이다. 도 4로부터, 상기 액티브 게이트 구조(420a)의 네스팅 거리는 0.40 미크론과 동일하다. 이 네스팅 거리가 도 2b에 도시될 때, 상기 추정된 OPC Ion은 약 6.5이다. 단지 간략화 및 단지 설명 목적상, 상기 STI 효과 및 상기 광학적 근접 효과를 균형화하는 것과 일반적으로 동일한 산술 평균은 약 6.3의 Ion 값을 얻기 위해 이들 2개의 값들 사이에 취해질 수 있다. 물론, 기술분야의 당업자는 상기 STI 및 광학적 근접 효과들을 가장 효과적으로 균형화할 최적의 Ion를 얻기 위해 도 2a 및 2b에 반영된 데이터를 조작하기 위해, 이하 기재될 소프트웨어에서 구현된 수학적 알고리즘들을 개발할 수 있다는 것을 알아야 한다. 따라서, 이로부터, 설계자는 이전보다 훨씬 높은 정확도(degree of certainty)로 게이트 공간, 폭 및 길이를 예측할 수 있고, 동일한 구성을 갖는 모델의 SA 거리 구성, 실제 생산 장치는 약 6.3의 Ion을 산출할 것이다. 그래서, 전기 엔지니어는, 그 Ion이 6.3 이도록 전기적 설계 모델을 조정하기 위해 이 정보를 사용할 수 있다. 대안적으로, 실리콘 설계자는 전기적 모델에서 임계 설계 값을 일치시키기 위해 소정의 Ion을 목표로 하도록 상기 SA 거리 및 상기 네스팅 거리를 조정할 수 있다.
상기 액티브 게이트 구조(420a)에 대한 상술된 동일한 절차는 또한 상기 액티브 게이트 구조(420b)에 대해 행해질 수 있다. 예를 들면, 도 2a 및 도 2b를 다시 참조하면, STI 효과 및 광학적 근접 효과에 대한 도 2b에서 데이터 확산의 "중간"에 대해 선(210)으로 표시된 평균 속도 장치에 주목할 것이다. 도 4로부터, 상기 액티브 게이트 구조(420b)에 대한 SA 거리인 SA2는 1.66 미크론과 동일하다. 이 SA 거리가 도 2a로 해석될 때, 추정되는 STI Ion은 약 6.2이다. 도 4로부터, 상기 액티브 게이트 구조(420b)의 네스팅 거리는 약 0.60 미크론과 동일하다. 이 네스팅 거리가 도 2b로 해석될 때는, 상기 추정되는 Ion는 약 6.4이다. 이전과 같이, 간략화 및 설명 목적상, 산술 평균은 약 6.3의 Ion 값을 얻기 위해 이들 2개의 값들 사이에 취해질 수 있다. 유사한 계산들은 테스트 장치 내에서 액티브 게이트 구조들 모두에 대해 행해질 수 있고 유사한 해석은 또한 VT 및 Ioff에 대해 행해질 수 있다. 이 접근법은 물론 PMOS 테스트 장치로부터 얻어진 데이터에 기초한 그래프들을 사용하여 PMOS 장치들에 관해 구현될 수 있다. 다시, 설계자는 모델의 공간, 폭, 및 길이 구성에 기초되는 것을 예측할 수 있을 것이고, 동일한 구성을 갖는 실제 생산 장치는 약 6.3의 Ion을 산출할 것이다.
상술된 바와 같이, 상기 STI 및 광학적 근접 효과들은 트랜지스터의 다른 전기적 특성들과 상관될 수 있다. 예를 들면, 상술된 동일한 NMOS 및 PMOS 장치들에 대한 VT가 또한 취해졌다. 상기 NMOS 장치에서, VT는 상기 SA 거리가 증가함에 따라 감소되는 반면, 상기 PMOS 장치에서, VT는 상기 SA 거리가 증가함에 따라 다소 증가하였다. Ioff는 또한 상기 NMOS 및 PMOS 장치들 모두에 대한 SA 거리에 상관되었다. 상기 NMOS 장치에서, Ioff는 상기 SA 거리가 증가함에 따라 다소 증가하였고 상기 PMOS 장치에서, Ioff는 상기 SA 거리가 증가함에 따라 다소 감소하였다. 상기 NMOS 장치에 대한 네스팅 장치는 또한 VT 및 Ioff에 상관되었다. VT는 상기 네스팅 거리가 증가함에 따라 증가하였고 상기 Ioff는 상기 네스팅 거리가 증가함에 따라 감소하였다.
여기서, 도 5를 참조하면, 광학적 근접 효과로 STI 응력을 균형화하는 방법 흐름의 도면이 있고 본 발명에 의해 포함된 더 일반화된 실시예의 특정 단계들을 언급한다. 단계 510에서, 제 1 반도체 장치의 분리 구조 응력 효과가 결정된다. 상기 분리 구조 응력 효과는, 상기 예제에서 기재된 바와 같이, 상기 제 1 반도체 장치의 전기적 특성에 관련하여 상기 SA를 결정함으로써 결정될 수 있다. 단계 515에서, 제 2 반도체 장치의 광학적 근접 효과는, 상기 예제로 기재된 바와 같이 상기 제 2 반도체 장치의 전기적 특성에 관련된 바와 같이 상기 네스팅 거리를 결정함으로써 결정될 수 있다. 이들 두 단계들은 동시에 결정될 수 있거나 반대의 순서로 결정될 수 있다는 것을 알아야 한다. 또한, 상기 제 1 및 제 2 반도체 장치들은 동일한 장치 또는 다른 장치들일 수 있다는 것을 알아야 한다. 게다가, 상기 장치는 도 4에 도시된 바와 같이 복수의 액티브 게이트 구조들을 포함할 수 있다. 이러한 실시예들에서, 상기 STI 및 광학적 근접 효과들은 각각의 액티브 게이트 구조에 대해 결정된다.
단계 520에서, 모델링 설계 파라미터는, 상기 분리 구조 응력 효과가 상기 광학적 근접 효과에 대해 오프셋 되도록 선택된다. 유리한 실시예에서, 상기 모델링 설계 파라미터는 상기 STI 효과 및 상기 광학적 근접 효과가 컴퓨터 모델에서 적절하게 오프셋임을 검증하기 위해 컴퓨터상의 시뮬레이션 모델링 소프트웨어로 입력될 수 있다. 선택된 설계 파라미터는 실시예에 의존하여 변경할 수 있다. 예를 들면, 하나의 실시예에서, 상기 모델링 설계 파라미터는 상술된 바와 같이 SA 거리이고, 유리한 실시예에서, 상기 SA 거리는 최적의 SA 거리이다. 또 다른 실시예에서, 상기 모델링 설계 파라미터는 온 전류(Ion), 임계 전압(VT) 또는 오프 전류(Ioff)일 수 있다.
또 다른 실시예에서, 상기 모델링 설계 파라미터는 상술된 바와 같이 네스팅 거리를 선택하는 것을 포함하고, 유리하게는 상기 네스팅 거리는 최적의 네스팅 거리이다. 즉, OPC 데이터 풀로 표현한 네스팅 거리이다. 바람직하게는, 이들 설계 파라미터들의 값들은 장치 명세서들 또는 장치 성능 요구 조건들에 가장 잘 적합하도록 선택될 수 있다.
일단 설계 파라미터가 SA 거리인지의 여부가 선택되면, 네스팅 거리, Ion, VT, 또는 Ioff는 단계 525에서 일반적으로 동작 집적 회로(operative integrated circuit)를 포함하는 생산 장치일 제 3 반도체 장치를 궁극적으로 구성하는데 사용된다. 본 발명에 의해 제공되는 개념들은 매우 유동적이다. 예를 들면, 특정 Ion을 원한다면, STI 및 OPC는 상술된 데이터에 기초하여 특정 Ion을 산출하는 방식으로 선택될 수 있다. 유사하게는, 특정 VT 또는 Ioff를 원한다면, STI 및 OPC는 소정의 VT 또는 Ioff를 산출하는 방식으로 이들 전기적 특성들에 대해 선택될 수 있다. 대안적으로는, 게이트 구조들의 특정 공간, 폭 또는 길이가 필요하면, 전기적 특성은 설정되고 도 2a 및 2b에서 구해진 데이터에 기초하여 적절한 SA 거리 및 네스팅 거리에 상관될 수 있다. 다른 응용에서, 상기 보정되거나 조정된 Ion이 상기 모델 에서 공지되면, 전기적 설계 레이아웃에 대한 변경은 그 특정 Ion에 대해 실제 장치에 도달하도록 행해질 수 있다.
여기서, 도 6을 참조하면, 본 발명에 따라 소프트웨어 서브시스템들(610) 상에 구현될 수 있는 컴퓨터 시스템(600)의 개략적인 도면이 도시된다. 하나의 실시예에서, 상기 컴퓨터 시스템(600)은 그와 관련된 종래의 메모리(617)를 갖는 종래의 중앙 프로세서(CPU)(615), 및 키보드와 같은 종래의 CPU 인터페이스(620)를 포함한다. 상기 컴퓨터 프로그램(600)은 상술된 바와 같이, 제 1 반도체 장치의 분리 구조 응력 효과 데이터를 제공하기 위한 저장된 데이터를 포함하는 분리 구조 응력 효과 서브시스템(625)을 포함한다. 상기 컴퓨터 프로그램(600) 내에는 또한 상술된 바와 같이 제 2 반도체 장치의 광학적 근접 효과 데이터를 제공하기 위한 광학적 근접 효과 서브시스템(630)이 있다. 상기 컴퓨터 프로그램(600)은, 상기 분리 구조 응력 효과가 상기 광학적 근접 효과에 대해 오프셋 되도록 분리 구조 응력 효과 데이터 및 상기 광학적 근접 효과 데이터를 사용하여 모델 설계 레이아웃을 도출하는 설계 레이아웃 서브시스템(635)을 포함하고, 상기 시스템은 또한 집적 회로를 포함하는 생산 반도체 장치를 모델화하기 위해 모델 설계 레이아웃을 사용하는 생산 설계 서브시스템(640)을 포함한다.
이들 다양한 서브시스템들 내의 데이터는 상기 메모리(617) 내에 포함되고 상기 CPU(615)에 의해 제어되는 소프트웨어로 구현된다. 기술분야의 당업자는 종래의 컴퓨터 시스템에서 동작하도록 이러한 소프트웨어를 개발하는 방법을 이해할 것이다. 하나의 유리한 응용에서, 설계자는 주어진 트랜지스터 설계 레이아웃에 대한 주어진 소정의 설계 명세서들이 제공될 것이다. 상기 컴퓨터 프로그램(600)을 사용하여, 설계자는 바람직한 모델 레이아웃을 기입할 수 있다. 예를 들면, 설계자는 주어진 공간을 갖고 특정의 길이들과 폭들의 10개의 게이트 구조들을 갖는 설계를 지정할 수 있다.
상술된 서브시스템들에서 소프트웨어 및 상기 데이터를 사용하여, 상기 컴퓨터 프로그램(600)은 상기 분리 응력 효과들과 상기 광학적 근접 효과들을 효과적으로 오프셋하는데 필요한 계산들을 동작시키고, 아마도 원래 지정된 것들과 다른 공간, 폭들 및 길이들을 갖는 다른 게이트 구조들을 갖는 모델을 그래픽으로 제시할 것이다. 이는 예제일 뿐이고 기술분야의 당업자는 본 발명에 의해 제공되는 원리들이 바라는 생산 장치를 달성하는 다양한 방법들로 사용될 수 있다는 것을 쉽게 알 수 있다.
따라서, 상기로부터, 본 발명은 모델화된 집적 회로 및 실제 생산 장치 간의 전기적 특성들의 더 정확한 예측을 보장하는 방법을 제공한다는 것을 쉽게 알 것이다.
본 발명이 상세하게 설명되었지만, 기술분야의 당업자들은 본 발명의 사상과 범위를 벗어나지 않고 가장 광범위한 형식으로 다양한 변경들, 대체들, 및 대안들이 만들어질 수 있다는 것을 이해할 것이다.
본 발명은 일반적으로 반도체 제조 공정들에 관한 것으로, 특히, 모델링 성능이 실제 생산 장치들에 더 정확하게 반영되는 것을 보장하기 위해 광학적 근접 효과들에 대해 분리 구조 응력 효과들을 균형화하는 방법 및 시스템에 관한 것이다.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서:
    제 1 반도체 장치의 분리 구조 응력 효과(isolation structure stress effect)를 결정하는 단계;
    제 2 반도체 장치의 광학적 근접 효과(optical proximity effect)를 결정하는 단계; 및
    상기 분리 구조 응력 효과가 상기 광학적 근접 효과에 대해 오프셋이도록 모델링 설계 파라미터를 선택하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    제 3 반도체 장치를 구성하기 위해 상기 선택된 모델링 설계 파라미터를 사용하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 장치는 분리 구조 및 게이트를 포함하고, 상기 분리 구조 응력 효과를 결정하는 단계는 상기 게이트와 상기 분리 구조의 에지 사이의 거리와, 상기 제 1 반도체 장치의 전기적 특성 사이의 상관관계를 결정하는 단계를 포함하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 모델링 설계 파라미터를 선택하는 단계는 상기 거리를 선택하는 단계를 포함하는, 반도체 장치 제조 방법.
  5. 제 3 항에 있어서,
    상기 전기적 특성은 상기 게이트의 온 전류(Ion), 또는 임계 전압(Vt), 또는 오프 전류(Ioff)이고, 상기 모델링 설계 파라미터를 선택하는 단계는 상기 Ion, Vt, 또는 Ioff 중 하나를 선택하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 반도체 장치는 복수의 게이트 구조들을 포함하고, 상기 광학적 근접 효과를 결정하는 단계는 상기 게이트 구조들 각각의 사이의 네스팅 거리(nesting distance)와, 상기 게이트 구조들 각각의 전기적 특성 사이의 상관관계를 결정하는 단계를 포함하는, 반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 모델링 설계 파라미터를 선택하는 단계는 적어도 하나의 상기 네스팅 거리(nesting distance)를 선택하는 단계를 포함하는, 반도체 장치 제조 방법.
  8. 제 6 항에 있어서,
    상기 전기적 특성은 온 전류(Ion), 또는 임계 전압(Vt), 또는 오프 전류(Ioff)이고, 상기 모델링 설계 파라미터를 선택하는 단계는 상기 Ion, Vt, 또는 Ioff 중 적어도 하나를 선택하는 단계를 포함하는, 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 장치들은 복수의 게이트 구조들을 포함하고, 상기 분리 구조 응력 효과를 결정하는 단계와 상기 광학적 근접 효과를 결정하는 단계는 상기 게이트 구조들 각각과 연관된 상기 분리 구조 응력 효과들과 상기 광학적 근접 효과들을 결정하는 단계를 포함하는, 반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 구조들의 일부는 액티브 게이트 구조들이고 나머지 부분은 더미 게이트 구조들인, 반도체 장치 제조 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7824933B2 (en) * 2005-03-08 2010-11-02 International Business Machines Corporation Method of determining n-well scattering effects on FETs
KR100628247B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
US7600207B2 (en) * 2006-02-27 2009-10-06 Synopsys, Inc. Stress-managed revision of integrated circuit layouts
US7484198B2 (en) * 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
JP5096719B2 (ja) * 2006-09-27 2012-12-12 パナソニック株式会社 回路シミュレーション方法及び回路シミュレーション装置
US7761278B2 (en) * 2007-02-12 2010-07-20 International Business Machines Corporation Semiconductor device stress modeling methodology
US7949985B2 (en) * 2007-06-01 2011-05-24 Synopsys, Inc. Method for compensation of process-induced performance variation in a MOSFET integrated circuit
JP2009026829A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及びマスクデータ作成プログラム
US7895548B2 (en) * 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US9472423B2 (en) * 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
US8572519B2 (en) * 2010-04-12 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing implant topography reflection effect
JP5530804B2 (ja) * 2010-05-17 2014-06-25 パナソニック株式会社 半導体装置、半導体装置製造用マスク及び光近接効果補正方法
CN102436132B (zh) * 2011-09-08 2017-05-10 上海华力微电子有限公司 一种根据不同衬底进行光学临近修正的方法
US8928110B2 (en) * 2011-09-09 2015-01-06 United Microelectronics Corp. Dummy cell pattern for improving device thermal uniformity
JP2024039422A (ja) * 2022-09-09 2024-03-22 株式会社デンソー 特性予測システム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055826A (ja) 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
JP3311244B2 (ja) * 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055826A (ja) 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置の製造方法

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