KR100962859B1

KR100962859B1 - 집적 회로의 선택적 스케일링

Info

Publication number: KR100962859B1
Application number: KR1020077009396A
Authority: KR
Inventors: 후크-루엔 헹; 제이슨 디 하이벨러; 케빈 더블유 멕킬렌; 래니 알 나라얀; 스테판 엘 러니언; 로버트 에프 월커
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2004-10-15
Filing date: 2005-10-14
Publication date: 2010-06-09
Also published as: JP2008517467A; WO2006044730A3; JP4511598B2; CN100533445C; US7882463B2; US20080148210A1; US7363601B2; WO2006044730A2; EP1805674A2; EP1805674A4; CN101040285A; TWI353537B; US20060085768A1; KR20070063020A; TW200627213A

Abstract

층에 의해, 유닛에 의해, 또는 기본 규칙에 의해, 또는 이들 조합에 의해(130), 집적 회로(IC) 설계(200)를 선택적으로 스케일링하는(100) 방법, 시스템 및 프로그램 제품이 개시된다. 계층이 보존되는 방식으로 초기 공정에서 수율을 향상시키기 위하여 설계 수명 동안 공정 및 수율 피드백(300)과 함께 제조 시스템(400)에 의한 피드백 루프(408)에 선택적 스케일링 기술이 적용된다. 본 발명은 마스크리스(maskless) 제조와 같은 새로운 기술이 구현되는 경우 수율을 향상시키는데 있어서 설계자를 수반할 필요성을 제거한다.

Description

집적 회로의 선택적 스케일링 {INTEGRATED CIRCUIT SELECTIVE SCALING}

본 발명은 일반적으로 집적 회로 설계에 관한 것으로, 보다 상세하게는 계층 구조(hierarchy)가 보존되는 방식으로 초기 공정의 수율을 증가시키기 위한 목적을 위해, 층, 영역 또는 셀, 또는 이들 조합에 의해 집적 회로 설계 레이아웃을 선택적으로 스케일링하는 것에 관한 것이다.

제조 수율을 증가시키기 위해 현존하는 VLSI(very large scale integrated) 회로 설계를 변경하는 하나의 방법으로는 임계 영역을 감소시키고 비아 신뢰성을 증가시키기 위하여 와이어를 펴고 여분의 비아를 추가하는 방법이 있다. 그러나, 새로운 제조 공정의 초기 단계에서는, 이들 포스트 레이아웃(post-layout) 변경만으로는 원하는 수율 향상을 얻기에 충분하지 못할 수 있다. 수율 향상을 위한 현존하는 레이아웃에 대한 또 다른 변경으로는 공간 및 너비 허용도를 완화하는 것이 있고, 이것은 기하하적 스케일링 공정에 의해 이루어질 수 있다. 그러나, 이러한 스케일링을 어떤 설계 층에 대해서만 시도하고 어떤 다른 기하학적 제약이 존재하거나 계층 구조가 존재하는 경우에는 난제가 발생한다. 예를 들어, 어떠한 디바이스 크기도 변경하지 않고서 상부 레벨 배선으로부터 집적 회로 패키지로의 접속 위치가 고정된 채로 남아있는 것을 요건으로 하는 상태에서 BEOL(back-end-of-line) 층이 스케일링에 선택되는 경우가 있을 수 있다.

스케일링된 층과 스케일링되지 않은 층간의 접속성이 유지되어야 하는 경우, 단순한 선형의 기하학적 스케일링[즉, 설계 데이터베이스에 있는 모든 객체의 좌표를 일정한 스케일링 요소(scaling factor)로 곱하는 것]은 명백하게 부적합하다. 계층 구조에서의 스케일링 자체에 관한 문제는 해결하기 어렵다. 하나의 접근법으로는 공동 계류중인 미국 특허 출원 제10/438,625호(현재 계류중)의 “A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout”이 제시되어 있으며, 이는 참조용으로 여기에 포함된다. 또 다른 접근법으로는 선택적 스케일링법이 있으며, 이의 예가 Regan의 미국 특허 제6,756,242호에 개시되어 있다. 그러나, Regan은 전체 설계를 X 방향과 Y 방향에서 상이한 스케일링 요소로써 스케일링하는 것에 대해 교시하고 있으며, 이것 또한 층 간의 접속성이 유지되어야 하는 경우에는 부적합하다.

반도체 제조에 있어서, 설계 레이아웃은 생산 조직이 설계자에게 제공한 일련의 일정한 기본 규칙에 의해 완성된다. 기본 규칙은 공정과 리소그래피에 관하여 제조 가능한 최상의 산정값을 기술한 것이다. 기본 규칙은 신뢰성있게 제조될 수 있는 것(안전성)과 웨이퍼 상의 칩 밀도(도전성)와의 균형을 맞추고자 한다. 기술 공정 또는 설계의 수명 동안, 완제품의 불량 분석과 제조 라인의 불량 분석을 통해 “학습(learning)”이 발생한다. 이러한 경우, 이 학습은 수율을 향상시킬 수 있다. 예를 들어, 기본 규칙은 수율 학습을 반영하도록 수정될 수 있다. 그러나, 새로운 기본 규칙을 반영하기 위해 설계를 변경하는 데 있어서는 사소한 수정의 이행 도 매번 설계자의 참여가 필요하기 때문에 비용이 발생하게 되어, 빈번하거나 대폭 수정은 대개 이루어질 수 없다. 보다 두드러진 것은, 설계 변경은 통상적으로 상당히 고가의 새로운 마스크를 필요로 한다. 따라서, 설계의 수정은 설계 이력상 매우 드물게 이루어질 뿐이다. 기능의 수정으로 인해 새로운 마스크가 필요해지는 경우(즉, 새로운 설계의 반복을 필요로 하는, 기능 또는 성능에 대한 어려움이 있는 경우), 또는 비용 목표를 달성하기 위해 새로운 설계의 반복을 강행하는 상당한 수율 과제가 있는 경우, 수율 관련 설계 수정이 추가될 수 있다.

그러나, 미래의 제조 및 설계 환경은 이러한 공정의 상당한 개선을 가능케할 수 있는 몇 가지 중요한 양상을 제공한다. 첫째로, 마스크리스(maskless) 리소그래피가 미래 기술을 위해 제안되었으며, 구현된다면, 이는 수정된 설계를 위한 추가 마스크 세트에 드는 비용을 제거할 것이다. 둘째로, 개선된 시뮬레이션 및 검정 특성은 개선된 알고리즘, 병행 처리 및 시스템 아키텍쳐로 인해 설계의 보다 “충분한(full-up)”시뮬레이션을 할 능력을 제공할 수 있다. 이러한 방식에서는, 설계의 수명 동안 공정 및 수율 피드백과 함께 제조 라인에 타이트하게 결합된 피드백 루프에 선택적 스케일링이 적용될 수 있다. 현재의 제조 및 설계 환경에서는 제한된 마스크 수명 때문에 설계의 수명 동안에도 주기적인 레이아웃 업데이트의 기회가 생긴다. 전술한 점으로 보아, 관련 기술의 문제점에 대처하기 위한 기술상의 요구가 있다.

본 발명은 층, 영역 또는 셀, 또는 이들 조합에 의한 집적 회로(IC) 설계를 선택적으로 스케일링하는 방법, 시스템 및 프로그램 제품을 포함한다. 선택적 스케일링 기술은 계층 구조가 보존되는 방식으로 초기 공정의 수율을 향상시키기 위해, 설계 수명 동안, 공정 및 수율 피드백으로써 제조 시스템에 대한 피드백 루프에 적용될 수 있다. 본 발명은 수율을 향상시키는 데 있어서 설계자를 참여시킬 필요성을 제거한다.

본 발명의 제1 양상은 집적 회로의 설계 레이아웃을 선택적으로 스케일링하는 방법으로서, 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 식별하는 단계; 각각의 문제 객체에 대하여 기술 기본 규칙 및 방법적 제약을 정의하는 단계; 각각의 문제 객체에 대한 스케일링 요소를 결정하는 단계; 복수의 스케일링 기술 중 적어도 하나의 어떤 스케일링 기술이 각각의 문제 객체에 적용되어야 하는지 결정하고, 각각의 문제 객체를 각각의 적어도 하나의 스케일링 기술 및 스케일링 요소로써 스케일링하는 단계; 및 어셈블리가 요구된 경우, 스케일링된 문제 객체를 사용하여 설계를 어셈블하도록 배치 및 라우팅을 수행하는 단계를 포함한다.

본 발명의 제2 양상은 집적 회로의 설계 레이아웃을 선택적으로 스케일링하는 시스템으로서, 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 식별하는 수단; 각각의 문제 객체에 대하여 기술 기본 규칙 및 방법적 제한을 정의하는 수단; 각각의 문제 객체에 대하여 스케일링 요소를 결정하는 수단; 복수의 스케일링 기술 중 적어도 하나의 어떤 스케일링 기술이 각각의 문제 객체에 대해 적용되어야 하는지 결정하고, 각각의 문제 객체를 각각의 적어도 하나의 스케일링 기술 및 스케일링 요소로써 스케일링하는 수단; 및 어셈블리가 요구된 경우, 스케일링된 문제 객체를 사용하여 설계를 어셈블하도록 배치 및 라우팅을 수행하는 수단을 포함한다.

제3 양상은 집적 회로의 설계 레이아웃을 선택적으로 스케일링하기 위해 내장된 컴퓨터 판독 가능한 프로그램 코드를 갖는 컴퓨터 사용가능한 매체를 포함한 컴퓨터 프로그램 제품으로서, 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 식별하도록 구성된 프로그램 코드; 각각의 문제 객체에 대하여 기술 기본 규칙 및 방법적 제한을 정의하도록 구성된 프로그램 코드; 각각의 문제 객체에 대한 스케일링 요소를 결정하도록 구성된 프로그램 코드; 복수의 스케일링 기술 중 적어도 하나의 어떤 스케일링 기술이 각각의 문제 객체에 대해 적용되어야 하는지 결정하고, 각각의 문제 객체를 각각의 적어도 하나의 스케일링 기술 및 스케일링 요소로써 스케일링하도록 구성된 프로그램 코드; 및 어셈블리가 요구되는 경우, 스케일링된 문제 객체를 사용하여 설계를 어셈블하도록 배치 및 라우팅을 수행하도록 구성된 프로그램 코드를 포함한다.

제4 양상은 제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키는 방법으로서, 제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하는 단계; 테스트 동안 얻어진 제조 정보에 기초하여 각각의 문제 객체에 대한 스케일링 대상을 발생하는 단계; 및 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 사용하여 수율을 향상시키기 위해 설계 레이아웃의 선택적 스케일링을 위한 시스템에 제조 정보를 피드백하는 단계를 포함한다.

제5 양상은 제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키기 위한 시스템으로서, 제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하는 수단; 각각의 문제 객체에 대하여 스케일링 대상을 포함한 제조 정보를 발생하는 수단; 및 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 사용하여 수율을 향상시키기 위해 설계 레이아웃의 선택적 스케일링을 위한 시스템에 제조 정보를 피드백하는 단계를 포함한다.

제6 양상은 제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키기 위해 내장된 컴퓨터 판독가능한 프로그램 코드를 갖는 컴퓨터 사용가능한 매체를 포함한 컴퓨터 프로그램 제품으로서, 제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하도록 구성된 프로그램 코드; 각각의 문제 객체에 대하여 스케일링 대상을 포함한 제조 정보를 발생하도록 구성된 프로그램 코드; 및 제조 정보에 기초하여 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 사용하여 수율을 향상시키기 위해 설계 레이아웃의 선택적 스케일링을 위한 시스템에 제조 정보를 피드백하도록 구성된 프로그램 코드를 포함한다.

다음의 본 발명의 실시예의 보다 상세한 설명으로부터 본 발명의 전술한 특징 및 기타 특징이 명백하게 될 것이다.

다음의 도면을 참조하여 본 발명의 실시예가 상세하게 설명될 것이다. 동일 한 부호는 동일한 요소를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 스케일링 시스템이 적용된 선택적 스케일링 시스템 및 제조 시스템의 블록도를 도시한다.

도 2는 도 1의 시스템의 동작 방법의 흐름도를 도시한다.

도 3은 도 1의 제조 시스템의 동작의 흐름도를 도시한다.

단지 구성상, 본 발명의 설명은 다음의 제목, 즉 Ⅰ. 시스템 개요, Ⅱ. 동작 방법, Ⅲ. 결론을 포함한다.

Ⅰ. 시스템 개요

첨부 도면을 참조하면, 도 1은 본 발명의 일 실시예에 따른 집적 회로(IC) 설계의 선택적 스케일링 시스템(100)의 블록도이다. 시스템(100)은 메모리(112), 프로세싱 유닛(PU; processing unit)(114), 입력/출력 디바이스(I/O)(116) 및 버스(118)를 포함한다. 또한 작업의 처리와 관련한 데이터를 저장하기 위해 데이터베이스(120)가 제공될 수 있다. 메모리(112)는 프로그램 제품(112)을 포함하고, 프로그램 제품(112)은 PU(114)에 의해 실시될 때 아래에 보다 상세하게 설명되는 바와 같은 다양한 기능 특성을 구비한다. 메모리(112)[및 데이터베이스(120)]는 자기 매체, 광학 매체, RAM(random access memory), ROM(read only memory), 데이터 객체 등을 포함하여 임의의 공지된 유형의 데이터 저장 시스템 및/또는 전송 매체를 포함할 수 있다. 또한, 메모리(112)[ 및 데이터베이스(120)]는 하나 이상의 유형의 데이터 스토리지를 포함한 단일의 물리적 위치에 상주할 수도 있고, 또는 복수의 물리적 시스템에 걸쳐 분산될 수도 있다. PU(114)는 마찬가지로 단일의 프로세싱 유닛을 포함할 수도 있고, 또는 하나 이상의 위치에 걸쳐 분산된 복수의 프로세싱 유닛을 포함할 수도 있다. I/O(116)는 네트워크 시스템, 모뎀, 키보드, 마우스, 스캐너, 음성 인식 시스템, CRT, 프린터, 디스크 드라이브 등을 포함한 임의의 공지된 유형의 입력/출력 디바이스를 포함할 수 있다. 캐시 메모리, 통신 시스템, 시스템 소프트웨어 등과 같은 추가적인 컴포넌트가 또한 시스템(100) 내에 통합될 수 있다. 시스템(100)은 공인될 IC 설계(200)를 수신하고, 개선된 IC 설계(202)를 출력한다. 시스템(100)은 보다 큰 IC 설계 시스템의 일부로서 통합될 수도 있고, 또는 별도의 시스템으로서 제공될 수도 있음을 인지하여야 한다.

도 1에 도시된 바와 같이, 프로그램 제품(122)은 스케일링 대상 식별기(124), 제약 정의기(126), 스케일링 요소 생성기(128), 스케일링 기술 결정기(130), 배치/라우터 모듈(132), 평가기(134) 및 기타 시스템 컴포넌트(138)를 포함할 수 있다. 기타 시스템 컴포넌트(138)는 여기에서 표현으로 설명하지 않은, 임의의 다른 필요한 기능을 포함할 수 있다.

시스템(100)은 스탠드형(standalone) 시스템으로서 예시되었으나, 보다 큰 IC 설계 시스템의 일부로서 포함될 수도 있고, 또는 그 IC 설계 시스템의 주변 장치로서 포함될 수 있음을 인지하여야 한다. IC 설계(200)는 시스템(100)으로의 입력이고, 개선된 IC 설계(202)는 시스템(100)으로부터의 출력이다.

제조 시스템(400)은 아래에 보다 상세하게 설명될 것이다.

Ⅱ. 동작 방법

A. 개요

공동 계류중인 미국 특허 출원 제10/438,625호의 “A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout”에는 소위 “pull-aparts”(즉, 동일한 층에서 접촉하던 두 개의 형상이 스케일링된 후 접촉하지 않게 된 상황)를 생성하지 않고서, 상이한 스케일링 요소에 의해 집적 회로(IC) 설계 레이아웃의 상이한 층들을 스케일링하는 방법에 대해 기재하였다. 이 특허 출원에서는, 계층 구조 설계의 레벨들 간의 인터페이스에 대한 제약을 지정하고, 어떻게 계층 구조 요소(예컨대, 라이브러리 또는 매크로)의 배치가 스케일링 동안 지정될 수 있는가를 나타냄으로써, 계층 구조 설계에 이들 기술을 적용하는 방법에 대해 교시하였다. 부가적으로, 본 발명은 분해 및 재조립할 필요 없이, 전반에 실장된 상이한 기능 컴포넌트가 서로 다르게 스케일링될 수 있게 한다. 본 발명은 또한 임의의 선택 기준, 예컨대, 패턴 매칭, 계층 구조, 명칭 등에 기초하여, 전체까지를 포함하는 임의의 크기의 선택된 영역에 의해 스케일링하는 데 사용될 수 있다. 따라서, 본 발명은 a) 스케일링 자체가 최적화 공정이 되도록 할 수 있다(일부 스케일링 대상은 충족될 것이고, 일부는 그렇지 않을 것이다). 이것은 설계자가 (핀 위치와 같은) 특정 방법적 제약을 부과하고 준수하게 할 수 있다. b) 스케일링의 결과로서 서브 회로가 커진 경우, 회로의 배치는 레이아웃 토폴로지를 보존하도록 변경된다. c) 설계가 어셈블링될 때 스케일링은 컴포넌트별로 컴포넌트에 적용될 수도 있고, 또는 스케일링은 최종으로 완전히 어셈블링된(배치 및 라우팅된) 설계에 적용될 수도 있다. d) 컴포넌트별, 층별, 또는 심지어는 지리학적 위 치별 스케일링을 통해서 매우 미세한 정도의 제어가 가능해진다.

본 발명은 또한 최초 설계자의 참여없이도 다시 최초 설계에 이르는 제조 수율 향상 루프(도 2 및 도 3)를 포함한다. 이러한 루프는 제조 환경에서 실시간으로 운영될 수도 있고, 또는 새로운 마스크가 구축될 때 적용될 수도 있다. 이러한 흐름의 이점은 제조/설계 피드백 루프를 현재 존재하는 것보다 더 타이트하고 집중된 루프로 만든다는 것이다. 설계에 대한 비용 목표가 설정될 수 있고, 그 목표를 충족시키기 위해 설계 및 공정의 수명에 걸쳐서 레이아웃의 크기(웨이퍼당 칩수) 대 수율이 자동적으로 조정될 수 있다.

“마스크리스 리소그래피” 분야에서는 이러한 최적화가 제조시 배치 투 배치(batch-to-batch)로 적용될 수 있다. “마스크”분야에서는 이러한 최적화가 새로운 마스크 세트의 필요시 적용될 수 있다. 마스크 수명이 한정되어 있다면, 장기간에 걸친 설계가 다수 세트의 마스크를 통해 진행될 수 있다.

B. 선택적 스케일링 방법

기본 규칙이 계층 구조 IC 설계 레이아웃을 정정하고 인지된 문제를 나타내는 제조로부터 피드백하는 것으로 주어지면, 각각의 객체, 즉, 층, 영역 및/또는 셀-특정 값에 대한 스케일링 요소에 의해 설계 레이아웃은 스케일링된다.

1. 스케일링 기술

선택적 스케일링 방법은 스케일링되어야 할 부분에 따라 상이한 스케일링 기술을 구현할 수 있다. 본 발명의 목적을 위해, 세 가지의 상이한 스케일링 기술이 설명될 것이다. 그러나, 현재 공지된 다른 스케일링 기술 또는 추후 개발되는 스케 일링 기술이 구현될 수 있음을 인지되어야 한다. 세 가지의 스케일링 기술은 플랫 스케일링(Flat Scaling), 최소 퍼터베이션 압축(Minimum Perturbation Compaction), 및 커스텀 회로의 스케일링(Scaling of Custom Circuitry)을 포함한다. 이들 스케일링 기술의 각각은 다른 미국 특허 출원에 상세하게 기재되어 있거나 당업자에 의해 공지되어 있으므로, 이들 각각에 대한 상세한 설명은 생략한다.

a) 플랫 스케일링

라이브러리 요소의 플랫 스케일링은 상이한 층/영역에 대하여 적합한 스케일링 요소를 사용하여 데이터를 스케일링하기 위해 미국 특허 출원 제10/438,625호(발명의 명칭, “A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout”)에 기재된 기술을 사용한다.

b) 최소 퍼터베이션 압축

경계 정의 방법(예컨대, RLM, 비트 스택)이 사용된 회로에 대하여, 최소 퍼터베이션(이하 “minpert”) 압축이라고 부르는 최장 경로 분석은 각각의 서브 셀이 커질 크기를 계산하는 데 사용될 수 있다. minpert 압축은 미국 특허 출원 제10/707,287호(발명의 명칭, “Circuit Area Minimization Using Scaling”)에 기재되어 있고, 여기에 참고용으로 포함된다. 이 기술에서, 각각의 서브 셀의 배치 위치는 확장 이후 서브 셀 경계의 형상들이 접경하도록 변경된다. 그 다음, 각각의 매크로 회로가 계층 구조에 따라 스케일링된다.

c) 커스텀 회로의 스케일링

순수 커스텀 회로의 경우, 매크로는 통상적으로 두 개의 과정으로 스케일링 된다. 제1 과정 스케일링은 형상 및 변환 위치를 변경한다. “변환”은 X값, Y값, 미러(mirror) 값 및 회전 값에 의한 회로의 위치를 나타낸다. 예를 들어, 회로는 X=5, Y=4의 위치를 가질 수 있고, X축에 대하여 반사되고, 90° 회전 값을 가질 수 있다(이 예에서는, 점 5,4의 형상 꼭지점은 반사에 의해 먼저 5,-4로 이동한 다음, +90도 회전될 때 4,5로 이동할 것이다). 위치 변환 변경은 형상의 외곽선을 변화시켜, 그 이웃에 대한 자신의 위치를 변화시킨다. 제2 과정에서는, 변환 위치가 정수 값으로 반올림되고, 이웃하는 형상의 요건들을 수용하도록 레이아웃 최적화기를 사용하여 기본 규칙의 손질이 수행된다.

2. 선택적 스케일링 기술

도 2로 돌아가면, 이제 본 발명의 일 실시예에 따른 시스템(100)의 동작 방법이 설명될 것이다. 단계 S1에서, 제조로부터의 정보에 기초하여, 설계 레이아웃의 적어도 하나의 객체에 대한 적어도 하나의 스케일링 대상이 스케일링 대상 식별기(124)에 의해 식별된다. 여기서 사용되는 “객체”는 설계 레이아웃의 층, 영역 및/또는 셀(즉, 하나 이상의 층, 하나 이상의 영역, 하나 이상의 셀, 또는 이들의 조합)을 의미한다. 여기서 사용되는 바와 같이, “셀”은 IC 설계의 임의의 배치가능한 부분이고, 때때로 매크로, 셀, 서브 셀 등으로 부른다. 또한, 어떤 예에서는, “객체”는 칩 전체를 포함할 수 있다. 이 단계는 예를 들어, 제조 공정 및 수율의 과제에 정통한 사람에 의한 층, 영역 및/또는 셀의 수동 식별을 포함할 수 있다. 다른 방법으로, 이 단계는 수율 과제를 야기하면서 스케일링 대상일 수 있는 층, 영역 및/또는 유닛을 식별할 수 있는 지금 임의의 공지된, 또는 추후 개발되는 불 량 자동 분석 시스템에 의해 수행될 수 있다. 또한, 단계 S1은 이상적으로 얼마나 많은 스케일링이 필요한지를 결정하는 단계를 포함할 수 있다. “제조 정보”는 객체의 스케일링 대상을 식별하는 데 사용될 수 있는 임의의 정보일 수 있다. 제조 정보는 아래에 보다 상세하게 설명될 것이다. 문제 객체는 그 문제 객체가 제조하기 어려운 것으로 알려진 설계 관련 레이아웃 패턴, 또는 공정 관련 결점, 예컨대, 라인, 비아, 또는 잘 프린팅되지 않는 특정 레벨 상의 기타 구조과 관련있는지에 관계 없이 식별된다.

단계 S2에서, 스케일링 대상을 갖는 각각의 객체에 대하여 기술 기본 규칙이 정의된다. 스케일링은 단순한 층 이상의 것에 적용될 수 있기 때문에 이 단계 S2는 필요하다. 예를 들어, 객체에 적용하는 공간 기본 규칙, 예컨대 배선 또는 핀이 정의되고 준수되어야 한다. 또한, 방법적 제약이 정의된다. 예를 들어, 성장, 핀 형상, 핀 위치, 배선 트랙 등을 한정하는 셀 경계가 정의된다.

단계 S3에서, 스케일링 대상을 갖는 각각의 대상에 대하여 스케일링 요소가 정의된다. “스케일링 요소”는 지금 공지된, 또는 추후에 개발되는 어떠한 설계 변화 형태도 가능하다. 예를 들어, 스케일링 요소는 보상(예컨대, 이 유닛을 3% 증대함), 새로운 기본 규칙(예컨대, 이 층을 위한 공간을 2nm 변화시킴), 스케일링 배수(예컨대, 이 층 상에서의 유닛을 0.011의 요소만큼 감소시킴) 등 중 하나 이상일 수 있다. 단계 S4에서, 복수의 스케일링 기술 중 적어도 하나의 어떤 스케일링 기술이 각각의 객체에 적용되어야 하는지에 대한 결정이 이루어진다. 예를 들어, 계층 구조가 없는 플랫 셀에 대하여(예컨대, 라이브러리 셀), 객체는 플랫 스케일 링 기술을 사용하여 스케일링될 수 있고, 즉 영역이 평평해지고, 플랫 스케일링 기술에 따라 계층을 결정하고 스케일링할 수 있다. 예를 들어, 객체는 X-Y 공간을 갖는 영역일 수 있다. 객체가 스케일링되어야 할 하나의 위치에 위치될 수도 있고, 또한 스케일링되지 않거나, 또는 또 다른 스케일링 요소에 의해 스케일링 될 수도 있다는 점에서 각각의 객체는 개별적으로 평되어야 함을 인지하여야 한다. 또 다른 예는 보더(border) 방법적 제약을 갖는 셀로서, 접경하는 경계 형상들을 갖는 서브 셀의 예로 구성될 수 있는 셀이 있다. 이 경우, 최소 퍼터베이션 압축 스케일링 기술이 적합할 수 있다. 각각의 순수 커스텀 회로는 순수 회로 스케일링 기술을 사용하여, 즉 두 개의 과정으로 스케일링될 것이다.

단계 S5에서, 전술한 방법이 a) 재조립된 객체 및 칩에 적용되는지, 또는 b) 조립 회로 전체에 적용되는지에 따라 두 개의 상이한 동작이 발생할 수 있다. 전자의 경우, 스케일링된 객체를 사용하여 설계를 어셈블링하는 데 표준 배치 및 라우팅 기술이 사용된다. 일 실시예에서, 이 단계는 최적화 기반 계층 구조 프로그램을 사용하여 각각의 객체에 대한 합법적인 층을 생성하는 단계를 포함한다. 후자의 경우, 선택적 스케일링이 조립 회로 전체에 적용(즉, 칩이 객체)되며, 이 경우에는 배치 및 라우팅을 재실시할 필요가 없다.

단계 S6은 선택 단계를 나타내며, 이 단계에서 새로운 설계 레이아웃은 기대되는 작용이 달성되었는지 여부를 판정하기 위해 평가기(134)에 의해 평가된다. 평가기(134)는 신형 설계 레이아웃과 구형 설계 레이아웃을 비교하기 위한 소프트웨어 및/또는 하드웨어와, 설계 의도 정보(아래 정의됨)를 구현하는 시뮬레이터와, 기대되는 작용이 달성되었는지를 확인하는 체크 도구를 포함할 수 있다. 이 단계는 새로운 설계 층이 실질적으로 발생된 후, 또는 제조 실시 이후에 수행될 수 있다. 그 다음, 도 2에 도시된 바와 같이 절차가 반복될 수 있다.

3. 예시적인 구현

다음의 예시적인 구현은 배타적인 것이 아니므로, 청구의 범위를 한정하는 것으로 간주되어서는 안된다. 제1 예에서는, 설계의 특정 라이브러리 셀이 어떤 레벨의 스케일링을 필요로 할 수 있다. 제2 예는 특정 여분의 비아 셀을 포함한다. 예를 들어, 비아의 특정 배열이 수율 과제를 야기하는 것으로 밝혀진 경우[경우에 따라서는 광학 근접 보정(OPC; optical proximity correction) 과제로 인해], 이 특정 모델의 공간 또는 배열은 매번 발생시 변경될 수 있다. (OPC는 형상 프린팅을 개선하기 위한 기술로서, 마스크가 형성되기 직전에 적용된다. OPC는 광학 효과 및 사용된 광의 작은 파장으로 인해 구조를 프린트하기 어려운 것으로부터 추가, 또는 삭제를 행한다. 예를 들어, “L”에서의 굽혀진 부분과 같은 내부 코너에서는, 프린팅 동안 덜 채워지는 경향이 있어, 그들 코너는 거의 노치를 자르지 못한다. 라인의 끝과 같은 외부 코너는 둥그래지는 경향이 있어, 그들은 약간의 여분의 범프를 추가시킨다). 제3 예는 칩의 특정 금속층(예컨대, M1)에만 어려움이 관찰되는 상황을 포함한다. 이 경우, 그 금속층만의 칩 너비 스케일링이 필요하다.

C. 선택적 스케일링의 수율 학습에의 적용

전술한 방법은, 연속으로 또는 다음의 방법을 사용하여 새로운 마스크가 구축될 때, 제조 시스템(400)에서의 수율 학습에 적용될 수 있다. 다음의 방법은 전 술한 단계 S1의 일부로서 발생할 것이다. 제조 시스템(400)은 스케일링 시스템(100)으로서 유사 컴퓨터 기반 서브 시스템 구조(즉, PU, I/O, 버스, 프로그램 제품 등)를 포함할 수 있음을 인지되어야 한다.

도 3을 참조하면, 단계 S101에서, 통상적인 제조 장비(402)에 의해 설계 레이아웃이 제조된다. 이 단계는 포토리소그래피를 위한 설계 레이아웃을 준비하는 서브 단계 S101A, 즉 통상적인 데이터 준비와 도구용 마스크 또는 마스크리스 데이터에 대한 변환을 포함한다. 이 단계는 설계자가 설계 “의도” 정보를 생산 조직에 제공하는 것을 포함할 수 있다. 이 설계 의도 정보는 작은 레이아웃 수정이 이루어진 경우 올바른 성능 및 기능을 보장하기 위해, 실제의 레이아웃 형상에 대한 수정의 시뮬레이션 동안 사용된다. 예를 들어, 성능 및 조정 정보 및/또는 전력 정보가 제공될 수 있다. 구체적으로, 레이아웃은 IC가 어떻게 정적으로 작동하는지를 나타내지만, IC가 어떻게 동적으로 기능하는지, 즉 클럭 사이클에서 얼마나 빠르게 또는 얼마나 많은 전력이 소비되는지를 나타내지는 않는다. 설계 의도 정보는 레이아웃으로부터의 정적 특성 추론, 성능 및 전력과 같은 예상되는 동적 특성에 관한 데이터를 포함할 수 있다. 또한, 이웃하는 회로에의 잡음 또는 회로 그룹핑은 설계의도 정보의 일부일 수 있다. 회로 그룹핑은, 모두 동시에 스위치된다면 특정 전력 버스에서 상당한 전압 강하를 야기하여 일부는 올바르게 기능하지 않을 수 있으므로, 모두 동시에 스위치되지 않도록 배열된 회로를 나타낼 수 있다. 서브 단계 S101B에서는, 부분이 제조된다.

단계 S102에서, 통상적인 테스트 장비(404)에 의해 테스트가 수행된다. 일 실시예에서는, 테스트는 객체 또는 특징이 얼마나 잘 제조될 수 있는지를 나타내는 데이터를 얻음으로써 동작을 특징짓는 단계를 포함한다. 예를 들어, 라인 모니터[예컨대, 커프(kerf) 또는 특수 웨이퍼]는 특정 피치에서 내장된 라인을 프린트하는 공정 능력을 측정할 수 있다. 다른 예에서는, 커프 구조는 프린트 능력에 대한 비아 조합의 유형의 성능을 모니터할 수 있다.

단계 S103에서, 제조 정보(MI) 발생기(406)에 의해 제조 정보가 발생되고, 지금 임의의 공지된 또는 추후 개발되는 통신 메커니즘(408), 예컨대 네트워크에 의해 시스템(100)에 피드백된다. MI 발생기(406)는 예를 들어, 어떤 파라미터가 임계치를 초과한 경우를 결정하기 위한 메커니즘을 포함한 제조 정보를 발생하는 임의의 메커니즘을 포함할 수 있다. 파라미터에 관하여, 제조 정보는 예를 들어, a) 그들 층 상에 받아들일 수 없는 결점으로 인해 더 큰 크기 또는 피치로 업 스케일링되어야 하는 층; b) 예상외로 우수한 제조성으로 인해 더 작은 크기 또는 피치로 다운 스케일링될 수 있는 층; c) 특정 영역에서의 체계적 결점을 최소화하기 위해 더 큰 크기로 업 스케일링되어야 하는 설계 영역; d) 예상외의 낮은 결점 밀도로 인해 더 작은 크기로 다운 스케일링될 수 있는 설계 영역; e) 부적합한 상호작용으로 인해 서로에 대해 이웃 배치될 수 없는 셀; 및/또는 f) 독립성이 더 강하거나 이웃셀에 대한 허용성이 더 강하여 서로에 대해 이웃 배치되는 변경이 필요한 셀을 포함할 수 있다. 라인 모니터는 특정 피치로 내장된 라인을 프린트하는 공정 능력을 측정한다고 하는 전술한 예에 관련하여, 프린트할 수 있는 피치가 약간 벗어나는 경우, 전술한 선택적 스케일링을 적용하여 설계에 사용되는 실제 피치를 좁히거 나 또는 넓힐 수 있도록 제조 정보가 발생될 수 있다(다음 단계). 수정의 증가분은 매우 작을 수 있으며, 즉 기본 규칙의 수정(예를 들어, ~10nm)에 대해 정상적으로 고려될 수 있는 것보다 작을 수 있다. 마찬가지로, 커프 구조가 프린트 능력을 위한 비아 조합 유형의 성능을 모니터하는 경우, 제조 정보는 공정의 수정에 대응하여 비아의 수정, 예를 들어 약간의 확대 또는 공간 수정이 필요하다는 것을 나타낼 수 있다. 제조 정보는 피드백되고, 전술한 선택적 스케일링 방법을 사용하여 제조된 바와 같은 현재 레이아웃에 적용된다. 전술한 바와 같이, 제조 정보는 문제 객체의 스케일링 대상을 식별하는 데 사용된다.

이러한 수율 학습 공정은 설계를 새로운 2차 제조 설비에 이동할 때 특히 도움이 될 수 있다. 2차 제조 설비는 일부 기본 규칙 값에 대하여 매우 약간 다른 “최적”포인트를 가질 것이다. 시간이 흐르면, 이들 포인트가 발견될 수 있고, 파트 번호는 개별 제조 설비에 최적화된다.

Ⅲ. 결론

전술한 설명에서, 설명된 방법 단계가 메모리에 저장된 프로그램 제품(122)의 명령어를 실행하는 시스템(100)의 PU(114)와 같은 프로세서에 의해 수행되는 것은 이해될 것이다. 여기에 설명된 다양한 디바이스, 모듈, 메커니즘 및 시스템은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있고, 나타낸 바와 다르게 구획될 수 있음은 물론이다. 그들은 임의의 유형의 컴퓨터 시스템 또는 여기에 설명된 방법을 수행하도록 적응된 기타 장치에 의해 구현될 수 있다. 하드웨어 및 소프트웨어의 통상적인 조합은 로딩되고 실시될 때, 여기에 설 명된 방법을 수행하도록 컴퓨터 시스템을 제어하는 컴퓨터 프로그램을 갖춘 범용 컴퓨터 시스템일 수 있다. 다른 방법으로, 본 발명의 하나 이상의 기능적 작업을 수행하기 위한 특수 하드웨어를 포함하는 특수 용도 컴퓨터가 이용될 수 있다. 본 발명은 또한 여기에 설명된 방법 및 기능을 구현할 수 있는 모든 특징을 포함하고, 컴퓨터 시스템에서 로딩될 때 이들 방법 및 기능을 수행할 수 있는 컴퓨터 프로그램 제품에 내장될 수 있다. 본 발명의 문맥에서 컴퓨터 프로그램, 소프트웨어 프로그램, 프로그램, 프로그램 제품, 또는 소프트웨어는 정보 처리 능력을 갖는 시스템으로 하여금 특정 기능을 직접 또는 다음, 즉 (a) 다른 언어, 코드 또는 표기로의 변환; 및/또는 (b) 다른 재료 형태에서의 재생 이후에 수행하도록 의도하는 일 세트의 명령의 임의의 언어, 코드 또는 표기의 임의의 표현을 의미한다.

본 발명은 상기 설명한 특정 실시예와 관련하여 설명되었으나, 많은 대안, 변형 및 변경이 당업자에게 명백함은 분명하다. 따라서, 전술한 본 발명의 실시예는 예시하기 위한 것으로, 한정하는 것이 아니다. 다음의 청구범위에 정의되는 바와 같이 본 발명의 기술적 사상 및 범주로부터 벗어나지 않고서 다양한 변화가 이루어질 수 있다.

Claims

집적 회로의 설계 레이아웃을 선택적으로 스케일링하는 방법으로서,

제조 정보에 기초하여 상기 설계 레이아웃의 적어도 하나의 문제 객체에 대한 스케일링 대상을 식별하는 단계;

각각의 문제 객체에 대하여 기술 기본 규칙 및 방법적 제약을 정의하는 단계;

각각의 문제의 객체에 대한 스케일링 요소를 결정하는 단계;

복수의 스케일링 기술 중 적어도 하나의 어떤 스케일링 기술이 각각의 문제 객체에 적용되어야 하는지 결정하고, 각각의 문제 객체를 각각의 적어도 하나의 스케일링 기술 및 스케일링 요소로써 스케일링하는 단계; 및

어셈블리가 요구되는 경우, 상기 스케일링된 문제 객체를 사용하여 상기 설계를 어셈블하도록 배치 및 라우팅을 수행하는 단계

를 포함하는 집적 회로 설계 레이아웃의 선택적 스케일링 방법.
청구항 1에 있어서,

상기 적어도 하나의 문제의 객체는 층, 영역 및 셀을 포함하는 그룹으로부터 선택되는 것인 집적 회로 설계 레이아웃의 선택적 스케일링 방법.
청구항 1에 있어서,

상기 배치 및 라우팅을 수행하는 단계는 최적화 기반 계층 구조 스케일링 프로그램을 사용하여 각각의 문제의 객체에 대한 합법적인 레이아웃을 생성하는 단계를 포함하는 것인 집적 회로 설계 레이아웃의 선택적 스케일링 방법.
청구항 1에 있어서,

상기 스케일링 요소는 보상(compensation), 새로운 기본 규칙 및 스케일링 배수 중 적어도 하나인 것인 집적 회로 설계 레이아웃의 선택적 스케일링 방법.
청구항 1에 있어서,

상기 스케일링된 객체를 포함한 새로운 설계 레이아웃이 기대되는 행동을 달성하는지 평가하는 단계를 더 포함하는 집적 회로 설계 레이아웃의 선택적 스케일링 방법.
집적 회로의 설계 레이아웃을 선택적으로 스케일링하는 시스템으로서,

청구항 1 내지 청구항 5 중 어느 한 항에 따른 방법의 각각의 단계를 수행하는 수단을 포함하는 집적 회로 설계 레이아웃의 선택적 스케일링 시스템.
집적 회로의 설계 레이아웃을 선택적으로 스케일링하기 위해 내장된 컴퓨터 판독가능한 프로그램 코드를 갖는 컴퓨터 판독가능한 기록매체로서, 청구항 1 내지 청구항 5 중 어느 한 항에 따른 방법의 각각의 단계를 수행하기 위한 프로그램 코드를 포함하는 컴퓨터 판독가능한 기록매체.
제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키는 방법으로서,

제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하는 단계;

테스트 동안 얻어진 제조 정보를 발생하는 단계; 및

상기 설계 레이아웃의 선택적 스케일링을 위한 시스템에 상기 제조 정보를 피드백하는 단계

를 포함하는 집적 회로 설계 레이아웃의 수율 향상 방법.
제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키는 시스템으로서,

제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하는 수단;

각각의 문제 객체에 대한 스케일링 대상을 포함한 제조 정보를 발생하는 수단; 및

상기 설계 레이아웃의 선택적 스케일링을 위한 시스템에 상기 제조 정보를 피드백하는 수단

을 포함하는 집적 회로 설계 레이아웃의 수율 향상 시스템.
제조 동안 집적 회로의 설계 레이아웃의 수율을 향상시키기 위해 내장된 컴퓨터 판독가능한 프로그램 코드를 갖는 컴퓨터 판독가능한 기록매체로서,

제조된 설계 레이아웃을 테스트하고, 문제가 되는 적어도 하나의 문제 객체를 식별하도록 구성된 프로그램 코드;

각각의 문제 객체에 대하여 스케일링 대상을 포함한 제조 정보를 발생하도록 구성된 프로그램 코드; 및

상기 설계 레이아웃의 선택적 스케일링을 위한 시스템에 상기 제조 정보를 피드백하도록 구성된 프로그램 코드

를 포함하는 컴퓨터 판독가능한 기록매체.