CN101040285A - 集成电路选择性缩放 - Google Patents

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Abstract

公开了一种用于按层、单元或基本规则或者它们的组合(130)来选择性地缩放(100)集成电路(IC)设计(200)的方法、系统和程序产品。在设计的生存期期间，可以利用具有工艺和成品率反馈(300)的生产系统将该选择性缩放技术应用到反馈循环(408)中，从而在早期工艺中增加成品率并保留层级。本发明不需要使设计员参与其中实施诸如无掩模制造之类的新技术的成品率改进。

Description

集成电路选择性缩放
技术领域
本发明一般涉及集成电路设计，并且更具体地，涉及按层、区域或单元或者它们的组合来选择性地缩放集成电路设计布图，以达到在早期工艺中增加成品率并保留层级的目的。
背景技术
一种修改现有的超大规模集成(VLSI)电路设计以增加其生产成品率的办法是扩展线路并添加冗余过孔从而减少关键区域并增加过孔的可靠性。然而，在新生产工艺的早期阶段，单独这些布图后修改不足以实现期望的成品率提高。另一种对现有布图的提升成品率的修改是放宽间隔和宽度容限，这可以通过几何缩放处理来实现。然而，当仅试图在特定的设计层上进行这种缩放并且存在特定的其他几何约束或存在层级时，则会出现挑战。例如，可能选择线路后端(back-end-of-line，BEOL)层用于缩放而不改变任何器件尺寸，并且要求从顶层布线至集成电路封装的连接位置保持固定。
如果要保持在被缩放的层和未被缩放的层之间的连接性，那么简单的线性几何缩放(即将设计数据库中每个对象的坐标乘以固定的缩放因子)显然是不够的。很难解决分层级缩放自身的问题。在共同未决的美国专利申请10/438,625(当前未决)中提出了一种方法，该申请的题目为“A Practical Method for Hierarchical-Preserving Layout Optimization ofIntegrated Circuit Layout(一种用于对集成电路布图的保留层级的布图优化的实用方法)”，在此通过参考将其引入。另一种方法是选择性缩放，其中的一个例子公开在授予Regan的美国专利No.6,756,242中。然而，Regan教导了在X方向和Y方向利用不同的缩放因子来缩放整个设计，这在要保持层间连接性的情况下也是不够的。
在半导体生产中，利用一组固定的基本规则来完成设计布图，其中该基本规则是由生产组织提供给设计者的。该基本规则描述了对可生产物的工艺和光刻(lithography)的最佳估计。该基本规则尝试平衡晶片上的芯片密度(侵略性倾向)与可靠的生产结果(保守倾向)。在技术工艺或设计的生存期期间，通过对完成的产品上的和生产线中的故障分析进行“学习”。如果被实施，则该学习可以提高成品率。例如，该基本规则可以发生改变以反映成品率学习。遗憾的是，通常不能发生频繁的和显著的改变，因为任何改变的实施都是昂贵的，因为每一个改变均要求设计者参与修改设计以反映出新的基本规则。更重要的是，任何设计修改通常要求新的掩模，这是极其昂贵的。因此，设计改变在历史上很少发生。如果功能变化要求新的掩模的话(即如果在功能或性能方面存在困难，其要求新的设计反复的话)，或者如果存在重大的成品率问题，其为了实现成本目标促使了新设计反复的话，则可以引入与成品率相关的设计改变。
然而，未来的生产和设计环境提供可以允许该工艺的重大改进的若干重要的方面：首先，已提出无掩模光刻用于将来的技术，如果被实施，则该技术将消除针对变化设计的附加掩模组的成本。第二，改进的仿真和证实能力由于改进的算法、并行处理以及系统架构而可以提供对设计进行更“完整(full-up)”的仿真的能力。在此方式中，在设计的生存期期间，可以通过具有工艺和成品率反馈的生产线将选择性缩放应用到紧密耦合的反馈循环中。在当前的生产和设计环境中，有限的掩模寿命期限为在设计的生存期期间进行周期性布图更新提供了机会。
考虑前述内容，在现有技术中需要解决相关技术的问题。
发明内容
本发明包括用于按层、区域或单元或者它们的组合来选择性地缩放集成电路(IC)设计的方法、系统和程序产品。在设计的生存期期间，可以利用具有工艺和成品率反馈的生产系统将选择性缩放技术应用到反馈循环中，从而在早期工艺中增加成品率并保留层级。本发明不需要使设计者参与提高成品率。
本发明的第一方面针对一种选择性地缩放集成电路设计布图的方法，该方法包括步骤：基于生产信息识别针对设计布图的至少一个问题对象的缩放目标；定义针对每个问题对象的技术基本规则和方法约束；确定针对每个问题对象的缩放因子；确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象；以及，在要求组装的情况下，执行布置和走线以利用缩放的问题对象来组装该设计。
第二方面针对一种选择性地缩放集成电路设计布图的系统，该系统包括：用于基于生产信息识别针对设计布图的至少一个问题对象的缩放目标的装置；用于定义针对每个问题对象的技术基本规则和方法约束的装置；用于确定针对每个问题对象的缩放因子的装置；用于确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象的装置；以及，用于在要求组装的情况下，执行布置和走线以利用缩放的问题对象来组装该设计的装置。
第三方面针对一种用于选择性地缩放集成电路设计布图的计算机程序产品，该计算机程序产品包括其中包含计算机可读程序代码的计算机可用介质，该程序产品包括：配置为基于生产信息识别针对设计布图的至少一个问题对象的缩放目标的程序代码；配置为定义针对每个问题对象的技术基本规则和方法约束的程序代码；配置为确定针对每个问题对象的缩放因子的程序代码；配置为确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象的程序代码；以及，配置为在要求组装的情况下，执行布置和走线以利用缩放的问题对象来组装该设计的程序代码。
第四方面针对一种用于在生产期间提高集成电路设计布图成品率的方法，该方法包括步骤：测试所生产的设计布图并识别是问题的至少一个问题对象；基于在测试期间所获取的生产信息而生成针对每个问题对象的缩放目标；以及将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息利用针对该设计布图的至少一个问题对象的缩放目标来提高成品率。
本发明的第五方面针对一种用于在生产期间提高集成电路设计布图成品率的系统，该系统包括：用于测试所生产的设计布图并识别是问题的至少一个问题对象的装置；用于生成包括针对每个问题对象的缩放目标的生产信息的装置；以及，用于将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息利用针对该设计布图的至少一个问题对象的缩放目标来提高成品率的装置。
本发明的第六方面针对一种用于在生产期间提高集成电路设计布图成品率的计算机程序产品，该计算机程序产品包括其中包含计算机可读程序代码的计算机可用介质，该程序产品包括：配置为测试所生产的设计布图并识别是问题的至少一个问题对象的程序代码；配置为生成包括针对每个问题对象的缩放目标的生产信息的程序代码；以及，配置为将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息而利用针对该设计布图的至少一个问题对象的缩放目标来提高成品率的程序代码。
根据以下对本发明实施例的更具体的描述，本发明的前述特性和其他特性将变得明显。
附图说明
将参考附图对本发明的实施例进行详细描述，其中相同的指示符表示相同的单元，并且其中：
图1示出了根据本发明一个实施例的选择性缩放系统和从该缩放系统中获益的生产系统的框图；
图2示出了图1中系统的操作方法的流程图；以及
图3示出了图1中生产系统的操作的流程图。
具体实施方式
仅为了便于组织，本说明书包括下列标题：I.系统概述；II.操作方法；III.结论
I.系统概述
参考附图，图1是根据本发明一个实施例的集成电路(IC)设计选择性缩放系统100的框图。系统100包括存储器112、处理单元(PU)114、输入/输出设备(I/O)116和总线118。数据库120也可以被提供用于存储与处理任务相关的数据。存储器112包括程序产品122，在被PU114执行的时候，该程序产品122包括以下进一步详细描述的各种功能能力。存储器112(和数据库120)可以包括任何已知类型的数据存储系统和/或传输介质，该传输介质包括磁性介质、光学介质、随机存取存储器(RAM)、只读存储器(ROM)以及数据对象等等。此外，存储器112(和数据库120)可以驻留于包括一种或多种数据存储类型的单个物理位置中，或者可以分布在多个物理系统上。同样地，PU 114可以包括单个处理单元，或分布在一个或多个位置处的多个处理单元。I/O116可以包括任何已知类型的输入/输出设备，其包括网络系统、调制解调器、键盘、鼠标、扫描仪、语音识别系统、CRT、打印机以及磁盘驱动器等等。附加的组件，例如高速缓冲存储器、通信系统以及系统软件等等也可以结合到系统100中。系统100接收待批准的IC设计200，并输出改进的IC设计202。应该认识到，系统100可被结合为较大的IC设计系统的一部分，或者可被提供为单独的系统。
如图1所示，程序产品122可以包括缩放目标识别器124、约束定义器126、缩放因子创建器128、缩放技术确定器130、布置/走线模块132、评估器134以及其他系统组件138。其他系统组件138可以包括此处未特意描述的任何其他必要的功能性。
应当认识到，尽管已将系统100示意为独立系统，但其可被包括为较大的IC设计系统的一部分或作为其外设。将IC设计200输入到系统100中，并且从系统100中输出改进的IC设计202。
下面将更详细地描述生产系统400。
II.操作方法
A.概述
题目为“A Practical Method for Hierarchical-Preserving LayoutOptimization of Integrated Circuit Layout”的共同未决美国专利申请No.10/438,625描述一种用于通过不同的缩放因子对集成电路(IC)设计布图中的不同层进行缩放而不创建所谓的“拆分(pull-aparts)”的方法，即同一层上的两个接触形状在被缩放之后不再接触的情况。在此应用中，教导了一种关于如何通过规定针对分层级设计级别之间的接口的约束并通过示出在缩放期间如何规定分层级单元(例如库和宏)的布置而将这些技术应用到分层级设计的方法。此外，本发明允许对嵌入在整个设计中的不同功能组件进行不同的缩放，而不需进行分解和重新组装。本发明还可用于基于诸如图案匹配、层级、名称等等的任何选择标准，按照尺寸大至且包括整个芯片的区域来进行缩放。因此，本发明允许：a)缩放自身将是一种优化处理—有些缩放目标被满足，而有些缩放目标则没有满足。这允许设计者施加并遵守特定的方法约束(例如管脚位置)。b)当子电路由于缩放结果增长时，对电路的布置进行修改以保留布图拓扑。c)当组装设计时，可以逐组件地应用缩放，或者可以在最后将缩放应用到完全组装后(布置后和布线后)的设计。d)在缩放上允许极高的控制精细度，可以按照组件、层甚或几何位置。
本发明还包括生产成品率提高循环(loop)(图2-3)，其延伸回原始设计，而不涉及原始设计者。该循环可以实时地在生产环境中运行，或者其可以在构建新掩模的时候应用。该流程的有益效果在于其使得生产/设计反馈循环成为比现有循环更加紧密且更加集中的循环。可以为设计设定成本目标，并且布图的尺寸(每个晶片的芯片)相对成品率在设计和工艺的整个生存期中可以自动进行调节，从而满足该目标。
在“无掩模光刻”的情况中，可以在生产中按批应用该优化。在“掩模”情况中，可以在任何需要新掩模组的时候应用该优化。假设掩模的生存期是有限的，那么长期设计可以贯穿多个掩模组。
B.选择性缩放方法
给定基本原则修正分层级IC设计布图和来自生产的描述已知问题的反馈，用针对每个对象的缩放因子来缩放设计布图，该针对每个对象的缩放因子即层、区域和/或单元特定的值。
1.缩放技术
选择性缩放方法可以根据待缩放的部分而实施不同的缩放技术。为了本发明的目的，将对三种不同的缩放技术进行描述。然而，应当认识到，也可以实施其他现在公知的以及今后开发的缩放技术。这三种缩放技术包括：扁平(flat)缩放、最小扰动压缩以及自定义电路缩放。由于这三种技术中的每一种均在其他的美国专利申请中进行了详细描述或者以其他方式为本领域的普通技术人员所公知，因此将不对每一种技术进行详细描述。
a)扁平缩放
对库单元的扁平缩放使用在题目为“A Practical Method forHierarchical-Preserving Layout Optimization of Integrated Circuit Layout”的共同未决美国专利申请No.10/438,625中所描述的技术，以便利用针对不同层/区域的适当的缩放因子来对数据进行缩放。
b)最小扰动压缩
对于具有限定边界方法(例如RLM、比特堆栈)使用的电路，可以使用称为最小扰动(在后文中称为“minpert”)压缩的最长路径分析来计算每个子单元将要增长的量。Minpert压缩在题目为“Circuit AreaMinimization Using Scaling(利用缩放的电路面积最小化)”的美国专利申请10/707,287中进行了描述，在此通过参考将其引入。在该技术中，每个子单元的布置位置被修改，从而在扩大之后它们的边界形状邻接起来。然而，每个宏电路被分层级缩放。
c)自定义电路缩放
对于纯粹的自定义电路，通常以两条途径来缩放宏。第一途径缩放对形状和变换位置进行修改。“变换”是指以X值、Y值、镜像值以及旋转值表示的电路位置。例如电路的位置可以是X＝5，Y＝4，相对X轴进行镜像映射并且旋转90°值(在此例中，点5，4处的形状顶点将首先利用镜像映射移动到5，-4，然后在旋转+90度时移动到4，5)。变换位置修改改变形状的轮廓，从而改变其相对其邻居的位置。在第二途径中，变换位置被舍入为整数值并且利用布图优化器来执行基本原则修补，即适应相邻的形状要求。
2.选择性缩放技术
转至图2，现在将描述根据本发明一个实施例的系统100的操作方法。在步骤S1中，基于来自生产的信息，由缩放目标识别器124来识别针对设计布图的至少一个对象的至少一个缩放目标。这里使用的“对象”表示设计布图的层、区域和/或单元(即一个或多个层、一个或多个区域、一个或多个单元或者它们的组合)。这里所使用的“单元”是IC设计中的任何一个可布置的部分，有些时候称为宏、单元和子单元等等。此外，在特定情况中，“对象”可以包括整个芯片。该步骤可以包括例如由熟悉生产工艺和成品率问题的人员对层、区域和/或单元的手动识别。作为替代，该步骤可以由任何一种现在已知的或今后开发的、能够识别引起成品率问题并且可以是缩放目标的层、区域和/或单元的自动化故障分析系统来实现。此外，步骤S1可以包括确定理想情况下要求多少缩放。“生产信息”可以是可用于识别针对对象的缩放目标的任何信息。生产信息将在下面进行更详细描述。对问题对象进行识别，而不考虑它们是否涉及公知的难以生产的与设计有关的布图图案或涉及与工艺有关的缺陷，例如线路、过孔或印刷不佳的特定层上的其他结构。
在步骤S2中，为每个具有缩放目标的对象定义技术基本规则。之所以要求该步骤是因为缩放可以不只是应用到层。例如，必须定义并遵守应用到诸如布线或管脚之类的对象的间隔基本原则。另外，定义方法约束。例如，定义限制增长、管脚形状、管脚位置、布线轨迹等的单元边界。
在步骤S3中，针对具有缩放目标的每个对象确定缩放因子。“缩放因子”可以是改变现在公知的和今后开发的设计的任何形式。例如，缩放因子可以是一个或多个补偿(例如将此单元增长3％)、新的基本规则(例如将针对该层的间隔改变2纳米)、缩放倍率(例如将该层上的单元降低0.011的因子)等。在步骤S4中，确定多种缩放技术中至少哪一种被应用到每个对象。例如，对于不分层级的扁平单元(例如库单元)，可以利用扁平缩放技术来对该对象进行缩放，即该区域被扁平化，根据扁平缩放技术来确定层级和缩放。对象可以是例如具有X-Y空间的区域。应当认识到，每个对象可以被单独评估，其中对象可以安置在一个将要被缩放的位置，并且可以安置在将不被缩放或可以通过另一缩放因子进行缩放的另一位置。另一个例子是具有边界方法约束的单元，其可以由具有邻接交界形状的子单元的实例来构成。在此情况下，MinPert压缩缩放技术可能是适当的。将利用纯粹的电路缩放技术(即以两条途径)来缩放每个纯粹的自定义电路。
在步骤S5中，根据是否将上述方法应用到如下二者，可能发生两种不同的操作：a)重新组装的对象和芯片，或b)整体组装的电路。在前一种情况中，使用标准布置和走线技术来利用缩放的对象组装设计。在一个实施例中，该步骤包括利用基于优化的分层级程序来产生针对每个对象的合理布图。在后一种情况中，将选择性缩放应用到整体组装的电路上，即芯片是该对象，这消除了重新运行布置和走线的需要。
步骤S6代表一个可选的步骤，在该步骤中，由评估器134对新的设计布图进行评估以确定是否取得了预期的行为。评估器134可以包括：软件和/或硬件，用于比较新的设计布图和老的设计布图；以及仿真器，用于实施设计意图信息(如下定义)；以及检查工具，用于验证实现了预期的行为。该步骤可以在可视化地生成了新的设计层之后来执行，或者在生产运行之后执行。然后可以重复该工艺，如图2所示。
3.示例实施
随后的示意性实施不是穷举性的，并且因此不应当被视为对所附权利要求的限制。在第一例子中，设计中的特定库单元可能要求特定级别的缩放。第二例子包括特定的冗余过孔单元。例如，如果找到引起成品率问题(可能由于光学近似修正(OPC)问题)的特定过孔设置，该特定模型的间隔和设置可以在每次发生时发生改变。(OPC是一种用于改进形状印刷的技术，其正好在进行掩模之前应用。OPC造成由于光学效应和所用光的较小波长从而难于印刷结构而引起的添加或减少。例如，内侧角落，象“L”形的弯曲处，在印刷期间倾向于仅填充少许，从而那些角落很少有槽口被切断。外侧角落，象线路末端，倾向于失圆(round-off)，因此它们会添加小的额外突块)。第三例子包括这样一种情况，其中仅对芯片中特定的金属层(例如M1)的观察存在困难。在此情况下，对该金属层的芯片范围的缩放是必要的。
C.选择性缩放对成品率学习的应用
在连续的基础上或者当利用以下方法来构建新掩模的时候，上述方法可以应用到生产系统400的成品率学习中。以下方法可以作为上述步骤S 1的一部分发生。应当认识到，生产系统400可以包括类似的基于计算机的子系统结构(即PU、I/O、总线、程序产品等等)作为缩放系统。
参考图3，在步骤S101中，设计布图由常规的生产设备402来生产。该步骤包括子步骤S101A，准备用于光刻的设计布图，即常规的数据预备和用于工具的掩模或无掩模数据转化。该步骤可以包括由设计者向生成组织提供设计“意图”信息。该意图信息在对改变至实际的布图形状的仿真期间使用，从而在发生小的布图改变的情况下确保正确的性能和功能。例如，可以提供性能和调整信息和/或功率信息。具体来说，布图指示IC如何静态地工作，而不是其如何动态地工作，即在时钟周期内功率消耗有多快以及功率消耗有多少。意图信息可以包括有关于下列的数据，即有关于从布图中推导出的静态行为，诸如性能和功率之类的预期的动态行为。而且，对相邻电路的噪声或电路分群可以是一条意图信息。电路分群可以指示设置的电路，从而它们不会同时切换，因为如果这样的话将在特定的电源总线上引起实质的压降，从而有一些电路将不能正确地工作。在子步骤S101B中，生产部件。
在步骤S102中，由常规的测试设备404来执行测试。在一个实施例中，测试包括通过获取一种数据来决定操作，其中该数据指示能够在多好的程度上生产对象或特性。例如，线路监视器(例如切口或特殊晶片)可以测量用于以特定斜度(pitch)来印刷嵌入式线路的工艺的能力。在另一实施例中，切口结构可以监视过孔组合的类型针对适印性(printability)的性能。
在步骤S103中，生产信息由生产信息发生器(MI)发生器406生产，并通过任何现在已知的或今后开发的通信机制408，例如网络，而反馈回系统100。MI发生器406可以包括用于生成生产信息的任何机制，包括例如用于确定特定参数何时超过阈值的机制。根据参数，生产信息可以包括，例如：a)由于那些层上不可接受的缺陷而应当被放大至较大尺寸或斜度的层；b)由于出乎意料的优良生产性而可以被缩小至较小尺寸或斜度的层；c)应当被放大至较大尺寸以最小化这些区域中的系统缺陷的设计区域；d)由于那些区域中出乎意料的低缺陷密度而可以被缩小至较小尺寸的设计区域；e)由于不适当的相互作用而不能彼此挨着放置的单元；和/或f)要求修改以变得更加独立于或更能容许邻近单元从而能被彼此挨着放置的单元。相对于上述例子，其中线路监视器测量用于以特定斜度印刷嵌入式线路的工艺的能力：如果可印刷的斜度发生轻微漂移，则可以生成生产信息(下一步骤)使得可以应用上述选择性缩放使设计中实际使用的斜度变窄或加宽。所进行的改变的增量可以非常小，即下文中其通常可视为基本规则改变(例如～10纳米)。类似地，当切口结构监视过孔组合的类型针对适印性的性能时，响应于工艺中的改变，生产信息可以指示过孔中的改变是必要的，例如稍微放大或间隔发生改变。将生产信息反馈回并应用到利用上述选择性缩放方法生产的当前布图。如上所述，生产信息被用于识别针对问题对象的缩放目标。
在将设计移动至新的第二制造设施时，该成品率学习工艺尤其有帮助。第二制造设施对于某些基本规则值很可能具有非常轻微的不同的“优化”点。随着时间推移，可以找到这些点，并且部件数量对于单独的制造设施达到优化。
III.结论
在以上讨论中，可以理解的是，所讨论的方法步骤由执行存储于存储器中的程序产品122的指令的处理器(例如系统100的PU114)来执行。可以理解的是，这里所描述的各种设备、模块、机制以及系统可以以硬件、软件或硬件与软件的组合来实现，并且可以按照所述之外的其他方式进行划分。它们可以由任何类型的计算机系统或适用于执行上述方法的其他设备来实施。硬件与软件的典型组合可以是具有计算机程序的通用计算机系统，在被装载并被执行的时候，该计算机程序控制计算机系统，从而其执行此处所述的方法。作为替代，可以使用特定用途计算机，其包含用于执行本发明的一个或多个功能任务的特定硬件。本发明还可以包含在计算机程序产品中，其包括能够实施此处所述的方法和功能的所有特性，并且当其被装载于计算机系统中时能够执行这些方法和功能。计算机程序、软件程序、程序、程序产品或软件，在当前情况下意味着一组指令的以任何语言、代码或符号形式的任何表达，该组指令旨在使得具有信息处理能力的系统直接或在下列行为之后执行特定功能：(a)转化为另一种语言、代码或符号；和/或(b)以不同的材料形式复制。
尽管已经结合上述的具体实施例对本发明进行了描述，但明显的是，很多种备选、修改以及变型对于本领域普通技术人员来说是显而易见的。因此，以上所阐述的本发明的实施例旨在进行示意而不是限制。在不偏离以下权利要求书所限定的本发明的实质和范围的情况下可以做出多种改变。

Claims (30)

1.一种用于选择性地缩放集成电路设计布图的方法，所述方法包括步骤：
基于生产信息识别针对所述设计布图的至少一个问题对象的缩放目标；
定义针对每个问题对象的技术基本规则和方法约束；
确定针对每个问题对象的缩放因子；
确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象；以及，
在要求组装的情况下，执行布置和走线以利用所述缩放的问题对象来组装所述设计。
2.根据权利要求1所述的方法，其中，所述至少一个问题对象是从包括下列的组中选择出来的：层、区域和单元。
3.根据权利要求1所述的方法，其中，所述布置和走线执行步骤包括利用基于优化的分层级缩放程序来产生针对每个问题对象的合理布图。
4.根据权利要求1所述的方法，其中，所述缩放因子是下列中的至少一种：补偿、新的基本规则和缩放倍率。
5.根据权利要求1所述的方法，其中，所述识别步骤包括：
生产所述设计布图；
测试所生产的设计布图并识别是问题的至少一个问题对象；以及
生成所述生产信息。
6.根据权利要求5所述的方法，其中，所述测试步骤包括通过获取指示能够在多好的程度上生产对象的数据来决定操作并识别所述至少一个问题对象。
7.根据权利要求5所述的方法，其中，所述生产信息生成步骤包括生成针对所述问题对象的缩放目标。
8.根据权利要求1所述的方法，进一步包括步骤：评估包括所述缩放的对象的新设计布图是否实现了预期行为。
9.一种用于选择性地缩放集成电路设计布图的系统，所述系统包括：
用于基于生产信息识别针对所述设计布图的至少一个问题对象的缩放目标的装置；
用于定义针对每个问题对象的技术基本规则和方法约束的装置；
用于确定针对每个问题对象的缩放因子的装置；
用于确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象的装置；以及，
用于在要求组装的情况下，执行布置和走线以利用缩放的问题对象来组装所述设计的装置。
10.根据权利要求9所述的系统，其中，所述至少一个问题对象是从包括下列的组中选择出来的：层、区域和单元。
11.根据权利要求9所述的系统，其中，所述布置和走线执行装置包括用于执行基于优化的分层级缩放从而产生针对每个问题对象的合理布图的装置。
12.根据权利要求9所述的系统，其中，所述缩放因子是下列中的至少一种：补偿、新的基本规则和缩放倍率。
13.根据权利要求9所述的系统，其中，所述识别装置包括：
用于测试生产的设计布图并识别是问题的至少一个问题对象的装置；以及
用于生成所述生产信息的装置。
14.根据权利要求13所述的系统，其中，所述测试装置包括用于通过获取指示能够在多好的程度上生产对象的数据来决定操作并识别所述至少一个问题对象的装置。
15.根据权利要求13所述的系统，其中，所述生产信息生成装置包括用于生成针对所述问题对象的缩放目标的装置。
16.根据权利要求13所述的方法，进一步包括用于评估包括所述缩放的对象的新设计布图是否实现了预期行为的装置。
17.一种用于选择性地缩放集成电路设计布图的计算机程序产品，所述计算机程序产品包括其上包含计算机可读程序代码的计算机可用介质，所述程序产品包括：
配置为基于生产信息识别针对设计布图的至少一个问题对象的缩放目标的程序代码；
配置为定义针对每个问题对象的技术基本规则和方法约束的程序代码；
配置为确定针对每个问题对象的缩放因子的程序代码；
配置为确定多种缩放技术中的至少哪一种将被应用到每个问题对象，并利用相应的至少一种缩放技术和缩放因子来缩放每个问题对象的程序代码；以及，
配置为在要求组装的情况下，执行布置和走线以利用缩放的问题对象来组装所述设计的程序代码。
18.根据权利要求17所述的程序产品，其中，所述至少一个问题对象是从包括下列的组中选择出来的：层、区域和单元。
19.根据权利要求17所述的程序产品，其中，所述布置和走线执行代码包括配置为执行基于优化的层级缩放来产生针对每个问题对象的合理布图的程序代码。
20.根据权利要求17所述的程序产品，其中，所述缩放因子是下列中的至少一种：补偿、新的基本规则和缩放倍率。
21.根据权利要求17所述的程序产品，其中，所述识别代码包括：
配置为测试生产的设计布图并识别是问题的至少一个问题对象的程序代码；以及
配置为生成所述生产信息的程序代码。
22.根据权利要求21所述的程序产品，其中，所述测试代码包括配置为通过获取指示能够在多好的程度上生产对象的数据来决定操作并识别所述至少一个问题对象的程序代码。
23.根据权利要求17所述的程序产品，其中，所述生产信息生成代码包括配置为生成针对所述问题对象的缩放目标的程序代码。
24.根据权利要求17所述的程序产品，进一步包括配置为评估包括所述缩放的对象的新设计布图是否实现了预期行为的程序代码。
25.一种用于在生产期间提高集成电路设计布图成品率的方法，所述方法包括步骤：
测试所生产的设计布图并识别是问题的至少一个问题对象；
生成在所述测试期间获取的生产信息；以及
将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息而利用针对所述设计布图的至少一个问题对象的缩放目标来提高成品率。
26.根据权利要求25所述的方法，其中，所述测试步骤包括通过获取指示能够在多好的程度上生产对象的数据来决定操作。
27.一种用于在生产期间提高集成电路设计布图成品率的系统，所述系统包括：
用于测试所生产的设计布图并识别是问题的至少一个问题对象的装置；
用于生成包括针对每个问题对象的缩放目标的生产信息的装置；以及，
用于将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息而利用针对所述设计布图的至少一个问题对象的缩放目标来提高成品率的装置。
28.根据权利要求27所述的系统，其中，所述测试装置包括用于通过获取指示能够在多好的程度上生产对象的数据来决定操作的装置。
29.一种用于在生产期间提高集成电路设计布图成品率的计算机程序产品，所述计算机程序产品包括其上包含计算机可读程序代码的计算机可用介质，所述程序产品包括：
配置为测试所生产的设计布图并识别是问题的至少一个问题对象的程序代码；
配置为生成包括针对每个问题对象的缩放目标的生产信息的程序代码；以及，
配置为将所述生产信息反馈回用于选择性地缩放设计布图的系统，以基于所述生产信息而利用针对所述设计布图的至少一个问题对象的缩放目标来提高成品率的程序代码。
30.根据权利要求29所述的程序产品，其中，所述测试代码包括配置为通过获取指示能够在多好的程度上生产对象的数据来决定操作的程序代码。
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