JP4333770B2 - マスクパターン作成プログラム、半導体製造方法、マスクパターン作成方法および半導体設計プログラム - Google Patents
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Description
次に、具体的な例として、配線オープン不良の場合を説明する。
次に、具体的な例として、ビア配線不良、および装置管理スペックの設定例を説明する。
・Via Doublingによるランダム歩留り向上分と疎密パターンの増加によるシステマティック歩留り低下分を比較でき、歩留りが最大となるレイアウトを選択できる。
・特開2006−154404号公報に記載の技術によるHot Spot減少でのシステマティック歩留り向上分と、配線ショートのクリティカルエリア増によるランダム歩留り低下分を比較でき、歩留りが最大となるレイアウトを選択できる。
・想定されるプロセスのバラツキに起因するシステマティック歩留りの情報を製造プロセス側へフィードバックすることが可能になる。また、チップレイアウトに応じて、プロセスばらつきによる歩留り低下がない範囲での製造管理スペック設定や、歩留りを低下させない製造管理スペックの設定が可能になる。
・歩留り低下がない範囲、もしくは目標歩留りよりも算出されるシステマティック歩留りが高歩留りの範囲で、最大となるアライメントスペック緩和量の提示が可能である。
・目標歩留りよりも算出されるシステマティック歩留りが低い場合は、目標歩留りを満たすためのアライメントスペックを提示することが可能である。
Claims (6)
- パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域について前記パターンの転写装置で想定される製造プロセスでのばらつき許容範囲のうち最も不良となる条件で行った転写シミュレーションでの転写寸法と所定の許容範囲との比較を行い、前記転写寸法が所定の許容範囲を超える領域を抽出するステップと、
前記ステップで抽出された複数の領域のパターンのデータについて複数の転写条件を各々変化させたプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出するステップと、
前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率を前記複数の領域について合算してから歩留まりを算出するステップと
をコンピュータに実行させるマスクパターン作成プログラム。 - 前記転写寸法が所定の許容範囲を超える領域が複数抽出された場合、当該抽出された複数の領域のうち前記所定の許容範囲からの乖離量が大きい一定数の領域を残して後段の処理対象とする
ことを特徴とする請求項1記載のマスクパターン作成プログラム。 - パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域について前記パターンの転写装置で想定される製造プロセスでのばらつき許容範囲のうち最も不良となる条件で行った転写シミュレーションでの転写寸法と所定の許容範囲との比較を行い、前記転写寸法が所定の許容範囲を超える領域を抽出する工程と、
前記抽出された複数の領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、
前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率を前記複数の領域について合算してから歩留まりを算出する工程と、
前記算出した歩留まりが所定の範囲内である場合、前記設計レイアウトデータによってパターンの転写を行い、半導体装置を製造する工程と
を備えることを特徴とする半導体製造方法。 - 前記複数の領域についての前記転写寸法と前記所定の許容範囲との比較の結果、前記転写寸法が前記所定の許容範囲を超える領域がなかった場合、超える領域が発生するまで前記所定の許容範囲を緩和し、超える領域が発生する直前の許容範囲から製造プロセスの管理スペックを再設定する工程を有する
請求項3記載の半導体製造方法。 - パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域について前記パターンの転写装置で想定される製造プロセスでのばらつき許容範囲のうち最も不良となる条件で行った転写シミュレーションでの転写寸法と所定の許容範囲との比較を行い、前記転写寸法が所定の許容範囲を超える領域を抽出する工程と、
前記抽出された複数の領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、
前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率を前記複数の領域について合算してから歩留まりを算出する工程と、
前記算出した歩留まりと、偶発的に発生するランダム不良による歩留りとを比較し、歩留りが最大となる設計レイアウトデータを選択し、選択した設計レイアウトデータからマスクパターンを作成する工程と
を備えることを特徴とするマスクパターン作成方法。 - パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域について前記パターンの転写装置で想定される製造プロセスでのばらつき許容範囲のうち最も不良となる条件で行った転写シミュレーションでの転写寸法と所定の許容範囲との比較を行い、前記転写寸法が所定の許容範囲を超える領域を抽出するステップと、
前記抽出された複数の領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出するステップと、
前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率を前記複数の領域について合算してから歩留まりを算出するステップと
をコンピュータによって実行させることを特徴とする半導体設計プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007104424A JP4333770B2 (ja) | 2007-04-12 | 2007-04-12 | マスクパターン作成プログラム、半導体製造方法、マスクパターン作成方法および半導体設計プログラム |
US12/099,928 US8924897B2 (en) | 2007-04-12 | 2008-04-09 | Mask pattern design method and semiconductor manufacturing method and semiconductor design program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007104424A JP4333770B2 (ja) | 2007-04-12 | 2007-04-12 | マスクパターン作成プログラム、半導体製造方法、マスクパターン作成方法および半導体設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008262014A JP2008262014A (ja) | 2008-10-30 |
JP4333770B2 true JP4333770B2 (ja) | 2009-09-16 |
Family
ID=39854926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007104424A Expired - Fee Related JP4333770B2 (ja) | 2007-04-12 | 2007-04-12 | マスクパターン作成プログラム、半導体製造方法、マスクパターン作成方法および半導体設計プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8924897B2 (ja) |
JP (1) | JP4333770B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5498258B2 (ja) | 2010-05-20 | 2014-05-21 | 株式会社東芝 | 欠陥解析方法、欠陥解析装置、欠陥解析システム、およびプログラム |
JP2011247957A (ja) * | 2010-05-24 | 2011-12-08 | Toshiba Corp | パターン検査方法および半導体装置の製造方法 |
CN102478761B (zh) * | 2010-11-25 | 2014-01-22 | 无锡华润上华半导体有限公司 | 掩膜版制作方法及系统 |
US8631375B2 (en) * | 2012-04-10 | 2014-01-14 | International Business Machines Corporation | Via selection in integrated circuit design |
US8948495B2 (en) * | 2012-08-01 | 2015-02-03 | Kla-Tencor Corp. | Inspecting a wafer and/or predicting one or more characteristics of a device being formed on a wafer |
US8977988B2 (en) | 2013-04-09 | 2015-03-10 | United Microelectronics Corp. | Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same |
KR102359050B1 (ko) | 2014-02-12 | 2022-02-08 | 에이에스엠엘 네델란즈 비.브이. | 프로세스 윈도우를 최적화하는 방법 |
WO2016045901A1 (en) | 2014-09-22 | 2016-03-31 | Asml Netherlands B.V. | Process window identifier |
WO2016128189A1 (en) | 2015-02-13 | 2016-08-18 | Asml Netherlands B.V. | Process variability aware adaptive inspection and metrology |
US20170061046A1 (en) * | 2015-09-01 | 2017-03-02 | Kabushiki Kaisha Toshiba | Simulation device of semiconductor device and simulation method of semiconductor device |
DE102016124962A1 (de) * | 2016-12-20 | 2018-06-21 | Infineon Technologies Ag | Speichervorrichtung und Verfahren zum Steuern einer Speicherunterstützungsfunktion |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2891524B2 (ja) | 1990-08-23 | 1999-05-17 | 日本アナリスト株式会社 | 酸素定量用黒鉛るつぼ |
US6691297B1 (en) * | 1999-03-04 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI |
US6496958B1 (en) * | 1999-04-27 | 2002-12-17 | Infineon Technologies Richmond, Lp | Yield prediction and statistical process control using predicted defect related yield loss |
JP4064617B2 (ja) | 2000-10-26 | 2008-03-19 | 株式会社東芝 | マスクパターン補正方法、マスクパターン補正装置、マスクパターン補正プログラムを格納した記録媒体、及び半導体装置の製造方法 |
JP4748343B2 (ja) | 2001-04-26 | 2011-08-17 | 大日本印刷株式会社 | ウエーハ転写検証方法 |
US6948141B1 (en) * | 2001-10-25 | 2005-09-20 | Kla-Tencor Technologies Corporation | Apparatus and methods for determining critical area of semiconductor design data |
JP4247104B2 (ja) * | 2003-12-18 | 2009-04-02 | 株式会社東芝 | パターン検証方法、パターン検証システム |
JP4479486B2 (ja) | 2004-11-30 | 2010-06-09 | ソニー株式会社 | マスクパターンの補正方法 |
JP2006253409A (ja) | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 |
US7882456B2 (en) * | 2005-04-09 | 2011-02-01 | Cadence Design Systems, Inc. | Optical lithography correction process |
JP4718914B2 (ja) | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
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US7458060B2 (en) * | 2005-12-30 | 2008-11-25 | Lsi Logic Corporation | Yield-limiting design-rules-compliant pattern library generation and layout inspection |
-
2007
- 2007-04-12 JP JP2007104424A patent/JP4333770B2/ja not_active Expired - Fee Related
-
2008
- 2008-04-09 US US12/099,928 patent/US8924897B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8924897B2 (en) | 2014-12-30 |
US20080256504A1 (en) | 2008-10-16 |
JP2008262014A (ja) | 2008-10-30 |
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A977 | Report on retrieval |
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