JP2008262014A - マスクパターン設計方法および半導体製造方法ならびに半導体設計プログラム - Google Patents

マスクパターン設計方法および半導体製造方法ならびに半導体設計プログラム Download PDF

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Abstract

【課題】システマティック歩留まりを短時間で計算できるようにすること。
【解決手段】本発明は、パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程と（Ｓ１０１〜Ｓ１０９）、前記工程で抽出された領域のパターンのデータについて複数の転写条件を各々変化させたプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と（ステップＳ１１０）、プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出する工程と（Ｓ１１１〜Ｓ１１３）を備える。
【選択図】図１

Description

本発明は、マスクパターンの設計レイアウトデータを用いた転写シミュレーションを行い、パターンデータの検証から歩留まりを算出するマスクパターン設計方法および半導体製造方法ならびに半導体設計プログラムに関する。
従来、製造性を考慮したレイアウト最適化(DFM：Design For Manufacturing)として、スタンダードセルや製品チップなどのさまざまなレイアウトの段階で製造時に不良になりやすいパターンを特定し、不良回避可能なパターンに修正したり、不良になりやすいレイアウトをOPC（Optical Proximity Correction）時に回避するといったレイアウトロバスト化手法が提案されている。
また、レイアウトから予測されるレイヤー毎の不良率から、プロセス改善時に注力すべき工程を特定する方法や、製品の目標歩留りをレイアウトの欠陥に対する実力に応じて各工程別目標歩留まりへの落とし込みなど、レイアウト段階で予測される不良を製造側にフィードバックが実施されている。
これら半導体集積回路の製造プロセスで発生する不良には、製造プロセスに起因するシステマティック不良と偶発的に発生するランダム不良とがある。
特許文献１のマスクパターン補正方法では、半導体集積回路レイアウトの光学的に孤立箇所有するパターンを抽出し、隣接間パターンの終端部あるいは終端縁部分から延びる延長部分を設けることで、光学的に孤立したパターンの存在をできる限りなくすことが可能である。
その結果、半導体集積回路製造におけるリソグラフィ工程のプロセスウィンドウを拡大することができる。すなわち、リソグラフィ工程におけるフォーカス裕度等のプロセス裕度の拡大を図ることができる。したがって、特に、フォーカス変動時、必要なコントラストが得られず、所望の線幅等を得ることができなくなり、配線の線幅減少が生じ、断線や接続不良といったオープンエラー（いわゆるHot Spot）のシステマティック不良の回避を可能としている。
特許文献２では、半導体集積回路の製造プロセスで生じる配線/ビア間のアライメントずれによるシステマティック不良をレイアウトから解析し、エラーになりやすいビアに対して2個打ちを実施するレイアウト変更が行うことが提案されている。
特許文献３では、ウェハ上の転写形状と複数のプロセスコンディションで算出し、転写形状が特定の寸法許容値を満たしていない場合にHot Spotと判断し、寸法許容値からの乖離量からHot Spotを回避するための設計レイアウト指針を作成し、レイアウト変更を実施している。
一方、ランダム不良は、製造工程におけるが異物等の欠陥が配線のオープンやショートやホールのオープンを生じさせることが要因となる。半導体集積回路レイアウトにおいて、ランダム不良を予測する手法としては、欠陥の分布曲線と異物が落ちたときに不良となるクリティカルエリアを用いて歩留りを算出する方法が提案されている（非特許文献１）。
クリティカルエリアとは、製造プロセスの各工程おいて、回路レイアウトが異物等によりオープンやショートとなる致命的箇所の割合を示すものである。ランダム不良対策としてクリティカルエリアの低減を目的として、チップレイアウトの配線時のWire Spreading機能や、単ビア不良を回避するVia Doubling機能は配線ツールにより提供されている。
これらのレイアウトロバスト化手法は、特定の不良要因に対するレイアウト修正が別の不良を引き起こすトレードオフ関係となる場合がある。例えば、特許文献１で提案され手法を用いれば配線層のHot Spotを回避できるが、配線をショートのクリティカルエリアは増加する（図９参照）。また、Via Doubling機能により疎密パターンの組み合わせで生じるHot Spotが発生する可能性がある（図１０参照）。
ここで、レイアウトロバスト化手法を適用すると、歩留り改善効果の上記トレードオフを定量的に検討でき、歩留りが最大となるレイアウトロバスト化手法を選択することが可能となる。
また、ランダム不良に関しては、クリティカルエリアを用いた手法で歩留りの予測が可能である。
その一方、リソグラフィ工程のプロセスばらつきに起因した半導体集積回路の一つの層または複数層間に生じるシステマティック不良(配線オープン/ショート、ビア接続不良、配線-ビアショート、ビア間ショートなど）は、リソグラフィシミュレーション(ウェハ上の仕上がり形状を予測するシミュレーション)を用いてプロセスウィンドウ解析（製造プロセスのバラツキ許容値内（プロセスウィンドウ）の複数のプロセス条件を振ったリソグラフィシミュレーションによりプロセスばらついた場合のウェハ上の転写形状を予測し、それら転写形状が寸法許容値を満たしているかを確認する）を実施し、特定のプロセスパラメータ条件の転写形状が寸法許容値外となる場合、そのプロセス条件の発生確率を歩留り低下分とすることで、歩留りとしての算出が可能である(非特許文献２)。アライメントずれによる配線/ビア間の接続不良に関しても、特許文献２のようなレイアウト段階で擬似的にアライメントずれを表現する手法により算出することが可能である。
このレイアウト段階で予測される不良情報を製造側にフィードバックする目的で、各レイヤー別に欠陥分布とクリティカルエリアから算出されるレイヤー別のランダム歩留りからプロセス改善に注力すべき工程を特定する方法や、製品の目標歩留りを各工程別歩留まりへの落とし込みなどが実施されている。
また、このランダム歩留り情報のフィードバックに加えて、システマティック不良の定量化が可能になれば、レイアウト段階で予測される製造プロセスのバラツキ起因不良を製造側へフィードバックが期待できる。例えば、ビア冗長率の高いレイアウトはアライメントずれに対してロバストなレイアウトであり、歩留りに影響しない範囲でアライメントスペックを緩和し、再生率の低減を行うことも可能である。逆に合わせスペックの範囲内で接続不良が発生した場合、歩留りが低下しないアライメントの装置管理スペックを定義し、プロセスコントロールにフィードバックすることも可能である。
特開２００６−１５４４０４号公報 特開２００６−２５３４０９号公報 特開２００３−４１９６０号公報 C. H. Stapper , "Modeling of Integrated Circuit Defect Sensitivities", IBM J. Res. Develop. アメリカ, 1983年11月, Vol.27, p.549-557 Lars Liebmann, "Reducing DfM to Practice: the Lithography Manufacturability Assessor",Proc. of SPIE, Vol. 6156, 2006
ここで、リソグラフィ工程のプロセスばらつきに起因した半導体集積回路の一つの層または複数層間に生じる不良をプロセスウィンドウ解析により定量化するためには、複数の条件（露光装置のフォーカスや露光量、アライメント、マスクの出来上がりバラツキ等）を設定したリソグラフィシミュレーションを計算する必要がある。
しかしながら、０．１ｃｍ2を超えるようなサイズのレイアウトでは、リソグラフィシミュレーションにかかる処理時間が膨大で、計算を収束させることが不可能である。そのため、レイアウトロバスト化手法によるトレードオフ関係を定量化できす、歩留り的に最適なレイアウトを評価することができない。また、レイアウトから計算されるプロセスのバラツキ起因するシステマティック歩留りの情報を製造プロセス側へフィードバックができないという問題が生じる。
本発明はこのような課題を解決するために成されたものである。すなわち、本発明は、パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程と、前記工程で抽出された領域のパターンのデータについて複数の転写条件を各々変化させたプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出する工程とを備えるマスクパターン設計方法である。
また、本発明は、パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程と、前記抽出された領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出する工程と、前記算出した歩留まりが所定の範囲内である場合、前記設計レイアウトデータによってパターンの転写を行い、半導体装置を製造する工程とを備える半導体製造方法である。
また、本発明は、パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出するステップと、前記抽出された領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出するステップと、前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出するステップとをコンピュータによって実行させる半導体設計プログラムである。
このような本発明では、パターンの設計レイアウトデータを分割した複数の領域の中からパターンの転写シミュレーションによって得られる転写寸法が所定の許容範囲を超える領域を抽出し、その領域についてプロセスウィンドウによる各転写条件での転写シミュレーションを行っている。このため、設計レイアウトデータの中から抽出した領域について詳細な転写シミュレーションを行い、製造歩留まりを短時間で計算できるようになる。
本発明では、例えば０．１ｃｍ2を超えるようなサイズのレイアウトに対して、リソグラフィ工程のプロセスばらつきに起因した半導体集積回路の一つの層または複数層間に生じる不良をプロセスウィンドウ解析により定量化する。
特に、本発明では、レイアウト全面にプロセスウィンドウ解析を実施するのではなく、レイアウト内で各不良が起こりやすいパターン（Hot Spot）を事前に抽出し、抽出されたパターン周辺に対してプロセスウィンドウ解析を実施する。
さらに、すべての抽出パターンのプロセスウィンドウを重ねる（串刺しマップを作成する）ことで、寸法許容値外のパターン一つでもあるプロセスウィンドウを抽出し、このプロセスウィンドウの発生確率を足し合せることでシステマティック歩留り低下分として算出する。
これにより、レイアウト全面にプロセスウィンドウ解析よりも対象となる面積を大幅に小さくできる。このため、計算時間を大幅に削減でき、プロセスのバラツキ起因するシステマティック歩留り計算を短時間で収束させることが可能となる。
したがって、本発明によれば次のような効果がある。すなわち、システマティックの歩留を短時間で定量化することができ、ランダム歩留りとの比較を容易に行うことが可能になる。また、ランダム歩留りとシステマティック歩留りとがトレードオフとなるレイアウトロバスト化手法において、歩留りが最大となるレイアウトを的確に選択することが可能となる。
以下、本発明の実施の形態を図に基づき説明する。なお、本実施形態では、例えば０．１ｃｍ2を超えるようなある程度大きなレイアウトに対して、リソグラフィ工程のプロセスばらつきに起因した半導体集積回路の一つの層または複数層間に生じる不良（Hot Spot）をプロセスウィンドウ解析により歩留りとして定量化する手法を例とする。
図１は、本実施形態に係るマスクパターン設計方法を説明するフローチャートである。先ず、本実施形態の特徴であるレイアウト内でHot Spotとなるパターンを事前に抽出する処理を行う。
すなわち、マスクパターンの設計レイアウトデータを例えばデータベースから取得し（ステップＳ１０１）、レイアウトデータに対してOPC処理を施し、マスクパターンを作成する（ステップＳ１０２）。
次に、作成されたマスクパターンを複数領域に分割し、各領域のデータをリソグラフィシミュレーションに入力し、ウェハ上の転写形状を予測する（ステップＳ１０３〜Ｓ１０４）。この際、転写形状に対して寸法許容値を設定し（ステップＳ１０３）、寸法許容値外パターンを抽出してプロセスウィンドウ解析の対象となる領域（対象パターン）とする。
なお、リソグラフィシミュレーションで設定するプロセスパラメータはプロセスコーナー条件を設定する。ここで、プロセスコーナー条件とは、製造時におけるバラツキ許容値内において不良がもっとも起こりやすいプロセスパラメータのことである。
また、プロセスパラメータは、露光装置のフォーカス、露光量、収差、マスクプロセスに起因したマスク形状誤差、アライメントずれ、エッチングプロセスに起因する寸法変動等が挙げられる。
パターン抽出のためのプロセスコーナー条件でリソグラフィシミュレーションの結果、寸法許容値内となるパターンはプロセスウィンドウ内で歩留り低下がないパターンと判断できる（ステップＳ１０５〜Ｓ１０６）。したがって、プロセスウィンドウ解析の対象を寸法許容値外パターンに絞っても、入力レイアウトに対してプロセスウィンドウ解析を実施した場合と同じの歩留り算出結果が得られる。
各システマティック不良は、配線オープンは転写形状線幅、配線ショート・配線-ビア間ショート・ビア間ショートは転写形状間スペース、コンタクト・ビアの接続不良はコンタクト・ビアと配線レイヤーの被り面積で表され、それぞれに対して寸法許容値を設定する。
プロセスコーナー条件でのリソグラフィシミュレーションの結果、かなりの数（例えば、３０個以上）のパターンがある抽出される場合は、許容寸法からの乖離量を取得し（ステップＳ１０７）、この乖離量が大きいものから、一定数（例えば、２０個程度）を抽出する（ステップＳ１０８〜Ｓ１０９）。
なお、抽出されるパターンに類似形状がある場合は、許容寸法からの乖離量が大きいもののみを残し、それ以外は対象から除く。また、すべてのパターンの転写形状が寸法許容値内ならば、リソグラフィ工程のプロセスばらつきに起因の歩留り低下がないとしてフロー終了となる。
次に、対象パターンに対してプロセスウィンドウ解析を実施する（ステップＳ１１０〜Ｓ１１１）。周辺パターンの光学的な影響を正確に考慮するために、パターンの座標を中心として、１〜１０μｍ□程度をシミュレーション領域とする。
プロセスウィンドウ解析では、製造プロセスのバラツキ許容値内でプロセスパラメータを複数条件で変動させて転写形状を予測し、寸法許容値外となる条件を抽出する（ステップＳ１１２）。例として、フォーカスと露光量とを製造バラツキ許容値の範囲で一定の刻み幅で変動させた条件を表１に示す（表１：フォーカス許容値±０．１５μｍ、刻み０．０５μｍ、露光量許容値±３％、刻み１％、７×７＝４９条件）。
Figure 2008262014
そして、対象パターンすべてにプロセスウィンドウ解析を実施し、エラーがあるプロセスパラメータ条件を抽出する。そして、すべての対象パターンのプロセスウィンドウを重ねる（串刺しマップ）ことで、エラーが一つでもあるプロセスパラメータ条件を抽出する。
各プロセスパラメータ条件は、その発生確率が求めることができる。製造装置の各プロセスパラメータの変動は、バラツキ許容値内で正規分布に基づき変動すると想定でき、ここから各プロセスパラメータの発生確率から計算可能である。
表２は、表１のプロセスパラメータが正規分布（3σ＝バラツキ許容値）で変動しているとして、各プロセスパラメータ(４９条件)の発生確率を計算したものである。また、通常は露光装置の各プロセスパラメータばらつきは製造時にモニターされており、そのバラツキデータから発生確率を求めることができる。
Figure 2008262014
そして、最終的に、串刺しマップでエラーとなっているプロセスパラメータ条件の発生確率の総和をとり、入力されたレイアウトのシステマティック歩留り低下分として算出する（ステップＳ１１３）。
図２は、プロセスウィンドウの串刺しマップを示す模式図である。この例では、入力されたパターンレイアウトに対して、Hot Spotの対象パターンが２つ（パターン１とパターン２）のプロセスウィンドウ解析結果を模式的に示した例である。
図中、Y1〜Y49はそれぞれのプロセスウィンドウの発生確率を表している。パターン１はY1, Y2, Y3, Y43, Y44, Y45に対応するプロセス条件で寸法許容値外となり、パターン２はY1, Y2, Y8, Y9, Y36, Y37, Y43, Y44に対応するプロセス条件で寸法許容値外となっている（図中網掛け部分参照）。パターン１とパターン２の結果を重ね合わせると串刺しマップとなり、Y1, Y2, Y3, Y8, Y9, Y36, Y37, Y43, Y44, Y45に対応するプロセス条件でエラーとなる。そして、これらの総和＝Y1+Y2+Y3+Y8+Y9+Y36+Y37+Y43+Y44+Y45が、このレイアウトのシステマティック歩留り低下分となる。
（配線オープン不良の例）
次に、具体的な例として、配線オープン不良の場合を説明する。
最小パターン１２０ｎｍのＣｕ配線工程の配線オープン不良を考えた場合、例えば露光装置のフォーカスと露光量のプロセスパラメータを変動させることで、リソグラフィ工程のプロセスばらつきに起因した配線オープン不良をシミュレーションすることが可能である。
露光装置のフォーカスと露光量のバラツキ許容値はフォーカス±０．１５μｍ、ドーズ±３％であるとすると、配線オープンの場合のプロセスコーナー条件として、フォーカス−０．１５μｍ、露光量−３％と設定し、シミュレーションを実施する。また、Ｃｕ線幅の寸法許容値を１００ｎｍ以上と設定する。
図３に、最小パターン１２０ｎｍの配線オープン不良パターンの例を示す。この例では、寸法許容値１００nmに対して、フォーカス−０．１５μｍ、露光量−３％の条件にて、転写形状が７１ｎｍとなり、寸法許容値１００ｎｍを大きく下回っている。
表３は、図３の配線オープン不良に対して、表１のプロセスパラメータの刻み幅にてプロセスウィンドウ解析を実施した結果である。
Figure 2008262014
寸法許容値１００ｎｍ未満となっているフォーカスと露光量の組み合わせが２０条件あり（表３網掛け部分参照）、表２の発生確率を用いれば、この２０条件の発生率の総和は２．０％であり、これが図２の配線オープン不良のシステマティック歩留り低下とすることができる。
ここで、特開２００６−１５４４０４号公報に記載される技術を用いて図３に示す配線オープンのホットスポット形状を回避したパターンを図４に示す。隣接パターンからの延長部を設けることで、Hot Spotを回避している。しかし、配線間のスペースが狭くなり、異物等の欠陥による配線ショート不良の発生確率が増加している。配線ショート不良はクリティカルエリアを用いた手法で歩留りとして算出が可能であり、このランダム歩留り低下と配線オープン不良のシステマティック歩留りの向上分を比較し歩留りとして最適なレイアウトを選択することが可能である。
（ビア接続不良、および装置管理スペックの設定の例）
次に、具体的な例として、ビア配線不良、および装置管理スペックの設定例を説明する。
アライメントずれによるビア接続不良を考えた場合、例えばビア層およびビア層と接続する配線層における露光装置のフォーカスと露光量およびビアのアライメントずれのプロセスパラメータを変動させることで、プロセスばらつきに起因したビア接続不良をシミュレーションすることが可能である。
図５に、ビア径１００ｎｍ、アライメントばらつき許容値±３０ｎｍ（８方向）、寸法許容値として配線層のビアかぶり面積５０％以上に設定したビア接続不良を模式的に示している。
ここで、ワーストコーナー条件でのシミュレーションの結果が寸法許容値内のパターンのみの場合には、装置管理のアライメントスペックの緩和を検討することができる。
図６にアライメントスペックの緩和量を求めるフローチャートを示す。先ず、マスクパターンの設計レイアウトデータを例えばデータベースから取得し（ステップＳ２０１）、レイアウトデータに対してOPC処理を施し、マスクパターンを作成する（ステップＳ２０２）。
次に、作成されたマスクパターンを複数領域に分割し、各領域のデータをリソグラフィシミュレーションに入力し、ウェハ上の転写形状を予測する（ステップＳ２０３〜Ｓ２０４）。この際、転写形状に対して寸法許容値を設定し（ステップＳ２０３）、寸法許容値外パターンを抽出してプロセスウィンドウ解析の対象となる領域（対象パターン）とする。
そして、パターン抽出のためのプロセスコーナー条件でリソグラフィシミュレーションの結果、寸法許容値内とならない場合は（ステップＳ２０５でＮｏ）、図１に示す歩留まり算出フローチャートへ進む。
一方、パターン抽出のためのプロセスコーナー条件でリソグラフィシミュレーションの結果、寸法許容値内となる場合は（ステップＳ２０５でＹｅｓ）、繰り返し数ＮをＮ＝１に設定し（ステップＳ２０６）、従来のアライメントスペック（MA）に対して設定可能なアライメントスペックの刻み幅（ΔMA）分ずつ緩和したプロセスパラメータでリソグラフィシミュレーションを寸法許容値外のパターンが生じるまで繰り返す（N=1, 2, 3,…）（ステップＳ２０７〜Ｓ２０８）。これから、歩留り低下が生じない範囲でアライメントスペックが最大となる値をMA+ΔMA×（N-1）で与えることができ（ステップＳ２０９）、装置管理スペックの再設定の数値として提示可能である。
また、寸法許容値外のパターンがある場合にも、計算される歩留り低下がより小さければ許容できる。これは、歩留り低下が許容できる数値（目標歩留り）が設定されている場合に、計算される歩留り低下が目標歩留り低下分より小さければ許容できる。
図７に目標歩留りに応じたアライメントスペックの緩和量を求めるフローチャートを示す。先ず、図１に示すフローチャートによって、ビア接続不良の歩留まり低下分を算出する（ステップＳ３０１）。そして、目標より高い歩留まりか否かによって処理が分けられる（ステップＳ３０２）。
ここで、目標より高い歩留まりの場合（ステップＳ３０２でＹｅｓ）、繰り返し数ＮをＮ＝１に設定し（ステップＳ３１１）、従来のアライメントスペック（MA）に対して設定可能なアライメントスペックの刻み幅（ΔMA）分ずつ緩和し、システマティック歩留り低下分が目標歩留り低下分を超えるまで繰り返す（N=1, 2, 3,…）（ステップＳ３１２〜Ｓ３１４）。これから、歩留り低下が生じない範囲でアライメントスペックが最大となる値をMA+ΔMA×（N-1）で与えることができ（ステップＳ３１５）、装置管理スペックの再設定の数値として提示可能である。
一方で、目標歩留りに対して歩留り低下が大きい場合には（ステップＳ３０２でＮｏ）、目標歩留りを満たすためのアライメントスペックを提示することが可能である。すなわち、繰り返し数ＮをＮ＝１に設定し（ステップＳ３２１）、従来のアライメントスペック（MA）に対して設定可能なアライメントスペックの刻み幅（ΔMA）分ずつ厳しく設定し、システマティック歩留り低下が目標歩留りを満たすまで繰り返す（N=1, 2, 3,…)（ステップＳ３２２〜Ｓ３２４）。これから、製造プロセスバラツキを考慮した歩留り低下が生じない範囲で、アライメントスペックが最大となる値をMA-ΔMA×Nで与えることができ（ステップＳ３２５）、装置管理スペックの再設定の数値として提示可能である。
本実施形態によれば、次のような実施の効果が得られる。
・Via Doublingによるランダム歩留り向上分と疎密パターンの増加によるシステマティック歩留り低下分を比較でき、歩留りが最大となるレイアウトを選択できる。
・特開２００６−１５４４０４号公報に記載の技術によるHot Spot減少でのシステマティック歩留り向上分と、配線ショートのクリティカルエリア増によるランダム歩留り低下分を比較でき、歩留りが最大となるレイアウトを選択できる。
・想定されるプロセスのバラツキに起因するシステマティック歩留りの情報を製造プロセス側へフィードバックすることが可能になる。また、チップレイアウトに応じて、プロセスばらつきによる歩留り低下がない範囲での製造管理スペック設定や、歩留りを低下させない製造管理スペックの設定が可能になる。
・歩留り低下がない範囲、もしくは目標歩留りよりも算出されるシステマティック歩留りが高歩留りの範囲で、最大となるアライメントスペック緩和量の提示が可能である。
・目標歩留りよりも算出されるシステマティック歩留りが低い場合は、目標歩留りを満たすためのアライメントスペックを提示することが可能である。
上記説明した本実施形態に係るマスクパターン設計方法は、各工程（フローチャートで示す各ステップ）をコンピュータ（パーソナルコンピュータやワークステーション等の電子計算機）によって実行させる半導体設計プログラムとして適用することが可能である。これにより、本実施形態のマスクパターン設計方法をコンピュータでの処理で実現することができる。また、本実施形態のマスクパターン設計方法を適用した半導体設計プログラムは、ディスク媒体に記録されたり、ネットワークを介して配信されたり、各ステップの一部をネットワーク経由で別なコンピュータで実行したりする構成も可能である。
図８は、本実施形態の半導体設計プログラムを実行するシステム構成の一例を示す模式図である。すなわち、ネットワークを介してワークステーションやサーバが接続された構成で、ワークステーションには配線シミュレータや転写シミュレータ等の設計プログラムツールがインストールされている。本実施形態の半導体設計プログラムはこれら設計プログラムツールの一部に組み込まれていたり、独立したプログラムツールとしてインストールされている。
サーバには、各種マスクのパターンレイアウト等のデータが蓄積されている。したがって、本実施形態の半導体設計プログラムを利用するには、ネットワークを介してデータベースからワークステーションにマスクマスクパターンのデータを読み込み、上記説明した演算を行うことになる。
また、本実施形態の半導体設計プログラムが複数のモジュールで構成されている場合には、全てのモジュールが一つのワークステーションにインストールされている場合のほか、他のワークステーションやサーバに個々のモジュールが分散して配置され、ネットワークを介してこれらのモジュールを呼び出して実行する構成でも考えられる。
そして、このような半導体設計プログラムによって設計されたマスクを用いて、半導体装置を製造すれば、的確な歩留まりのもとで効率的な生産を行うことが可能となる。
本実施形態に係るマスクパターン設計方法を説明するフローチャートである。 プロセスウィンドウの串刺しマップを示す模式図である。 最小パターン１２０ｎｍの配線オープン不良パターンの例を示す模式図である。 配線オープンのホットスポット形状を回避したパターンの例を示す模式図である。 ビア接続不良の例を示す模式図である。 アライメントスペックの緩和量を求める処理を説明するフローチャートである。 目標歩留りに応じたアライメントスペックの緩和量を求める処理を説明するフローチャートである。 システム構成の例を示す模式図である。 光学的に孤立をできる限り無くしたパターンの例を示す模式図である。 Via Doubling機能によりHot Spotが発生したパターンの例を示す模式図である。

Claims (6)

  1. パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程と、
    前記工程で抽出された領域のパターンのデータについて複数の転写条件を各々変化させたプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、
    前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出する工程と
    を備えることを特徴とするマスクパターン設計方法。
  2. 前記転写寸法が所定の許容範囲を超える領域が複数抽出された場合、各領域について各々前記プロセスウィンドウによる各転写条件での転写シミュレーションを行い、各領域について前記転写寸法が許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率を各領域について合算してから歩留まりを算出する
    ことを特徴とする請求項１記載のマスクパターン設計方法。
  3. 前記複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程では、当該パターンの転写装置で想定される製造プロセスでのばらつき許容範囲のうち最も不良となる条件で行った転写シミュレーションでの転写寸法と前記所定の許容範囲との比較を行う
    ことを特徴とする請求項１記載のマスクパターン設計方法。
  4. 前記転写寸法が所定の許容範囲を超える領域が複数抽出された場合、当該抽出された複数の領域のうち前記所定の許容範囲からの乖離量が大きい一定数の領域を残して後段の処理対象とする
    ことを特徴とする請求項１記載のマスクパターン設計方法。
  5. パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出する工程と、
    前記抽出された領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出する工程と、
    前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出する工程と、
    前記算出した歩留まりが所定の範囲内である場合、前記設計レイアウトデータによってパターンの転写を行い、半導体装置を製造する工程と
    を備えることを特徴とする半導体製造方法。
  6. パターンの設計レイアウトデータを複数の領域に分割して、当該複数の領域のうち前記パターンの転写シミュレーションから得られる転写寸法が所定の許容範囲を超える領域を抽出するステップと、
    前記抽出された領域のパターンのデータについて複数の転写条件の各々を振ったプロセスウィンドウを設定し、当該プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法を算出するステップと、
    前記プロセスウィンドウによる各転写条件での転写シミュレーションから得られる転写寸法が所定の許容範囲を超える転写条件を抽出し、当該転写条件についての発生確率から歩留まりを算出するステップと
    をコンピュータによって実行させることを特徴とする半導体設計プログラム。
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