JP2006253409A - 歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 - Google Patents
歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 Download PDFInfo
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Abstract
【課題】 従来の歩留り解析方法では、単一レイヤに対する製造上発生するダストの影響による歩留を解析する物であり、レイヤ間を跨る接続不良による歩留低下を予測できるものではなかった。
【解決手段】 レイアウトＣＡＤデータ上で半導体製造工程で生ずるアライメントずれを擬似的に再現し、配線層間を接続するビアの面積値からアライメントズレによる歩留まり不良を解析する。またこの際、クリティカルパス等接続不良の発生による回路遅延への影響の高い部位に限定する等の重み付けを行う。
【選択図】 図１５
【解決手段】 レイアウトＣＡＤデータ上で半導体製造工程で生ずるアライメントずれを擬似的に再現し、配線層間を接続するビアの面積値からアライメントズレによる歩留まり不良を解析する。またこの際、クリティカルパス等接続不良の発生による回路遅延への影響の高い部位に限定する等の重み付けを行う。
【選択図】 図１５
Description
本発明は、歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置に係り、特に、マスクの合わせズレや配線の接続孔（以下、ビア）の形成不良による配線層を跨る接続不良に起因する歩留りの解析に関する。
従来、半導体製品における歩留り解析方法として、特許文献１に記載の方法が知られているが、この方法によれば、半導体製造装置内で発生する異物によって、半導体チップ上の配線等のパターン要素同士が短絡する数をシミュレーションし、半導体製品の歩留り解析を行っている。この方法では製品製造前に製品単位での歩留り解析が可能であり、採算性の検討や、異物除去の管理等を重点的に行うべき半導体製造装置を特定するのに有効である。
従来の歩留り解析手法では、半導体チップ上の配線等のパターン要素同士が短絡する数をシミュレーションしているが、この手法では、半導体製造工程で生じるマスクの合わせズレや配線の接続孔（以下、ビア)の形成不良による配線層を跨る接続不良に起因する歩留りを解析することができなかった。
本発明は、前記実情に鑑みてなされたもので、配線層を跨る接続不良を測定する手段を提供することにより高精度な歩留り解析を可能にし、またこの解析の実行結果に基いてレイアウト修正等の改善を可能とし、歩留り率の向上を効率よく行うこと目的としている。
本発明は、前記実情に鑑みてなされたもので、配線層を跨る接続不良を測定する手段を提供することにより高精度な歩留り解析を可能にし、またこの解析の実行結果に基いてレイアウト修正等の改善を可能とし、歩留り率の向上を効率よく行うこと目的としている。
上記課題を解決するために、本発明の歩留り解析方法は、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに含まれる異なる配線層の配線同士を接続する接続孔(以下、ビア)パターンを所定の値だけ変更するパターン変更ステップと、前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップと、前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップと、前記重なりパターン面積算出ステップより算出した面積値に基づいて、歩留りを評価する評価ステップとを有することを特徴とする。
また本発明の請求項２に記載の歩留り解析方法は、前記パターン変更ステップが、前記ビアパターンを所定の方向に、前記所定の値だけ移動するパターンシフトステップであるものを含む。
すなわち、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに含まれる異なる配線層の配線同士を接続する接続孔(以下、ビア)パターンを所定の値で上下左右、右上、左上、右下、左下の方向に移動させるパターンシフトステップと、前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップと、前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップと、前記重なりパターン面積算出ステップより算出した面積値に基づいて歩留りを評価する評価ステップを有することを特徴とする。
すなわち、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに含まれる異なる配線層の配線同士を接続する接続孔(以下、ビア)パターンを所定の値で上下左右、右上、左上、右下、左下の方向に移動させるパターンシフトステップと、前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップと、前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップと、前記重なりパターン面積算出ステップより算出した面積値に基づいて歩留りを評価する評価ステップを有することを特徴とする。
また請求項３に記載の歩留り解析方法は、上記パターン変更ステップが前記ビアパターンを所定の値だけ拡大するパターン拡大ステップに置き換えたことを特徴とする。
また、請求項４記載の歩留り解析方法は、上記パターンシフトステップに先立ち、前工程として、半導体集積回路の配線における遅延変動の影響を受けやすいネットリストに該当する配線パターン及びビアパターンをレイアウトパターンＣＡＤデータから抽出するネットリスト選択ステップを有することを特徴とする。
また、請求項５記載の歩留り解析方法は、上記ネットリスト選択ステップで選択するネットリストが、クリティカルパスであることを特徴とする。
また、請求項６記載の歩留り解析方法は、上記ネットリスト選択ステップで選択するネットリストが、クロックラインであることを特徴とする。
また、請求項７記載の歩留り解析方法は、上記パターンシフトステップに先立ち、前工程として、レイアウトパターンＣＡＤデータに対して、光学的近接効果補正（以下、ＯＰＣ）を実施するＯＰＣ実施ステップと、前記ＯＰＣ実施ステップから出力されたＯＰＣパターンデータに対し、半導体製造におけるリソグラフィ工程で生じる光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動等をシミュレーションするシミュレーション実施ステップと、前記シミュレーション実施ステップの結果をレイアウトパターンＣＡＤデータと同じ書式のデータに変換するパターン変換ステップを有することを特徴とする。
また、請求項８記載の歩留り解析方法は、上記パターンシフトステップに先立ち、前工程として、半導体製造においてレイアウトパターンＣＡＤデータを各レイヤ毎に分割してマスクを形成する際のマスク精度や、前記マスク同士の重ね合わせ精度等に応じて各レイヤ毎に第３の所定の値を設定するパターンシフト量決定ステップを有することを特徴とする。
また、請求項９記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段に、半導体製造においてレイアウトパターンＣＡＤデータを各レイヤ毎に分割してマスクを形成する際のマスク精度や、前記マスク同士の重ね合わせ精度等に応じて重なりパターン面積算出ステップから出力された面積値に所定の係数を乗ずる第１の面積値重み付けステップを配することを特徴とする。
また、請求項１０記載の歩留り解析方法は、上記パターンシフトステップに先立ち、前工程として、ビアパターンを第１の値で拡大或いは縮小する第１のビアパターンサイジングステップと、ビアパターンを第２の値で拡大或いは縮小する第２のビアパターンサイジングステップとを配することを特徴とする。
また、請求項１１記載の歩留り解析方法は、前記重なりパターン面積算出ステップの後段にウエハ上に形成されるビアホールとその上層配線との接触部の面積、及び下層配線との接触部の面積が異なる場合にその面積比に応じて、配線重なりパターン面積算出ステップから出力された上層配線とビアパターンとの面積値、或いは下層配線とビアパターンとの面積値に対して第６の所定の係数を乗ずる第２の面積値重み付けステップを配することを特徴とする。
また、請求項１２記載の歩留り解析方法は、前記重なりパターン抽出ステップの後段に、前記重なりパターン抽出ステップで抽出した重なりパターンのうち、半導体集積回路のクリティカルパスやクロック信号ライン等のネットリストに属する重なりパターンに対して所定の値で拡大或いは縮小する第３の重なりパターンサイジングステップを配することを特徴とする。
また、請求項１３記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段に前記重なりパターン面積算出ステップから出力された面積値のうち、半導体集積回路のクリティカルパスやクロック信号ライン等のネットリストに属する配線パターンとビアパターンとの重なり部分のパターンの面積値に対して所定の係数を乗ずる第３の面積値重み付けステップを配することを特徴とする。
また、請求項１４記載の歩留り解析方法は、前記重なりパターン面積算出ステップの後段に異なる配線層の配線同士の重なり部に２個以上のビアパターンが含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、重なりパターン抽出ステップの後段に、ダブルビア抽出ステップで抽出したビアパターンに該当するパターンを所定の値で拡大或いは縮小する第４のビアパターンサイジングステップを配することを特徴とする。
また、請求項１５記載の歩留り解析方法は、前記第４のビアパターンサイジングステップを配する代わりに重なりパターン面積算出ステップの後段に異なる配線層の配線同士の重なり部に２個以上のビアパターン（ダブルビア）が含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、前記重なりパターン面積算出ステップから出力された面積値のうち、ダブルビア抽出ステップで抽出したビアパターンに該当するパターンの面積値に対して所定の係数を乗ずる第４の面積値重み付けステップを配することを特徴とする。
また、請求項１６記載の歩留り解析方法は、異なる配線層の配線同士の重なり部に２個以上のビアパターン（ダブルビア）が含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、第４のビアパターンサイジングステップを配する代わりにダブルビア抽出ステップの後段に、前記ダブルビア抽出ステップで抽出したビアパターンに該当するパターンを削除するダブルビア部重なりパターン削除ステップを配することを特徴とする。
また、請求項１７記載の歩留り解析方法は、前記評価ステップが、前記重なりパターン面積算出ステップより算出した面積値があらかじめ決定された基準値よりも小さい場合にエラーパターンとして出力するエラー出力ステップを含むことを特徴とする。
また、請求項１８記載の歩留り解析方法は、上記エラー出力ステップを配する代わりに前記評価ステップは、前記重なりパターン面積算出ステップの後段に、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに対して重なりパターン面積算出ステップより出力された面積値毎に重なりパターンの個数をカウントし面積値と個数のグラフを作成するグラフ生成ステップを配することを特徴とする。
また、請求項１９記載の歩留り解析方法は、請求項１６記載の歩留り解析方法において、重なりパターン抽出ステップの後段に、本歩留まり解析方法の入力となる半導体集積回路データのクロック周波数等の入力回路データ固有の情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第５の重なりパターンサイジングステップを配することを特徴とする。
また、請求項２０記載の歩留り解析方法は、上記第５の重なりパターンサイジングステップを配する代わりに前記重なりパターン面積算出ステップの後段に、本歩留まり解析方法の入力となる半導体集積回路データのクロック周波数等の入力回路データ固有の情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第５の面積値重み付けステップを配することを特徴とする。
また、請求項２１記載の歩留り解析方法は、上記歩留り解析方法において、重なりパターン抽出ステップの後段に、製造装置やプロセスタイプ等のプロセス情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第６の重なりパターンサイジングステップを配することを特徴とする。
また、請求項２２記載の歩留り解析方法は、上記第６の重なりパターンサイジングステップを配する代わりに、重なりパターン面積算出ステップの後段に、製造装置やプロセスタイプ等のプロセス情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第６の面積値重み付けステップを配することを特徴とする。
また、請求項２３記載の歩留り解析方法は、前記エラー出力ステップの後段に、エラー出力ステップより出力されたエラーパターンの個数から配線パターンとビアパターンの接続抵抗に起因する歩留り率を算出する第１の歩留まり率算出ステップと、レイアウトパターンＣＡＤデータの面積と単位面積あたりの歩留り率（Ｄ０値）を乗じる第２の歩留り率算出ステップと、前記第１の歩留まり率算出ステップと第２の歩留り率算出ステップの出力を乗ずる第３の歩留まり率算出ステップを配することを特徴とする。
また、請求項２４記載の半導体装置の設計方法は、前記歩留り解析方法の後段に、前記歩留り解析方法の実施結果に基いて、レイアウトパターンＣＡＤデータに対して修正を加えるレイアウト修正ステップを配することを特徴とする。
また、請求項２５記載の半導体装置の設計方法は、上記レイアウト修正ステップが異なる配線層の配線同士の重なり部に存在するビアパターンが１個のときに、２個以上のビアパターンを配置することを特徴とする。
また、請求項２６記載の歩留り改善方法は、上記レイアウト修正ステップが、ビアと配線とのオーバーラップ部の配線パターンを拡大しオーバーラップ領域を拡張することを特徴とする。
また、請求項２７記載の半導体集積回路装置は、請求項１乃至２３のいずれかの歩留まり解析方法を実施して設計されたことを特徴とする。
また、請求項２８記載の半導体集積回路装置は、請求項２４乃至２６のいずれかの半導体集積回路装置の設計方法を実施して形成されたものであることを特徴とする。
従来の歩留り解析手法では、半導体チップ上の配線等のパターン要素同士が短絡する数をシミュレーションしているが、この手法では、半導体製造工程で生じるマスクの合わせズレによる配線層を跨る接続不良に起因する歩留りを解析することができなかったのに対し、この方法によれば、パターン変更ステップにより半導体製造工程においてリソグラフィ工程で生ずる半導体マスクデータ同士の合わせズレをＣＡＤデータ上で擬似的に再現し、重なりパターン抽出ステップ及び重なりパターン面積算出ステップにより、半導体マスクデータ同士の合わせズレが発生した際の、配線パターンとビアパターンとの接触面積を抽出し、評価ステップで、前記重なりパターン面積算出ステップで算出した接触面積の減少を、配線パターンとビアパターンとの接触抵抗値の増加と置き換え、この接触抵抗値の増加が半導体集積回路の設計の仕様上、或いは半導体プロセス仕様上許容できない値であるかどうかを評価するようにしており、以上のステップにより、配線層を跨る接続不良を測定する手段を提供することにより高精度な歩留り解析を行うことができる。
本発明の請求項２記載の歩留まり解析方法によれば、パターンシフトステップにより、パターンをシフトするのみで、半導体製造工程においてリソグラフィ工程で生ずる半導体マスクデータ同士の合わせズレをＣＡＤデータ上で擬似的に再現し、重なりパターン抽出ステップ及び重なりパターン面積算出ステップにより、半導体マスクデータ同士の合わせズレが発生した際の、配線パターンとビアパターンとの接触面積を抽出しているため、容易に高精度の評価が可能となる。
また、請求項３記載の歩留まり解析方法によれば、前記パターンシフトステップをパターン拡大ステップに置き換えることにより、パターンシフトステップで上下左右、右上、左上、右下、左下へのパターンの移動を簡略化し、ＣＡＤデータの図形処理に要する時間を短縮することができる。
また請求項４記載の歩留まり解析方法によれば、ネットリスト選択ステップを有することにより、半導体集積回路のクリティカルパスやクロック信号ライン等配線における遅延変動の影響を受けやすいネットリストに該当する配線パターン及びビアパターンをレイアウトパターンＣＡＤデータから抽出した後、以降の重なりパターン抽出ステップ等のステップを実施するので、扱うＣＡＤデータ量を削減、且つ図形処理に要する時間を短縮でき、更には抵抗値変動の影響の大きな部位の歩留まり解析を効率よく行うことができる。
また請求項５記載の歩留まり解析方法によれば、ネットリスト選択ステップで選択するネットリストが抵抗値変動の影響の大きいクリティカルパスである場合には、特に効率よく歩留まり解析を行なうことができる。
また請求項６記載の歩留まり解析方法によれば、ネットリスト選択ステップで選択するネットリストが抵抗値変動の影響の特に大きく遅延を受けやすいクロックラインであるとき、特に効率よく歩留まり解析を行なうことができる。
また請求項７記載の歩留り解析方法によれば、上記パターンシフトステップの前工程として、レイアウトパターンＣＡＤデータに対して、光学的近接効果補正（以下、ＯＰＣ）を実施するＯＰＣ実施ステップと、前記ＯＰＣ実施ステップから出力されたＯＰＣパターンデータに対し、半導体製造におけるリソグラフィ工程における光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動等をシミュレーションするシミュレーション実施ステップと、前記シミュレーション実施ステップの結果をレイアウトパターンＣＡＤデータと同じ書式のデータに変換するパターン変換ステップを有することにより、ウエハ上に形成されるパターンイメージのシミュレーション結果を用いて、配線パターン及びビアパターンの重なりパターンを抽出して歩留り解析を行うので、レイアウトＣＡＤパターンデータを用いる場合に比べてより高精度な歩留り解析を行うことができる。
また、請求項８記載の歩留り解析方法によれば、上記パターンシフトステップの前工程として、半導体製造においてレイアウトパターンＣＡＤデータをレイヤ毎に分割してマスクを形成する際のマスク精度や、前記マスク同士の重ね合わせ精度等に応じて各レイヤ毎に所定の値を設定するパターンシフト量決定ステップを有することにより、半導体製造工程で用いる露光装置毎に生じるアライメントずれの差異や露光装置で用いるマスク毎のマスク精度の違い等を考慮して所定の値を設定し、パターンシフト量を決定するので、請求項１記載の歩留り解析方法に比べてより精度よく歩留り解析を行うことができる。
また請求項９記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段に、半導体製造においてレイアウトパターンＣＡＤデータを各レイヤ毎に分割してマスクを形成する際のマスク精度や、前記マスク同士の重ね合わせ精度等に応じて重なりパターン面積算出ステップから出力された面積値に所定の係数を乗ずる第１の面積値重み付けステップを配することにより、半導体製造工程で用いる露光装置毎に生じるアライメントずれの差異や露光装置で用いるマスク毎のマスク精度の違い等を考慮して所定の係数を決定し、重なりパターン面積算出ステップより出力された面積値に所定の係数を乗ずることで、請求項６記載の歩留り解析方法と同様により精度よく歩留り解析を行うことができ、且つ請求項６記載の歩留り解析方法では、各レイヤ毎に設定したパターンシフト量に基いて、パターンシフトステップで各レイヤ毎に図形処理を行っているのに比べ、面積値に係数を乗ずるという単純な乗算を行うだけであるため、高速に歩留り解析を行うことができる。
また請求項１０記載の歩留り解析方法は、上記パターンシフトステップの前工程として、ビアパターンを第１の値で拡大或いは縮小する第１のビアパターンサイジングステップと、ビアパターンを第２の値で拡大或いは縮小する第２のビアパターンサイジングステップとを配することで、半導体製造工程で生じるビアの断面形状が長方形で無い場合、即ち、ビアとその上面で接する配線との接触面積、及びビアとその下面で接する配線との接触面積が異なる場合の、それぞれの接触面積の違いを第１のビアパターンサイジングステップでビアパターンを第１の値で拡大或いは縮小し、第２のビアパターンサイジングステップでビアパターンを第２の値で拡大或いは縮小することによりレイアウトパターンＣＡＤデータ上で再現することにより請求項１記載の歩留り解析方法に比べてより高精度な歩留り解析を行うことができる。
また請求項１１記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段にウエハ上に形成されるビアとその上層配線との接触部の面積、及び下層配線との接触部の面積が異なる場合にその面積比に応じて、配線重なりパターン面積算出ステップから出力された上層配線パターンとビアパターンとの面積値、或いは下層配線パターンとビアパターンとの面積値に対して所定の係数を乗ずる第２の面積値重み付けステップを配することで、請求項８記載の歩留り解析方法における第１の値と第２の値の比を所定の係数として設定し、重なりパターン面積算出ステップより出力された面積値にこの所定の係数を乗ずることで、請求項１０記載の歩留り解析方法と同様により精度よく歩留り解析を行うことができ、且つ請求項１０記載の歩留り解析方法では、ビアとその上面で接する配線との接触面積、及びビアとその下面で接する配線との接触面積が異なる場合の、それぞれの接触面積の違いを第１のビアパターンサイジングステップでビアパターンを第１の値で拡大或いは縮小し、第２のビアパターンサイジングステップでビアパターンを第２の値で拡大或いは縮小することによりレイアウトパターンＣＡＤデータ上で再現した後、パターンシフトステップで各レイヤ毎に図形処理を行っているのに比べ、面積値に係数を乗ずるという単純な乗算を行うだけであるため高速に歩留り解析を行うことができる。
また、請求項１２記載の歩留り解析方法は、上記重なりパターン抽出ステップの後段に、前記重なりパターン抽出ステップで抽出した重なりパターンのうち、半導体集積回路のクリティカルパスやクロック信号ライン等のネットリストに属する重なりパターンに対して所定の値で拡大或いは縮小する第３の重なりパターンサイジングステップを配することで、配線とビアとの接続抵抗の増減による遅延変動が回路動作に影響を与える度合いに応じて、重なりパターンを拡大或いは縮小して面積を制御するので、エラー出力ステップから出力された歩留り解析結果の中で歩留り改善対策の必要性の高い、クリティカルパスやクロック信号ライン等のネットリストに属する部位をより大きなエラーをして表示することが可能になり、歩留り解析の効率をより向上させることができる。ここで重なりパターンを縮小する場合とは、動作が高速過ぎる場合に遅延を生じさせる必要がある場合などであり、一方重なりパターンを拡大する場合とは隣接パターンに接触するような場合である。
また、請求項１３記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段に前記重なりパターン面積算出ステップから出力された面積値のうち、半導体集積回路のクリティカルパスやクロック信号ライン等のネットリストに属する配線パターンとビアパターンとの重なり部分のパターンの面積値に対して所定の係数を乗ずる第３の面積値重み付けステップを配することで、配線とビアとの接続抵抗の増減による遅延変動が回路動作に影響を与える度合いに応じて、重なりパターンの面積値に係数を乗じて制御するので、エラー出力ステップから出力された歩留り解析結果の中で歩留り改善対策の必要性の高い、クリティカルパスやクロック信号ライン等のネットリストに属する部位をより大きなエラーをして表示することが可能になり、歩留り解析の効率をより向上させることができ、且つ請求項１２記載の歩留り解析方法では、クリティカルパスやクロック信号ライン等のネットリストに属する部位の重なりパターンに対して第３の重なりパターンサイジングステップで図形処理を行っているのに比べ、面積値に所定の係数を乗ずるという単純な乗算を行うのみであるため高速に歩留り解析を行うことができる。
また、請求項１４記載の歩留り解析方法は、上記重なりパターン面積算出ステップの後段に異なる配線層の配線同士の重なり部に２個以上のビアパターンが含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、重なりパターン面積算出ステップの後段にダブルビア抽出ステップで抽出したビアパターンに該当するパターンを所定の値で拡大或いは縮小する第４のビアパターンサイジングステップを配することにより、ダブルビアの部位では、アライメントずれ等による配線パターンとビアパターンとの接触面積の減少による接続抵抗値の上昇を抑制できるため、歩留り改善のための修正の優先順位を下げることができるので、ダブルビアパターンを拡大或いは縮小することで、ダブルビアパターン以外の部位を相対的により大きなエラーとして表示することが可能になり、より歩留り解析の効率を向上させることができる。
また、請求項１５記載の歩留り解析方法は、上記第４のビアパターンサイジングステップを配する代わりに重なりパターン面積算出ステップの後段に前記重なりパターン面積算出ステップから出力された面積値のうち、ダブルビア抽出ステップで抽出したビアパターンに該当するパターンの面積値に対して所定の係数を乗ずる第４の面積値重み付けステップを配することにより、ダブルビアの部位では、アライメントずれ等による配線パターンとビアパターンとの接触面積の減少による接続抵抗値の上昇を抑制できるため、歩留り改善のための修正の優先順位を下げることができるので、ダブルビアパターンを拡大或いは縮小することで、ダブルビアパターン以外の部位を相対的により大きなエラーとして表示することが可能になり、請求項１記載の歩留り解析方法に比べて歩留り解析の効率を向上させることができる。そしてさらに、且つ請求項１３記載の歩留り解析方法では、ダブルビアパターンに対して、第４のビアパターンサイジングステップで図形処理を行っているのに比べ、面積値に所定の係数を乗ずるという単純な乗算を行うだけであるため高速に歩留り解析を行うことができる。
また、請求項１６記載の歩留り解析方法は、上記第４のビアパターンサイジングステップを配する代わりにダブルビア抽出ステップの後段に、前記ダブルビア抽出ステップで抽出したビアパターンに該当するパターンを削除するダブルビア部重なりパターン削除ステップを配することにより、ダブルビアの部位では、アライメントずれ等による配線パターンとビアパターンとの接触面積の減少による接続抵抗値の上昇を抑制できるため、歩留り改善のための修正の優先順位を下げることができるので、ダブルビアパターンを削除し、以降の重なりパターン抽出ステップ、及び重なりパターン面積算出ステップ、エラー出力ステップの対象外とすることで、ダブルビアパターン以外の部位のエラーのみを出力することが可能になり、歩留り解析の効率をより向上させることができる。そしてまた、請求項１４の歩留り解析方法では、ダブルビアパターンに対して、第４のビアパターンサイジングステップで図形処理を行い、請求項１５記載の歩留り解析方法では、ダブルビアパターンに対して所定の係数との乗算を行う場合に比べて、より高速に歩留り解析を行うことができる。
また、請求項１７記載の歩留り解析方法は、前記評価ステップが、エラー出力ステップにおいて、前記重なりパターン面積算出ステップで算出した接触面積の減少を、配線パターンとビアパターンとの接触抵抗値の増加と置き換え、この接触抵抗値の増加が半導体集積回路の設計の仕様上、或いは半導体プロセス仕様上許容できない値であれば、該当する重なりパターンをエラーパターンとして出力するようにしているため、より効率よくエラーを出力することができ、高精度な歩留り解析を行うことができる。
また、請求項１８記載の歩留り解析方法は、上記エラー出力ステップを配する代わりに半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに対して重なりパターン面積算出ステップより出力された面積値毎に重なりパターンの個数をカウントし面積値と個数のグラフを作成するグラフ生成ステップを配することにより、本歩留り解析方法の実施結果をグラフ化するので複数のレイアウトパターンＣＡＤデータでの本歩留り解析方法の実施結果の比較を容易にし、歩留り改善の対策が必要なレイアウトパターンＣＡＤデータの選択を容易に行うことができる。
また、請求項１９記載の歩留り解析方法は、上記歩留り解析方法において、重なりパターン抽出ステップの後段に、本歩留まり解析方法の入力となる半導体体集積回路データのクロック周波数等の入力回路データ固有の情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第５の重なりパターンサイジングステップを配することにより、複数のレイアウトパターンＣＡＤデータでの本歩留り解析方法の実施結果をグラフ化し比較する際に、各々の入力回路データ毎に設定した半導体集積回路の動作周波数等の接続抵抗増加による遅延発生の影響を受けやすい入力回路データ固有の情報に基づく重み付けがなされるため、請求項１５記載の歩留り解析方法に比べ半導体体集積回路データのクロック周波数等を加味した入力回路データ同士の比較を容易に行うことができる。
また、請求項２０記載の歩留り解析方法は、請求項１９記載の第５の重なりパターンサイジングステップを配する代わりに重なりパターン面積算出ステップの後段に、本歩留まり解析方法の入力となる導体集積回路データのクロック周波数等の入力回路データ固有の情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第５の面積値重み付けステップを配することにより、複数のレイアウトパターンＣＡＤデータでの本歩留り解析方法の実施結果をグラフ化し比較する際に、各々の入力回路データ毎に設定した半導体集積回路の動作周波数等の接続抵抗増加による遅延発生の影響を受けやすい入力回路データ固有の情報に基づく重み付けがなされるため、請求項１９記載の歩留り解析方法に比べ半導体体集積回路データのクロック周波数等を加味した入力回路データ同士の比較を容易に行うことができ、且つ請求項１５記載の歩留り解析方法では、重なりパターンに対して、第５のビアパターンサイジングステップで図形処理を行っているのに比べ、面積値に所定の係数を乗ずるという単純な乗算を行うのみであるため高速に歩留り解析を行うことができる。
また、請求項２１記載の歩留り解析方法は、請求項２０記載の歩留り解析方法において、重なりパターン抽出ステップの後段に、製造装置やプロセスタイプ等の情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第６の重なりパターンサイジングステップを配することにより、請求項１５記載の歩留り解析方法において、複数の製造装置やプロセスタイプの入力回路データを本歩留り解析方法によりグラフ化し比較する際に、複数の製造装置やプロセスタイプ毎の重み付けがなされるため、請求項１５記載の歩留り解析方法に比べ複数の製造装置やプロセスタイプ等を加味して入力回路データ同士の比較を容易に行うことができる。
また、請求項２２記載の歩留り解析方法は、請求項２１記載の第５の重なりパターンサイジングステップを配する代わりに、重なりパターン面積算出ステップの後段に、製造装置やプロセスタイプ等のプロセス情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第５の面積値重み付けステップを配することにより、請求項１８記載の歩留り解析方法において、複数の製造装置やプロセスタイプの入力回路データを本歩留り解析方法によりグラフ化し比較する際に、複数の製造装置やプロセスタイプ毎の重み付けがなされるため、請求項１８記載の歩留り解析方法に比べ複数の製造装置やプロセスタイプ等を加味して入力回路データ同士の比較を容易に行うことができ、且つ請求項２１記載の歩留り解析方法では、重なりパターンに対して、第６のビアパターンサイジングステップで図形処理を行っているのに比べ、面積値に所定の係数を乗ずるという単純な乗算を行うだけであるため高速に歩留り解析を行うことができる。
また、請求項２３記載の歩留り解析方法は、上記エラー出力ステップの後段に、エラー出力ステップより出力されたエラーパターンの個数から配線パターンとビアパターンの接続抵抗に起因する歩留り率を算出する第１の歩留まり率算出ステップと、入力回路データの面積と単位面積あたりの歩留り率（Ｄ０値）を乗じる第２の歩留り率算出ステップと、前記第１の歩留まり率算出ステップと第２の歩留り率算出ステップの出力を乗ずる第３の歩留まり率算出ステップを配することにより、アライメントずれによる配線パターンとビアパターンの接触面積の減少によって生ずる接続抵抗の増加が原因となる歩留り率と、欠陥不良に起因する歩留り率を合算した歩留り率を算出するため、入力回路データの総歩留り率を高精度に解析することができる。
このように本発明は、上記問題を克服し、配線層を跨る接続不良を測定する手段を提供することにより高精度な歩留り解析を可能にし、またこの解析方法の実行結果に基いてレイアウト修正等の改善を可能とし、歩留り率の向上を効率よく行うことができる。
（実施の形態１）
図１は本発明の実施の形態１における歩留り解析方法を示すフロー図である。
図２は、この方法を実施するための装置を示す図、図３乃至図６は本発明の実施の形態１におけるフロー図を説明する図である。
本実施の形態１では、図１にフローチャートを示すように、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータから所望のレイヤを選択し、レイヤ抽出を行なう（レイヤ抽出ステップｓ１０１）。そしてこの抽出されたレイヤにおいて、異なる配線層の配線同士を接続するビアパターンを所定の値で上、下、左、右、右上、左上、右下、左下の８方向に移動させるパターンシフトステップｓ１０２と、前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップｓ１０３と、前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップｓ１０４と、前記重なりパターン面積算出ステップより算出した接触面積の減少を、配線パターンとビアパターンとの接触抵抗値の増加と置き換え、この接触抵抗値の増加が半導体集積回路の設計の仕様上、或いは半導体プロセス仕様上許容できない値であれば、該当する重なりパターンをエラーパターンとして出力するエラー出力ステップｓ１０５とを含むようにしたことを特徴とする。
図１は本発明の実施の形態１における歩留り解析方法を示すフロー図である。
図２は、この方法を実施するための装置を示す図、図３乃至図６は本発明の実施の形態１におけるフロー図を説明する図である。
本実施の形態１では、図１にフローチャートを示すように、半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータから所望のレイヤを選択し、レイヤ抽出を行なう（レイヤ抽出ステップｓ１０１）。そしてこの抽出されたレイヤにおいて、異なる配線層の配線同士を接続するビアパターンを所定の値で上、下、左、右、右上、左上、右下、左下の８方向に移動させるパターンシフトステップｓ１０２と、前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップｓ１０３と、前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップｓ１０４と、前記重なりパターン面積算出ステップより算出した接触面積の減少を、配線パターンとビアパターンとの接触抵抗値の増加と置き換え、この接触抵抗値の増加が半導体集積回路の設計の仕様上、或いは半導体プロセス仕様上許容できない値であれば、該当する重なりパターンをエラーパターンとして出力するエラー出力ステップｓ１０５とを含むようにしたことを特徴とする。
図１のレイヤ抽出ステップｓ１０１では、入力された半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータから配線パターンやビアパターン等のパターンを各レイヤ毎にデータを分割し出力する。
パターンシフトステップｓ１０２では、レイヤ抽出ステップｓ１０１より出力されたビアパターンを、第１の所定の値（ｓ１）でレイアウトパターンＣＡＤデータの座標系のｘ方向、ｙ方向、斜め方向等に移動させ、移動したパターンをシフトビアパターンとして出力する。ここでｄ１は第１層配線及び第２層配線のマスクと、ビアのマスクとの相対的なアライメントずれ量とする。
パターンシフトステップｓ１０２では、レイヤ抽出ステップｓ１０１より出力されたビアパターンを、第１の所定の値（ｓ１）でレイアウトパターンＣＡＤデータの座標系のｘ方向、ｙ方向、斜め方向等に移動させ、移動したパターンをシフトビアパターンとして出力する。ここでｄ１は第１層配線及び第２層配線のマスクと、ビアのマスクとの相対的なアライメントずれ量とする。
そして重なりパターン抽出ステップｓ１０３では、レイヤ抽出ステップｓ１０１から出力された配線パターンとパターンシフトステップｓ１０２から出力されたシフトビアパターンとの図形論理積演算処理を行い、配線パターンとシフトビアパターン重なり部分を重なりパターンとして出力する。
重なりパターン面積算出ステップｓ１０４では、重なりパターン抽出ステップｓ１０３から出力された重なりパターンの各々の面積を算出し出力する。
さらにエラー出力ステップｓ１０５では、重なりパターン面積算出ステップｓ１０４から出力された重なりパターンの面積が、第２の所定の値（Ａｚ）より小さい場合に、その面積を有する重なりパターンをエラーパターンとして出力する。ここでＡｚは配線パターンとビアパターンの間の接続抵抗としての許容値より決定される値とする。
そしてこれらの各ステップは、図２に示される設計支援装置としてのコンピュータシステムによって実行される。設計支援装置としてのコンピュータシステムは、コンピュータとハードディスクを備えている。コンピュータは内部メモリ１０００とＣＰＵ２０００を備えている。ハードディスクは上記の各ステップをコンピュータによって実行せしめるための設計支援プログラム３０００とレイアウトデータ４０００を格納している。コンピュータは設計支援プログラム３０００に記述された手順に従って、ハードディスクからレイアウトデータ４０００を読み出し、ＣＰＵ２０００は読み出されたレイアウトデータ４０００に対して、内部メモリ１０００を適宜用いながら所望の演算を行うことにより上記各ステップを実行する。これによって、歩留まり解析が行われることとなる。
次に、本発明の方法を実際のパターン例を参照しつつ説明する。図３乃至６において１１１ａ〜ｃは第１層配線の配線パターンを示しており、１１１ｄ〜ｇは第１層配線と第２層配線の間のビアパターンを示しており、１１１ｈ〜ｊは第２層配線の配線パターンを示している。
図３においては、配線パターン１１１ａからビアパターン１１１ｄを経由して配線パターン１１１ｈに接続し、配線パターン１１１ｈからビアパターン１１１ｅを経由して配線パターン１１１ｂに接続し、配線パターン１１１ｆからビアパターン１１１ｆを経由して配線パターン１１１ｃに接続し、配線パターン１１１ｃからビアパターン１１１ｇを経由して配線パターン１１１ｊに接続している。
図４においては、１１２ｄ〜ｇはビアパターン１１１ｄ〜ｇをｘ方向、ｙ方向それぞれに距離ｄ１だけ移動させたシフトビアパターンである。
図５においては、１１３ｄ〜ｇはシフトビアパターン１１２ｄ〜ｇと配線パターン１１１ａ〜ｃとの重なりパターンである。
図６においては、１１４ｄ〜ｇはシフトビアパターン１１２ｄ〜ｇと配線パターン１１１ｈ〜ｊとの重なりパターンである。
ｄ１は第１の所定の値で、ビアパターン１１１ｄ〜ｇのシフトビアパターン１１２ｄ〜ｇへの移動量であり、半導体製造工程で用いる露光装置毎に生じるマスク同士の重ね合わせ誤差（アライメントずれ）によって決定される値である。
図３において、Ａ０はビアパターン１１１ｄ〜ｇと配線パターン１１１ａ〜ｃ、１１１ｈ〜ｊとの重なり部位の面積値であり、この値はアライメントズレが発生しない場合の面積値を表し、図５において、Ａ１は重なりパターン１１３ｄ、１１３ｅの面積値、即ち、シフトビアパターン１１２ｄ、１１２ｅと配線パターン１１１ａ、１１１ｂとの重なり部位の面積値を表す。
また、図５において、Ａ２は重なりパターン１１３ｆ、１１３ｇの面積値、即ち、シフトビアパターン１１２ｆ、１１２ｇと配線パターン１１１ｃとの重なり部位の面積値を表す。
また、図５において、Ａ２は重なりパターン１１３ｆ、１１３ｇの面積値、即ち、シフトビアパターン１１２ｆ、１１２ｇと配線パターン１１１ｃとの重なり部位の面積値を表す。
図６において、Ａ３は重なりパターン１１４ｄ、１１４ｅの面積値、即ち、シフトビアパターン１１２ｄ、１１２ｅと配線パターン１１１ｈとの重なり部位の面積値を表し、Ａ４は重なりパターン１１４ｆ、１１４ｇの面積値、即ち、シフトビアパターン１１２ｆ、１１２ｇと配線パターン１１１ｉ、１１１ｊとの重なり部位の面積値を表す。
次に、以上の構成における本発明の実施の形態１の動作を説明する。
まず初めに配線パターン１１１ａ〜ｃ、ｈ〜ｊ及びビアパターン１１１ｄ〜ｇからなるレイアウトパターンＣＡＤデータをレイヤ抽出ステップｓ１０１に入力する。レイヤ抽出ステップ１０１では、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン１１１ａ〜ｃ、第２層配線の配線パターン１１１ｈ〜ｊ、第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇを出力する（図３）。
まず初めに配線パターン１１１ａ〜ｃ、ｈ〜ｊ及びビアパターン１１１ｄ〜ｇからなるレイアウトパターンＣＡＤデータをレイヤ抽出ステップｓ１０１に入力する。レイヤ抽出ステップ１０１では、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン１１１ａ〜ｃ、第２層配線の配線パターン１１１ｈ〜ｊ、第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇを出力する（図３）。
次にパターンシフトステップｓ１０２では、レイヤ抽出ステップｓ１０１から出力されたビアパターン１１１ｄ〜ｇに対して、ｘ方向、ｙ方向に第１の所定の値ｄ１の距離で移動させ、シフトビアパターン１１２ｄ〜ｇとして出力する（図４）。シフトビアパターン１１２ｄ〜ｇは、半導体製造工程で生じるアライメントずれをＣＡＤデータ上で擬似的に再現したデータを表す。
次に重なりパターン抽出ステップｓ１０３では、パターンシフトステップから出力されたシフトビアパターン１１２ｄ〜ｇと第１層配線の配線パターン１１１ａ〜ｃ、及びシフトビアパターン１１２ｄ〜ｇと第２層配線の配線パターン１１１ｈ〜ｊとの重なり部分のパターンを図形論理積演算処理により求め、重なりパターン１１３ｄ〜ｇ、１１４ｄ〜ｇを出力する（図５）。重なりパターン１１３ｄ〜ｇは第１層配線とビアとの接触部位を表し、重なりパターン１１４ｄ〜ｇは第２層配線とビアとの接触部位を表す。
次に重なりパターン面積算出ステップｓ１０４で、重なりパターン抽出ステップｓ１０３から出力された重なりパターン１１３ｄ〜ｇ、１１４ｄ〜ｇの面積値Ａ１〜４を算出する。
ここで、配線パターンとビアパターンの接触部位の面積値は、簡易的に配線パターンとビアパターンの間の抵抗値に反比例するので、本来、半導体製造工程でのアライメントずれが発生しなかった場合の配線パターンとビアパターンとの接触部位の面積値Ａ０に比べた場合に、アライメントずれが発生した場合の配線パターンとビアパターンとの接触部位の面積値Ａ１〜Ａ４の減少は、抵抗値の増加を表す。
ここで、配線パターンとビアパターンの接触部位の面積値は、簡易的に配線パターンとビアパターンの間の抵抗値に反比例するので、本来、半導体製造工程でのアライメントずれが発生しなかった場合の配線パターンとビアパターンとの接触部位の面積値Ａ０に比べた場合に、アライメントずれが発生した場合の配線パターンとビアパターンとの接触部位の面積値Ａ１〜Ａ４の減少は、抵抗値の増加を表す。
最後にエラー出力ステップｓ１０５にて、重なりパターン面積値Ａ１〜４と第２の所定の値（Ａｚ）とを比較する。ここで（Ａ２、Ａ４）＜（Ａｚ）＜（Ａ１、Ａ３）とすると、面積値Ａ２、Ａ４を有する重なりパターン１１３ｆ、１１３ｇ、１１４ｆ、１１４ｇをエラーデータとして出力する。
以上のように本発明の実施の形態１によると、半導体製造工程においてリソグラフィ工程で生ずる半導体マスクデータ同士の合わせズレをＣＡＤデータ上で擬似的に再現し、半導体マスクデータ同士の合わせズレが発生した際の、配線パターンとビアパターンとの接触面積を抽出し、接触面積の減少を、配線パターンとビアパターンとの接触抵抗値の増加と置き換え、この接触抵抗値の増加が半導体集積回路の設計の仕様上、或いは半導体プロセス仕様上許容できない値であれば、該当する重なりパターンをエラーパターンとして出力するので、配線層を跨る接続不良に起因する歩留りを解析することができる。
尚、パターンシフトステップｓ１０２でビアパターンを移動させる際の第１の所定の値としたが、レイヤ毎に用いる半導体製造装置が異なり半導体マスクデータ同士の合わせズレ量が異なる場合や用いるマスクの精度の違い等によりレイヤ毎に第１の所定の値を変更することにより、より高精度に配線層を跨る接続不良に起因する歩留りを解析することが可能である。
また、パターンシフトステップｓ１０２を、パターンシフトステップｓ１０２でビアパターンを移動させる際の第1の所定の値と同値でビアパターンの図形拡大処理を施すパターン拡大ステップに置き換えることにより、半導体マスクデータ同士の合わせズレ量による配線パターンとビアパターンとの接触面積を算出していたものを、合わせズレ量による配線パターンとビアパターンとの接触面積減少の発生余裕度に置き換えて、ビアパターン毎の相対的な接触面積の変化を捉える配線層を跨る接続不良に起因する歩留りを解析することも可能である。この場合、パターンシフトステップｓ１０２ではビアパターンを４方向乃至８方向にシフトさせる必要があるのを、ビアパターンの拡大処理に置き換えることができるため、ＣＡＤデータのデータ処理時間、及びデータ量の増加を抑制することができる。
（実施の形態２）
図７は本発明の実施の形態２における歩留り解析方法を示すフロー図である。
図７のｓ１０１〜ｓ１０５の各ステップは図１に示した実施の形態１と同様の構成とする。本実施の形態では、レイヤ抽出ステップｓ１０１の後段にビアパターン補正ステップｓ２０１を追加したことを特徴とするものである。ビアパターン補正ステップｓ２０１は、レイヤ抽出ステップｓ１０１より出力されたビアパターンに対して、補正処理を行い補正ビアパターンを出力するようにしたことを特徴とする。
図７は本発明の実施の形態２における歩留り解析方法を示すフロー図である。
図７のｓ１０１〜ｓ１０５の各ステップは図１に示した実施の形態１と同様の構成とする。本実施の形態では、レイヤ抽出ステップｓ１０１の後段にビアパターン補正ステップｓ２０１を追加したことを特徴とするものである。ビアパターン補正ステップｓ２０１は、レイヤ抽出ステップｓ１０１より出力されたビアパターンに対して、補正処理を行い補正ビアパターンを出力するようにしたことを特徴とする。
図８はビアパターン補正ステップｓ２０１の具体例として、ウエハ上に形成されるパターンイメージをシミュレーションした結果を用いる場合のフロー図である。
図８のｓ２１１はＯＰＣ実施ステップであり、図７のレイヤ抽出ステップｓ１０１より出力された第１層配線の配線パターン、第２層配線の配線パターン、第１層配線と第２層配線の間のビアパターンに対して半導体製造におけるリソグラフィ工程における光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動を補正する光学的近接効果補正（ＯＰＣ）を実施しＯＰＣパターンを出力する。
図８のｓ２１１はＯＰＣ実施ステップであり、図７のレイヤ抽出ステップｓ１０１より出力された第１層配線の配線パターン、第２層配線の配線パターン、第１層配線と第２層配線の間のビアパターンに対して半導体製造におけるリソグラフィ工程における光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動を補正する光学的近接効果補正（ＯＰＣ）を実施しＯＰＣパターンを出力する。
そして、シミュレーション実施ステップｓ２１２では、ＯＰＣ実施ステップｓ２１１より出力されたＯＰＣパターンに対して半導体製造におけるリソグラフィ工程における光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動等のシミュレーションを行い、シミュレーションパターンを出力する。
さらにパターン変換ステップｓ２１３では、シミュレーション実施ステップｓ２１２より出力されたシミュレーションパターンをレイヤ抽出ステップｓ１０１から出力されたパターンと同様の書式に変換して出力する。
図９（ａ）乃至（ｃ）、図１０（ａ）乃至（ｃ）、図１１乃至図１４は、図７及び図８の本発明の実施の形態２のフロー図の説明図である。
図９（ａ）乃至（ｃ）の２１１ａ〜ｃは第１層配線の配線パターン１１１ａ〜ｃに対して、ＯＰＣを施したＯＰＣパターンである。
図９（ｂ）の２１１ｈ〜ｊは第２層配線の配線パターン１１１ｈ〜ｊに対して、ＯＰＣを施したＯＰＣパターンである。
図９（Ｃ）の２１１ｄ〜ｇは第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇに対して、ＯＰＣを施したＯＰＣパターンである。
図９（ａ）乃至（ｃ）の２１１ａ〜ｃは第１層配線の配線パターン１１１ａ〜ｃに対して、ＯＰＣを施したＯＰＣパターンである。
図９（ｂ）の２１１ｈ〜ｊは第２層配線の配線パターン１１１ｈ〜ｊに対して、ＯＰＣを施したＯＰＣパターンである。
図９（Ｃ）の２１１ｄ〜ｇは第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇに対して、ＯＰＣを施したＯＰＣパターンである。
図１０（ａ）の２１２ａ〜ｃは第１層配線のＯＰＣパターン２１１ａ〜ｃに対してシミュレーションを施したシミュレーションパターンである。
図１０（ｂ）の２１２ｈ〜ｊは第２層配線のＯＰＣパターン２１１ｈ〜ｊに対してシミュレーションを施したシミュレーションパターンである。
図１０（ｃ）の２１２ｄ〜ｇは第１層配線と第２層配線の間のビアのＯＰＣパターン２１１ｄ〜ｇに対してシミュレーションを施したシミュレーションパターンである。
図１０（ｂ）の２１２ｈ〜ｊは第２層配線のＯＰＣパターン２１１ｈ〜ｊに対してシミュレーションを施したシミュレーションパターンである。
図１０（ｃ）の２１２ｄ〜ｇは第１層配線と第２層配線の間のビアのＯＰＣパターン２１１ｄ〜ｇに対してシミュレーションを施したシミュレーションパターンである。
図１１はＯＰＣパターン２１３ａ〜ｇはシミュレーションパターン２１２ａ〜ｊに対してレイヤ抽出ステップｓ１０１から出力されたパターンと同様の書式に変換した変換パターンを示しており、２１３ａ〜ｃは第１層配線のシミュレーションパターン２１２ａ〜ｃに対する変換パターンであり、２１３ｈ〜ｊは第２層配線のシミュレーションパターン２１２ｈ〜ｊに対する変換パターンであり、２１３ｄ〜ｇは第１層配線と第２層配線の間のビアのシミュレーションパターン２１２ｄ〜ｇに対する変換パターンである。
図１２の２１４ｄ〜ｇは変換パターン２１３ｄ〜ｇをｘ方向、ｙ方向それぞれに距離ｓ１だけ移動させたシフトビアパターンである。
図１３の２１５ｄ〜ｇはシフトビアパターン２１４ｄ〜ｇと変換パターン２１３ａ〜ｃとの重なりパターンである。
図１４の２１６ｄ〜ｇはシフトビアパターン２１４ｄ〜ｇと変換パターン２１３ｈ〜ｊとの重なりパターンである。
図１３の２１５ｄ〜ｇはシフトビアパターン２１４ｄ〜ｇと変換パターン２１３ａ〜ｃとの重なりパターンである。
図１４の２１６ｄ〜ｇはシフトビアパターン２１４ｄ〜ｇと変換パターン２１３ｈ〜ｊとの重なりパターンである。
図１１中、Ｂ０はビアパターン２１３ｄ〜ｇと配線パターン２１３ａ〜ｃ、２１３ｈ〜ｊとの重なり部位の面積値であり、この値はアライメントズレが発生しない場合の面積値を表し、Ｂ１（図１３）は重なりパターン２１５ｄ、２１５ｅの面積値、即ち、シフトビアパターン２１４ｄ、２１４ｅと変換パターン２１３ａ、２１３ｂとの重なり部位の面積値を表し、Ｂ２は重なりパターン２１５ｆの面積値、即ち、シフトビアパターン２１４ｆと変換パターン２１３ｃとの重なり部位の面積値を表し、Ｂ３は重なりパターン２１５ｇの面積値、即ち、シフトビアパターン２１４ｇと変換パターン２１３ｃとの重なり部位の面積値を表し、Ｂ４（図１４）は重なりパターン２１６ｄ、２１６ｅの面積値、即ち、シフトビアパターン２１４ｄ、２１４ｅと変換パターン２１３ｈとの重なり部位の面積値を表し、Ｂ５（図１４）は重なりパターン２１６ｆの面積値、即ち、シフトビアパターン２１４ｆと変換パターン２１３ｉとの重なり部位の面積値を表し、Ｂ６は重なりパターン２１６ｇの面積値（図１４）、即ち、シフトビアパターン２１４ｇと変換パターン２１３ｊとの重なり部位の面積値を表す。
次に、以上の構成における本発明の実施の形態２の動作を説明する。
まず初めに実施の形態１と同様にレイヤ抽出ステップ１０１において、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン１１１ａ〜ｃ、第２層配線の配線パターン１１１ｈ〜ｊ、第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇを出力する。
まず初めに実施の形態１と同様にレイヤ抽出ステップ１０１において、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン１１１ａ〜ｃ、第２層配線の配線パターン１１１ｈ〜ｊ、第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇを出力する。
次にＯＰＣ実施ステップｓ２１１で、第１層配線の配線パターン１１１ａ〜ｃ、第２層配線の配線パターン１１１ｈ〜ｊ、第１層配線と第２層配線の間のビアパターン１１１ｄ〜ｇに対して各々のレイヤ毎にＯＰＣを実施し、第１層配線の配線パターンに対するＯＰＣパターン２１１ａ〜ｃ、第２層配線の配線パターンに対するＯＰＣパターン２１１ｈ〜ｊ、第１層配線と第２層配線の間のビアに対するＯＰＣパターン２１１ｄ〜ｇを出力する。
次にシミュレーション実施ステップｓ２１２では、ＯＰＣ実施ステップより出力されたＯＰＣパターン２１１ａ〜ｊに対し、シミュレーションを行い、第１層配線のシミュレーションパターン２１２ａ〜ｃ、第２層配線のシミュレーションパターン２１２ｈ〜ｊ、第１層配線と第２層配線の間のビアのシミュレーションパターン２１２ｄ〜ｇを出力する。
次にパターン変換ステップｓ２１３でシミュレーション実施ステップｓ２１２から出力されたシミュレーションパターンを次ステップ以降で扱えるようにレイヤ抽出ステップｓ１０１から出力されたパターンと同様の書式に変換し、変換パターン２１３ａ〜ｊを出力する。尚、本実施の形態２では、パターン変換実施の際、次ステップ以降でのパターンデータの取り扱いの簡素化のため、パターン境界部のエッジの湾曲した部位を斜めに模し、水平、垂直、４５度方向のエッジの構成のみで変換パターンに変換している。
次にパターンシフトステップｓ１０２でパターン変換ステップｓ２１３から出力された変換パターン２１３ｄ〜ｇに対して、ｘ方向、ｙ方向に第１の所定の値ｓ１の距離で移動させ、シフトビアパターン２１４ｄ〜ｇとして出力する。シフトビアパターン２１４ｄ〜ｇは、半導体製造工程で生じるアライメントずれをＣＡＤデータ上で擬似的に再現したデータを表す。
次に重なりパターン抽出ステップｓ１０３では、パターンシフトステップｓ１０２から出力されたシフトビアパターン２１４ｄ〜ｇと第１層配線の変換パターン２１３ａ〜ｃ、及びシフトビアパターン２１４ｄ〜ｇと第２層配線の変換パターン２１３ｈ〜ｊとの重なり部分のパターンを図形論理積演算処理により求め、重なりパターン２１５ｄ〜ｇ、２１６ｄ〜ｇを出力する。重なりパターン２１５ｄ〜ｇは第１層配線とビアとの接触部位を表し、重なりパターン２１６ｄ〜ｇは第２層配線とビアとの接触部位を表す。
次に重なりパターン面積算出ステップｓ１０４で、重なりパターン抽出ステップｓ１０３から出力された重なりパターン２１５ｄ〜ｇ、２１６ｄ〜ｇの面積値Ｂ１〜Ｂ６を算出する。
ここで、配線パターンとビアパターンの接触部位の面積値は、簡易的に配線パターンとビアパターンの間の抵抗値に反比例するため、本来、半導体製造工程でのアライメントずれが発生しなかった場合の配線パターンとビアパターンとの接触部位の面積値Ｂ０に比べた場合に、アライメントずれが発生した場合の配線パターンとビアパターンとの接触部位の面積値Ｂ１〜Ｂ６の減少は、抵抗値の増加を表す。
ここで、配線パターンとビアパターンの接触部位の面積値は、簡易的に配線パターンとビアパターンの間の抵抗値に反比例するため、本来、半導体製造工程でのアライメントずれが発生しなかった場合の配線パターンとビアパターンとの接触部位の面積値Ｂ０に比べた場合に、アライメントずれが発生した場合の配線パターンとビアパターンとの接触部位の面積値Ｂ１〜Ｂ６の減少は、抵抗値の増加を表す。
最後にエラー出力ステップｓ１０５にて、重なりパターン面積値Ｂ１〜Ｂ６と第２の所定の値（Ａｚ）とを比較する。ここで（Ｂ２、Ｂ５）＜（Ａｚ）＜（Ｂ３、Ｂ６）＜（Ｂ１、Ｂ４）とすると、面積値Ｂ２、Ｂ５を有する重なりパターン２１５ｆ、２１６ｆをエラーデータとして出力する。
以上のように本発明の実施の形態２によると、実施の形態１ではレイアウトＣＡＤデータのパターンコーナ部を直角として扱うのに対し、ウエハ上に形成されるパターンイメージは丸くなっているため、パターンコーナー部では面積値に誤差が生じるのを、ウエハ上に形成されるパターンイメージをシミュレーションした結果を用いることにより、誤差の低減を図り高精度な歩留り解析を行うことができる。
（実施の形態３）
図１５は本発明の実施の形態３における歩留り解析方法を示すフロー図である。
図１５のｓ１０１〜ｓ１０５の各ステップは実施の形態１と同様の構成とする。
ｓ３０１はパターン選択ステップであり、レイヤ抽出ステップｓ１０１より出力された第１層配線の配線パターン、第２層配線の配線パターン、第１層配線と第２層配線の間のビアパターンからダブルビアパターンやクリティカルパスの経路に属するビアパターンを選択して出力する。
ｓ３０２はビアパターン補正ステップであり、パターン選択ステップｓ３０１から出力されたビアターンにして、補正処理を行い補正ビアパターンを出力する。
ｓ３０３は面積−個数グラフ生成ステップであり、重なりパターン面積算出ステップｓ１０４から出力された面積値毎に重なりパターンの個数をカウントしてグラフを作成する。
ｓ３０４は判定ステップで、面積−個数グラフ生成ステップｓ３０３で作成したグラフを評価する。
図１５は本発明の実施の形態３における歩留り解析方法を示すフロー図である。
図１５のｓ１０１〜ｓ１０５の各ステップは実施の形態１と同様の構成とする。
ｓ３０１はパターン選択ステップであり、レイヤ抽出ステップｓ１０１より出力された第１層配線の配線パターン、第２層配線の配線パターン、第１層配線と第２層配線の間のビアパターンからダブルビアパターンやクリティカルパスの経路に属するビアパターンを選択して出力する。
ｓ３０２はビアパターン補正ステップであり、パターン選択ステップｓ３０１から出力されたビアターンにして、補正処理を行い補正ビアパターンを出力する。
ｓ３０３は面積−個数グラフ生成ステップであり、重なりパターン面積算出ステップｓ１０４から出力された面積値毎に重なりパターンの個数をカウントしてグラフを作成する。
ｓ３０４は判定ステップで、面積−個数グラフ生成ステップｓ３０３で作成したグラフを評価する。
図１６及び図１７はパターン選択ステップｓ３０１の具体例を示すフロー図であり、図１６でダブルビアパターンを選択する場合を示し、図１７は配線における遅延変動の影響を受けやすいネットリストとしてクリティカルパス特にクロックライン経路に属するビアパターンを選択する場合を示す。
図１６において、ｓ３１１は配線重なりパターン抽出ステップで、レイヤ抽出ステップｓ１０１から出力された第１層配線の配線パターンと第２層配線の配線パターンよりパターン同士の重なり部の重なりパターンを抽出する。
ｓ３１２はビア個数カウントステップで、配線重なりパターンｓ３１１より出力された重なりパターンに重なる部位にあるレイヤ抽出ステップｓ１０１より出力されたビアパターンを抽出し、１つの重なりパターン上のビアパターンの個数を算出する。
ｓ３１２はビア個数カウントステップで、配線重なりパターンｓ３１１より出力された重なりパターンに重なる部位にあるレイヤ抽出ステップｓ１０１より出力されたビアパターンを抽出し、１つの重なりパターン上のビアパターンの個数を算出する。
ｓ３１３はダブルビアパターン選別ステップで、ビア個数カウントステップｓ３１２から出力されたビアパターンの個数が２個以上の場合に該当するビアパターンをダブルビアパターンとして出力する。
図１７において、ｓ３２１はクリティカルパス選択ステップで、半導体集積回路の全体の回路動作速度を制約する信号伝搬経路を選択する。
ｓ３２２はクリティカルパス経路パターン抽出ステップで、レイヤ抽出ステップｓ１０１に入力したレイアウトＣＡＤデータからクリティカルパス選択ステップｓ３２１で選択した信号伝播経路に該当する信号伝播経路パターンを抽出する。
ｓ３２３はクリティカルパスビアパターン抽出ステップで、クリティカルパス経路パターン抽出ステップｓ３２２から出力された信号伝播経路パターンから第１層配線と第２層配線の間のビアパターンを抽出し出力する。
図１７において、ｓ３２１はクリティカルパス選択ステップで、半導体集積回路の全体の回路動作速度を制約する信号伝搬経路を選択する。
ｓ３２２はクリティカルパス経路パターン抽出ステップで、レイヤ抽出ステップｓ１０１に入力したレイアウトＣＡＤデータからクリティカルパス選択ステップｓ３２１で選択した信号伝播経路に該当する信号伝播経路パターンを抽出する。
ｓ３２３はクリティカルパスビアパターン抽出ステップで、クリティカルパス経路パターン抽出ステップｓ３２２から出力された信号伝播経路パターンから第１層配線と第２層配線の間のビアパターンを抽出し出力する。
図１８はビアパターン補正ステップｓ３０２の具体例を示すフロー図である。
ｓ３３１は対下層ビアパターンサイジングステップで、レイヤ抽出ステップｓ１０１から出力された第１層配線と第２層配線の間のビアパターンに対して第３の所定の値（ｄ１）で図形の拡大或いは縮小処理を行う。ここでｄ１の値は、レイアウトＣＡＤデータ上でのビアパターンの寸法と、ウエハ上で第１層配線の配線パターンと接する部分のビアの寸法との差分であり、対下層ビアパターンサイジングステップｓ３３１から出力されたサイジングパターンの大きさは、ウエハ上の第１層配線の配線パターンと接する部分のビアの寸法と同等になる。
ｓ３３１は対下層ビアパターンサイジングステップで、レイヤ抽出ステップｓ１０１から出力された第１層配線と第２層配線の間のビアパターンに対して第３の所定の値（ｄ１）で図形の拡大或いは縮小処理を行う。ここでｄ１の値は、レイアウトＣＡＤデータ上でのビアパターンの寸法と、ウエハ上で第１層配線の配線パターンと接する部分のビアの寸法との差分であり、対下層ビアパターンサイジングステップｓ３３１から出力されたサイジングパターンの大きさは、ウエハ上の第１層配線の配線パターンと接する部分のビアの寸法と同等になる。
ｓ３３２は対上層ビアパターンサイジングステップで、レイヤ抽出ステップｓ１０１から出力された第１層配線と第２層配線の間のビアパターンに対して第４の所定の値（ｄ２）で図形の拡大或いは縮小処理を行う。ここでｄ２の値は、レイアウトＣＡＤデータ上でのビアパターンの寸法と、ウエハ上で第２層配線の配線パターンと接する部分のビアの寸法との差分であり、対上層ビアパターンサイジングステップｓ３３２から出力されたサイジングパターンの大きさは、ウエハ上の第２層配線の配線パターンと接する部分のビアの寸法と同等になる。
ｓ３３３はダブルビアパターンサイジングステップで、ダブルビアパターン選別ステップｓ３１３から出力されたダブルビアパターンに対して第５の所定の値（ｄ３）で図形の拡大或いは縮小処理を行う。
ｓ３３４はクリティカルパスビアパターンサイジングステップで、クリティカルパスビアパターン抽出ステップｓ３２３から出力されたビアパターンに対して第６の所定の値（ｄ４）で図形の拡大或いは縮小処理を行う。
図１９は本発明の実施の形態３を説明するための回路図の一例である。
ＦＦ１〜ＦＦ３はフリップフロップ回路のセルであり、各々、クロック信号を入力するｃｋ端子、データを入力するｄ端子、回路の動作結果を出力するｑ端子を有する。
ｐ１はセルＦＦ１のｑ端子であり、ｐ２はセルＦＦ２のｄ端子、ｐ３はセルＦＦ２のｑ端子、ｐ４はセルＦＦ３のｄ端子である。ここでこの回路のクリティカルパスはｐ１−ｐ２間の経路とする。
ＦＦ１〜ＦＦ３はフリップフロップ回路のセルであり、各々、クロック信号を入力するｃｋ端子、データを入力するｄ端子、回路の動作結果を出力するｑ端子を有する。
ｐ１はセルＦＦ１のｑ端子であり、ｐ２はセルＦＦ２のｄ端子、ｐ３はセルＦＦ２のｑ端子、ｐ４はセルＦＦ３のｄ端子である。ここでこの回路のクリティカルパスはｐ１−ｐ２間の経路とする。
図２０乃至図３３は本発明の実施の形態３のフロー図の説明図である。
図２０の３１１ａ〜ｆは第１層配線の配線パターンを示しており、３１１ｇ〜ｉは第２層配線の配線パターンを示しており、３１１ｊ〜ｑは第１層配線と第２層配線の間のビアパターンを示している。
ここで、第１層配線の配線パターン３１１ｅ、ビアパターン３１１ｐ、第２層配線の配線パターン３１１ｉ、ビアパターン３１１ｑ、第１層配線の配線パターン３１１ｆよりなる配線経路は図１０のクリティカルパスｐ１−ｐ２間の一部に該当し、第１層配線の配線パターン３１１ｃ、ビアパターン３１１ｎ、第２層配線の配線パターン３１１ｈ、ビアパターン３１１ｏ、第１層配線の配線パターン３１１ｄよりなる配線経路は図１９の信号経路ｐ３−ｐ４間の一部に該当する。
図２０の３１１ａ〜ｆは第１層配線の配線パターンを示しており、３１１ｇ〜ｉは第２層配線の配線パターンを示しており、３１１ｊ〜ｑは第１層配線と第２層配線の間のビアパターンを示している。
ここで、第１層配線の配線パターン３１１ｅ、ビアパターン３１１ｐ、第２層配線の配線パターン３１１ｉ、ビアパターン３１１ｑ、第１層配線の配線パターン３１１ｆよりなる配線経路は図１０のクリティカルパスｐ１−ｐ２間の一部に該当し、第１層配線の配線パターン３１１ｃ、ビアパターン３１１ｎ、第２層配線の配線パターン３１１ｈ、ビアパターン３１１ｏ、第１層配線の配線パターン３１１ｄよりなる配線経路は図１９の信号経路ｐ３−ｐ４間の一部に該当する。
図２１の３１２ａ〜ｆは第１層配線の配線パターン３１１ａ〜ｆと第２層配線の配線パターン３１１ｊ〜ｑの配線の重なりパターンを示している。
図２２の３１３ｊ〜ｍは重なりパターン３１２ａ〜ｆの各々のパターン領域に２個以上のビアパターン３１１ｊ〜ｑが存在する場合のそのビアパターン（以下、ダブルビアパターン）を示している。
図２３の３１４ｅ、３１４ｆは図１９のクリティカルパスｐ１−ｐ２の配線経路上の第１層配線の配線パターンを示し、３１４ｉはクリティカルパスｐ１−ｐ２の配線経路上の第２層配線の配線パターンを示し、３１４ｐ、３１４ｑは図１９のクリティカルパスｐ１−ｐ２の配線経路上のビアパターンを示している。
図２４の３１５ｊ〜ｑはビアパターン３１１ｊ〜ｑを第３の所定の値ｄ１で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図２２の３１３ｊ〜ｍは重なりパターン３１２ａ〜ｆの各々のパターン領域に２個以上のビアパターン３１１ｊ〜ｑが存在する場合のそのビアパターン（以下、ダブルビアパターン）を示している。
図２３の３１４ｅ、３１４ｆは図１９のクリティカルパスｐ１−ｐ２の配線経路上の第１層配線の配線パターンを示し、３１４ｉはクリティカルパスｐ１−ｐ２の配線経路上の第２層配線の配線パターンを示し、３１４ｐ、３１４ｑは図１９のクリティカルパスｐ１−ｐ２の配線経路上のビアパターンを示している。
図２４の３１５ｊ〜ｑはビアパターン３１１ｊ〜ｑを第３の所定の値ｄ１で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図２５の３１６ｊ〜ｑはビアパターン３１１ｊ〜ｑを第４の所定の値ｄ２で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図２６の３１７ｊ〜ｍはビアパターン３１１ｊ〜ｍを第５の所定の値ｄ３で図形拡大処理を実施した結果を示す拡大ビアパターンである。
図２７の３１８ｊ〜ｍはビアパターン３１１ｊ〜ｍを第５の所定の値ｄ３で図形拡大処理を実施した結果を示す拡大ビアパターンである。
図２６の３１７ｊ〜ｍはビアパターン３１１ｊ〜ｍを第５の所定の値ｄ３で図形拡大処理を実施した結果を示す拡大ビアパターンである。
図２７の３１８ｊ〜ｍはビアパターン３１１ｊ〜ｍを第５の所定の値ｄ３で図形拡大処理を実施した結果を示す拡大ビアパターンである。
図２８の３１９ｐ、３１９ｑはビアパターン３１１ｐ、３１１ｑを第６の所定の値ｄ４で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図２９の３２０ｐ、３２０ｑはビアパターン３１１ｐ、３１１ｑを第６の所定の値ｄ４で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図３０の３２１ｊ〜ｑはビアパターン３１７ｊ〜３１７ｍ、３１５ｎ、３１５ｏ、３１９ｐ、３１９ｑをｘ方向、ｙ方向それぞれに距離ｓ１だけ移動させたシフトビアパターンである。
図３１の３２２ｊ〜ｑはビアパターン３１８ｊ〜３１８ｍ、３１６ｎ、３１６ｏ、３２０ｐ、３２０ｑをｘ方向、ｙ方向それぞれに距離ｓ１だけ移動させたシフトビアパターンである。
図３２の３２３ｊ〜ｑはシフトビアパターン３２２ｊ〜ｑと、第１層配線の配線パターン３１１ａ〜ｆとの重なりパターンである。
図３３の３２４ｊ〜ｑはシフトビアパターン３２２ｊ〜ｑと、第２層配線の配線パターン３１１ｇ〜ｉとの重なりパターンである。
ｓ１は本発明の実施の形態１のｓ１と同様の値である。
図２９の３２０ｐ、３２０ｑはビアパターン３１１ｐ、３１１ｑを第６の所定の値ｄ４で図形縮小処理を実施した結果を示す縮小ビアパターンである。
図３０の３２１ｊ〜ｑはビアパターン３１７ｊ〜３１７ｍ、３１５ｎ、３１５ｏ、３１９ｐ、３１９ｑをｘ方向、ｙ方向それぞれに距離ｓ１だけ移動させたシフトビアパターンである。
図３１の３２２ｊ〜ｑはビアパターン３１８ｊ〜３１８ｍ、３１６ｎ、３１６ｏ、３２０ｐ、３２０ｑをｘ方向、ｙ方向それぞれに距離ｓ１だけ移動させたシフトビアパターンである。
図３２の３２３ｊ〜ｑはシフトビアパターン３２２ｊ〜ｑと、第１層配線の配線パターン３１１ａ〜ｆとの重なりパターンである。
図３３の３２４ｊ〜ｑはシフトビアパターン３２２ｊ〜ｑと、第２層配線の配線パターン３１１ｇ〜ｉとの重なりパターンである。
ｓ１は本発明の実施の形態１のｓ１と同様の値である。
図２０において、Ｃ０はビアパターン３１１ｊ〜ｑと第１層配線の配線パターン３１１ａ〜ｆ、及び第２層配線の配線パターン３１１ｇ〜ｉとの重なり部位の面積値であり、この値はアライメントズレが発生しない場合の面積値を表し、
図３２において、Ｃ１は重なりパターン３２３ｊの面積値、即ちシフトビアパターン３２１ｊと第１層配線の配線パターン３１１ａとの重なり部位の面積値を表す。Ｃ２は重なりパターン３２３ｋの面積値、即ちシフトビアパターン３２１ｋと第１層配線の配線パターン３１１ａとの重なり部位の面積値を表す。Ｃ３は重なりパターン３２３ｌの面積値、即ちシフトビアパターン３２１ｌと第１層配線の配線パターン３１１ｂとの重なり部位の面積値を表す。Ｃ４は重なりパターン３２３ｍの面積値、即ちシフトビアパターン３２１ｍと第１層配線の配線パターン３１１ｂとの重なり部位の面積値を表す。Ｃ５は重なりパターン３２３ｎの面積値、即ちシフトビアパターン３２１ｎと第１層配線の配線パターン３１１ｃとの重なり部位の面積値を表す。Ｃ６は重なりパターン３２３ｏの面積値、即ちシフトビアパターン３２１ｏと第１層配線の配線パターン３１１ｄとの重なり部位の面積値を表す。Ｃ７は重なりパターン３２３ｐの面積値、即ちシフトビアパターン３２１ｐと第１層配線の配線パターン３１１ｅとの重なり部位の面積値を表す。Ｃ８は重なりパターン３２３ｑの面積値、即ちシフトビアパターン３２１ｑと第１層配線の配線パターン３１１ｆとの重なり部位の面積値を表す。
図３３において、Ｄ１は重なりパターン３２４ｊの面積値、即ちシフトビアパターン３２２ｊと第２層配線の配線パターン３１１ｇとの重なり部位の面積値を表す。Ｄ２は重なりパターン３２４ｋの面積値、即ちシフトビアパターン３２２ｋと第２層配線の配線パターン３１１ｇとの重なり部位の面積値を表す。Ｄ３は重なりパターン３２４ｌの面積値、即ちシフトビアパターン３２２ｌと第２層配線の配線パターン３１１ｇとの重なり部位の面積値を表す。Ｄ４は重なりパターン３２４ｍの面積値、即ちシフトビアパターン３２２ｍと第２層配線の配線パターン３１１ｇとの重なり部位の面積値を表す。Ｄ５は重なりパターン３２４ｎの面積値、即ちシフトビアパターン３２２ｎと第２層配線の配線パターン３１１ｈとの重なり部位の面積値を表す。Ｄ６は重なりパターン３２４ｏの面積値、即ちシフトビアパターン３２２ｏと第２層配線の配線パターン３１１ｈとの重なり部位の面積値を表す。Ｄ７は重なりパターン３２４ｐの面積値、即ちシフトビアパターン３２２ｐと第２層配線の配線パターン３１１ｉとの重なり部位の面積値を表す。Ｄ８は重なりパターン３２４ｑの面積値、即ちシフトビアパターン３２２ｑと第２層配線の配線パターン３１１ｉとの重なり部位の面積値を表す。
図３４（ａ）乃至（ｃ）は本発明の実施の形態３の説明のための配線及びビアの構造を示す図である。
図３４（ｂ）は図３４（ａ）の第１層配線とビアを上面から見た図である。
図３４（ｃ）は図３４（ａ）の第２層配線とビアを上面から見た図である。
３４１ａは第１層配線を示し、３４１ｂは第２層配線を示し、３４１ｃは第１層配線と第２層配線を接続するビアを示す。また、３４２ａは第１層配線３４１ａを上面から見た時の配線パターンを示す。３４２ｂは第２層配線３４１ｂを上面から見た時の配線パターンを示す。３４３はビア３４１ｃを上面から見たときのビアパターンを示す。３４４ａは第１層配線３４１ａとビア３４１ｃの接続部分の形状を示す。３４４ｂは第２層配線３４１ｂとビア３４１ｃの接続部分の形状を示す。３４５ａは形状３４４ａをレイアウトＣＡＤデータと同様の矩形データに置き換えた擬似化パターンであり、３４５ｂは形状３４４ｂをレイアウトＣＡＤデータと同様の矩形データに置き換えた擬似化パターンである。
図３４（ｂ）は図３４（ａ）の第１層配線とビアを上面から見た図である。
図３４（ｃ）は図３４（ａ）の第２層配線とビアを上面から見た図である。
３４１ａは第１層配線を示し、３４１ｂは第２層配線を示し、３４１ｃは第１層配線と第２層配線を接続するビアを示す。また、３４２ａは第１層配線３４１ａを上面から見た時の配線パターンを示す。３４２ｂは第２層配線３４１ｂを上面から見た時の配線パターンを示す。３４３はビア３４１ｃを上面から見たときのビアパターンを示す。３４４ａは第１層配線３４１ａとビア３４１ｃの接続部分の形状を示す。３４４ｂは第２層配線３４１ｂとビア３４１ｃの接続部分の形状を示す。３４５ａは形状３４４ａをレイアウトＣＡＤデータと同様の矩形データに置き換えた擬似化パターンであり、３４５ｂは形状３４４ｂをレイアウトＣＡＤデータと同様の矩形データに置き換えた擬似化パターンである。
図３５（ａ）乃至（ｃ）は本発明の実施の形態３の説明のための図１１Ａの配線経路の抵抗成分を示す図である。
図３５（ａ）は、第１層配線の配線パターン３１１ａ、ビアパターン３１１ｊ、ビアパターン３１１ｋ、第２層配線の配線パターン３１１ｇ、ビアパターン３１１ｌ、ビアパターン３１１ｍ、第１層配線の配線パターン３１１ｂよりなる配線経路の抵抗成分を示す。また、Ｒｍ１１は第１層配線の配線パターン３１１ａの抵抗成分を示し、Ｒｃ１１ａは第１層配線の配線パターン３１１ａとビアパターン３１１ｊとの接続抵抗成分を示す。Ｒｃ１１ｂは第１層配線の配線パターン３１１ａとビアパターン３１１ｋとの接続抵抗成分を示し、Ｒｖはビアパターン３１１ｊ〜ｑの抵抗成分を示し、Ｒｃ１２ａはビアパターン３１１ｊと第２層配線の配線パターン３１１ｇとの接続抵抗成分を示す。Ｒｃ１２ｂはビアパターン３１１ｋと第２層配線の配線パターン３１１ｇとの接続抵抗成分を示し、Ｒｍ１２は第２層配線の配線パターン３１１ｇの抵抗成分を示す。Ｒｃ１３ａは第２層配線の配線パターン３１１ｇとビアパターン３１１ｌとの接続抵抗成分を示し、Ｒｃ１３ｂは第２層配線の配線パターン３１１ｇとビアパターン３１１ｍとの接続抵抗成分を示す。Ｒｃ１４ａはビアパターン３１１ｌと第１層配線の配線パターン３１１ｂとの接続抵抗成分を示す。Ｒｃ１４ｂはビアパターン３１１ｍと第１層配線の配線パターン３１１ｂとの接続抵抗成分を示す。Ｒｍ１１は第１層配線の配線パターン３１１ｂの抵抗成分を示す。
図３５（ａ）は、第１層配線の配線パターン３１１ａ、ビアパターン３１１ｊ、ビアパターン３１１ｋ、第２層配線の配線パターン３１１ｇ、ビアパターン３１１ｌ、ビアパターン３１１ｍ、第１層配線の配線パターン３１１ｂよりなる配線経路の抵抗成分を示す。また、Ｒｍ１１は第１層配線の配線パターン３１１ａの抵抗成分を示し、Ｒｃ１１ａは第１層配線の配線パターン３１１ａとビアパターン３１１ｊとの接続抵抗成分を示す。Ｒｃ１１ｂは第１層配線の配線パターン３１１ａとビアパターン３１１ｋとの接続抵抗成分を示し、Ｒｖはビアパターン３１１ｊ〜ｑの抵抗成分を示し、Ｒｃ１２ａはビアパターン３１１ｊと第２層配線の配線パターン３１１ｇとの接続抵抗成分を示す。Ｒｃ１２ｂはビアパターン３１１ｋと第２層配線の配線パターン３１１ｇとの接続抵抗成分を示し、Ｒｍ１２は第２層配線の配線パターン３１１ｇの抵抗成分を示す。Ｒｃ１３ａは第２層配線の配線パターン３１１ｇとビアパターン３１１ｌとの接続抵抗成分を示し、Ｒｃ１３ｂは第２層配線の配線パターン３１１ｇとビアパターン３１１ｍとの接続抵抗成分を示す。Ｒｃ１４ａはビアパターン３１１ｌと第１層配線の配線パターン３１１ｂとの接続抵抗成分を示す。Ｒｃ１４ｂはビアパターン３１１ｍと第１層配線の配線パターン３１１ｂとの接続抵抗成分を示す。Ｒｍ１１は第１層配線の配線パターン３１１ｂの抵抗成分を示す。
図３５（ｂ）は、第１層配線の配線パターン３１１ｃ、ビアパターン３１１ｎ、第２層配線の配線パターン３１１ｈ、ビアパターン３１１ｏ、第１層配線の配線パターン３１１ｄよりなる配線経路の抵抗成分を示し、Ｒｍ２１は第１層配線の配線パターン３１１ｃの抵抗成分を示す。また、Ｒｃ２１は第１層配線の配線パターン３１１ｃとビアパターン３１１ｎとの接続抵抗成分を示し、Ｒｃ２２はビアパターン３１１ｎと第２層配線の配線パターン３１１ｈとの接続抵抗成分を示す。Ｒｍ２２は第２層配線の配線パターン３１１ｈの抵抗成分を示し、Ｒｃ２３第２層配線の配線パターン３１１ｈとビアパターン３１１ｏとの接続抵抗成分を示す。Ｒｃ２４はビアパターン３１１ｏと第１層配線の配線パターン３１１ｄとの接続抵抗成分を示す。Ｒｍ２１は第１層配線の配線パターン３１１ｄの抵抗成分を示す。
図３５（ｃ）は、第１層配線の配線パターン３１１ｅ、ビアパターン３１１ｐ、第２層配線の配線パターン３１１ｉ、ビアパターン３１１ｑ、第１層配線の配線パターン３１１ｆよりなる配線経路の抵抗成分を示し、Ｒｍ３１は第１層配線の配線パターン３１１ｅの抵抗成分を示す。また、Ｒｃ３１は第１層配線の配線パターン３１１ｅとビアパターン３１１ｐとの接続抵抗成分を示し、Ｒｃ３２はビアパターン３１１ｐと第２層配線の配線パターン３１１ｉとの接続抵抗成分を示す。Ｒｍ３２は第２層配線の配線パターン３１１ｉの抵抗成分を示し、Ｒｃ３３第２層配線の配線パターン３１１ｉとビアパターン３１１ｑとの接続抵抗成分を示す。Ｒｃ３４はビアパターン３１１ｑと第１層配線の配線パターン３１１ｆとの接続抵抗成分を示し、Ｒｍ３１は第１層配線の配線パターン３１１ｆの抵抗成分を示す。
図３６（ａ）および（ｂ）は本発明の実施の形態３の説明のためのグラフを示す。
次に、以上の構成における本発明の実施の形態３の動作を説明する。
まず初めに第１層配線の配線パターン３１１ａ〜ｆ及び第２層配線の配線パターン３１１ｇ〜ｉ、ビアパターン３１１ｊ〜ｑからなるレイアウトパターンＣＡＤデータをレイヤ抽出ステップｓ１０１に入力する。レイヤ抽出ステップ１０１では、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン３１１ａ〜ｆ、第２層配線の配線パターン３１１ｇ〜ｉ、第１層配線と第２層配線の間のビアパターン３１１ｊ〜ｑを出力する。
次に、以上の構成における本発明の実施の形態３の動作を説明する。
まず初めに第１層配線の配線パターン３１１ａ〜ｆ及び第２層配線の配線パターン３１１ｇ〜ｉ、ビアパターン３１１ｊ〜ｑからなるレイアウトパターンＣＡＤデータをレイヤ抽出ステップｓ１０１に入力する。レイヤ抽出ステップ１０１では、配線パターンやビアパターン等の各レイヤ毎にデータを分割し、第１層配線の配線パターン３１１ａ〜ｆ、第２層配線の配線パターン３１１ｇ〜ｉ、第１層配線と第２層配線の間のビアパターン３１１ｊ〜ｑを出力する。
次に図１５におけるパターン選択ステップｓ３０１では、ダブルビアパターン、及びクリティカルパスに属するビアパターンの抽出を行う。ダブルビアパターンの抽出は、図１６に示すように、配線重なりパターン抽出ステップｓ３１１、ビア個数カウントステップｓ３１２、ダブルビア選別ステップｓ３１３で行う。
クリティカルパスに属するビアパターンの抽出は、図１７に示すように、クリティカルパス選択ステップｓ３２１、クリティカルパス経路パターン抽出ステップｓ３２２、クリティカルパスビアパターン抽出ステップｓ３２３で行う。
図１６に示す、配線重なりパターン抽出ステップｓ３１１では、レイヤ抽出ステップｓ１０１から出力された第１層配線の配線パターン３１１ａ〜ｆと第２層配線の配線パターン３１１ｇ〜ｉの図形の重なり部分のパターンを図形論理積演算処理により求め、重なりパターン３１２ａ〜ｆを出力する。
次にビア個数カウントステップｓ３１２では、配線重なりパターン抽出ステップｓ３１１より出力された重なりパターン３１２ａ〜ｆの各々１つずつのパターンと重なるビアパターン３１１ｊ〜ｑの個数をカウントする。
ダブルビアパターン選別ステップｓ３１３では、ビア個数カウントステップｓ３１２から出力されたビアパターンの個数が２個以上の場合に該当するビアパターンをダブルビアパターン３１３ｊ〜ｍとして出力する。
ダブルビアパターン選別ステップｓ３１３では、ビア個数カウントステップｓ３１２から出力されたビアパターンの個数が２個以上の場合に該当するビアパターンをダブルビアパターン３１３ｊ〜ｍとして出力する。
次に図１７に示す、クリティカルパス選択ステップｓ３２１では、半導体集積回路の全体の回路動作速度を制約するクリティカルパスである図１０の信号伝搬経路ｐ１−ｐ２を選択する。より具体的には、セルＦＦ１のｑ端子とセルＦＦ２のｄ端子を選択する。
クリティカルパス経路パターン抽出ステップｓ３２２では、信号伝搬経路ｐ１−ｐ２に該当する配線及びビアパターンを抽出する。より具体的には、クリティカルパス選択ステップｓ３２１で選択したセルＦＦ１のｑ端子とセルＦＦ２のｄ端子に該当するセル名やピン名を示すテキスト情報をレイアウトＣＡＤデータから抽出し、テキスト情報が属する第１層配線の配線パターン、及び第２層配線の配線パターン、ビアパターンとして、第１層配線の配線パターン３１４ｅ、３１４ｆ、第２層配線の配線パターン３１４ｉ、ビアパターン３１４ｐ、３１４ｑを抽出する。
クリティカルパス経路パターン抽出ステップｓ３２２では、信号伝搬経路ｐ１−ｐ２に該当する配線及びビアパターンを抽出する。より具体的には、クリティカルパス選択ステップｓ３２１で選択したセルＦＦ１のｑ端子とセルＦＦ２のｄ端子に該当するセル名やピン名を示すテキスト情報をレイアウトＣＡＤデータから抽出し、テキスト情報が属する第１層配線の配線パターン、及び第２層配線の配線パターン、ビアパターンとして、第１層配線の配線パターン３１４ｅ、３１４ｆ、第２層配線の配線パターン３１４ｉ、ビアパターン３１４ｐ、３１４ｑを抽出する。
クリティカルパスビアパターン抽出ステップｓ３２３では、クリティカルパス経路パターン抽出ステップｓ３２２から出力された第１層配線の配線パターン３１４ｅ、３１４ｆ、第２層配線の配線パターン３１４ｉ、ビアパターン３１４ｐ、３１４ｑからビアパターン３１４ｐ、３１４ｑを抽出する。
次にビアパターン補正ステップｓ３０２は、図１８に示すように、対下層ビアパターンサイジングステップｓ３３１、対上層ビアパターンサイジングステップｓ３３２、ダブルビアパターンサイジングステップｓ３３３、クリティカルパスビアパターンサイジングステップｓ３３４より構成され、これら工程を経てビアパターンに対する多様な補正を行う。
対下層ビアパターンサイジングステップｓ３３１では、ビアパターン３１１ｊ〜ｑに対して、第３の所定の値（ｄ１）で図形の縮小処理を行い、縮小ビアパターン３１５ｊ〜ｑを出力する。
この縮小ビアパターン３１５ｊ〜ｑは、図２５に示すように、半導体製造工程に依存して生ずるビアと上層配線、下層配線との接触面積の大きさの違いが生じる場合の第１層配線の配線パターン３１１ａ〜ｆとビアパターン３１１ｊ〜ｑとの接触部分のビアパターンの大きさを表している。
対上層ビアパターンサイジングステップｓ３３２では、図２５に示すようにビアパターン３１１ｊ〜ｑに対して、第４の所定の値（ｄ２）で図形の縮小処理を行い、縮小ビアパターン３１６ｊ〜ｑを出力する。
この縮小ビアパターン３１６ｊ〜ｑは、半導体製造工程に依存して生ずるビアと上層配線、下層配線との接触面積の大きさの違いが生じる場合の第２層配線の配線パターン３１１ｇ〜ｉとビアパターン３１１ｊ〜ｑとの接触部分のビアパターンの大きさを表している。
この縮小ビアパターン３１６ｊ〜ｑは、半導体製造工程に依存して生ずるビアと上層配線、下層配線との接触面積の大きさの違いが生じる場合の第２層配線の配線パターン３１１ｇ〜ｉとビアパターン３１１ｊ〜ｑとの接触部分のビアパターンの大きさを表している。
ダブルビアパターンサイジングステップｓ３３３では、図２６に示すように、ダブルビアパターン選別ステップｓ３１３から出力されたダブルビアパターン３１３ｊ〜ｍの部位にある、下層ビアパターンサイジングステップｓ３３１から出力された縮小ビアパターン３１５ｊ〜ｑに対して第５の所定の値（ｄ３）で図形の拡大処理を行い、拡大ビアパターン３１７ｊ〜ｍを出力する。
また、同様に上層ビアパターンサイジングステップｓ３３２から出力された縮小ビアパターン３１６ｊ〜ｑに対して第５の所定の値（ｄ３）で図形の拡大処理を行い、図２７に示すように、拡大ビアパターン３１８ｊ〜ｍを出力する。
クリティカルパスビアパターンサイジングステップｓ３３４では、図２８に示すようにクリティカルパスビアパターン抽出ステップｓ３２３から出力されたビアパターン３１４ｐ〜ｑの部位にある、ダブルビアパターンサイジングステップｓ３３３から出力された拡大ビアパターン３１７ｊ〜ｍ、及び下層ビアパターンサイジングステップｓ３３１から出力された縮小ビアパターン３１５ｎ〜ｑに対して第６の所定の値（ｄ４）で図形の縮小処理を行い、縮小ビアパターン３１９ｐ〜ｑを出力する。
また、同様に図３０に示すように、上層ビアパターンサイジングステップｓ３３２から出力された縮小ビアパターン３１６ｊ〜ｑに対して第６の所定の値（ｄ４）で図形の縮小処理を行い、縮小ビアパターン３２１ｐ〜ｑを出力する。
次にパターンシフトステップｓ１０２〜重なりパターン面積算出ステップｓ１０４を本発明の第1の実施の形態と同様に実施する。
ここでパターンシフトステップｓ１０２に、入力するビアパターンは、拡大ビアパターン３１７ｊ〜ｍ、縮小ビアパターン３１５ｊ〜ｑ、縮小ビアパターン３１９ｐ〜ｑ、及び
拡大ビアパターン３１８ｊ〜ｍ、縮小ビアパターン３１６ｊ〜ｑ、縮小ビアパターン３２０ｐ〜ｑを入力し、シフトビアパターン３２１ｊ〜ｑ、及びシフトビアパターン３２２ｊ〜ｑを出力する（図３１）。
ここでパターンシフトステップｓ１０２に、入力するビアパターンは、拡大ビアパターン３１７ｊ〜ｍ、縮小ビアパターン３１５ｊ〜ｑ、縮小ビアパターン３１９ｐ〜ｑ、及び
拡大ビアパターン３１８ｊ〜ｍ、縮小ビアパターン３１６ｊ〜ｑ、縮小ビアパターン３２０ｐ〜ｑを入力し、シフトビアパターン３２１ｊ〜ｑ、及びシフトビアパターン３２２ｊ〜ｑを出力する（図３１）。
重なりパターン抽出ステップｓ１０３では、シフトビアパターン３２１ｊ〜ｑ、及びシフトビアパターン３２２ｊ〜ｑを入力とし、重なりパターン３２３ｊ〜ｑ、重なりパターン３２４ｊ〜ｑを出力する（図３２，３３）。重なりパターン面積算出ステップｓ１０４では、重なりパターン３２３ｊ〜ｑ、重なりパターン３２４ｊ〜ｑを入力とし、面積値Ｃ１〜Ｃ８、Ｄ１〜Ｄ８を出力する。
次に面積−個数グラフ生成ステップｓ３０３では、重なりパターン面積算出ステップｓ１０４から出力された面積値Ｃ１−Ｃ８，Ｄ１〜Ｄ８を面積値毎に個数をカウントし、図３６（ａ）、（ｂ）のようなグラフを作成し出力する。ここで、図３６ａ）は、本発明の実施の形態３で用いたある半導体集積回路装置のレイアウトＣＡＤデータから作成したグラフであり、図３６（ｂ）は、図３６ａ）で用いたものとは別の半導体集積回路装置のレイアウトＣＡＤデータから作成したグラフである。
判定ステップｓ３０４では、図３６（ａ），（ｂ）の比較判定を行う。図３６（ａ）に比べ、図３６（ｂ）は、面積値の小さい重なりパターンが多いことを示しており、このことから、アライメントズレが生じた際に配線とビアの接続部の抵抗値の増加の度合いがこれにより配線遅延増加への影響が大きいことを示している。よって、判定ステップｓ３０４ではアライメントズレによる配線遅延増加に伴う歩留りの低下の危険性の高いデータとして図３６（ｂ）を出力する。
以上のように本発明の実施の形態３によれば、実施の形態１に比べて、ダブルビアの部位などアライメントズレによる配線と配線を接続する部位の面積低下による抵抗値増加の影響の少ない部位を考慮し、また、クリティカルパス、クロックラインなど、アライメントズレによるビアの面積低下による抵抗値増加の影響の高い部位を考慮して面積値に重み付けを行うため、アライメントズレによる抵抗値増加の影響の高い部位の検出を容易にすることができる。
またグラフ化して他のデータとの比較を行うことを可能とし、データ間のアライメントズレによる抵抗値増加の影響の比較を容易にすることができる。尚、ビアパターン補正ステップにおいて、本歩留り解析方法に用いる半導体集積回路のデータの動作周波数等、入力データ固有の情報を元に、データ毎に面積値に重み付けを行うことや、プロセス微細化に伴う半導体製造工程の装置の違いによる各種製造パラメータの違いによるプロセス毎の面積値の重み付けを行う等、半導体集積回路毎、製造装置毎の比較を可能とすることができる。
本発明は、半導体製造工程で発生するアライメントズレによる配線層を跨る接続不良による信号伝播の遅延が発生する可能性の高い部位を抽出するのにすぐれ、微細な半導体集積回路の歩留り解析等種々のデバイスに適用可能である。
ｓ１０１ レイヤ抽出ステップ
ｓ１０２ パターンシフトステップ
ｓ１０３ 重なりパターン抽出ステップ
ｓ１０４ 重なりパターン面積算出ステップ
ｓ１０５ エラー出力ステップ
１１１ａ〜ｃ 第１層配線の配線パターン
１１１ｄ〜ｇ ビアパターン
１１１ｈ〜ｊ 第２層配線の配線パターン
１１２ｄ〜ｇ シフトビアパターン
１１３ｄ〜ｇ 重なりパターン
１１４ｄ〜ｇ 重なりパターン
ｓ２０１ ビアパターン補正ステップ
ｓ２１１ ＯＰＣ実施ステップ
ｓ２１２ シミュレーション実施ステップ
ｓ２１３ パターン変換ステップ
２１１ａ〜ｊ ＯＰＣパターン
２１２ａ〜ｊ シミュレーションパターン
２１３ａ〜ｊ 変換パターン
２１４ｄ〜ｇ シフトビアパターン
２１５ｄ〜ｇ 重なりパターン
２１５ｄ〜ｇ 重なりパターン
ｓ３０１ パターン選択ステップ
ｓ３０２ ビアパターン補正ステップ
ｓ３０３ 面積−個数グラフ生成ステップ
ｓ３０４ 判定ステップ
ｓ３１１ 配線重なりパターン抽出ステップ
ｓ３１２ ビア個数カウントステップ
ｓ３１３ ダブルビアパターン選別ステップ
ｓ３２１ クリティカルパス選択ステップ
ｓ３２２ クリティカルパス経路パターン抽出ステップ
ｓ３２３ クリティカルパスビアパターン抽出ステップ
ｓ３３１ 対下層ビアパターンサイジングステップ
ｓ３３２ 対上層ビアパターンサイジングステップ
ｓ３３３ ダブルビアパターンサイジングステップ
ｓ３３４ クリティカルパスビアパターンサイジングステップ
ＦＦ１〜ＦＦ３ セル、ｃｋ端子、ｄ端子、ｑ端子
ｐ１ セルＦＦ１のｑ端子
ｐ２ セルＦＦ２のｄ端子
ｐ３ セルＦＦ２のｑ端子
ｐ４ セルＦＦ３のｄ端子
３１４ｅ、３１４ｆ 第１層配線の配線パターン
３１４ｉ 第２層配線の配線パターン
３１４ｐ、３１４ｑ ビアパターン
３１５ｊ〜ｑ 縮小ビアパターン
３１６ｊ〜ｑ 縮小ビアパターン
３１７ｊ〜ｍ 拡大ビアパターン
３１８ｊ〜ｍ 拡大ビアパターン
３１９ｐ、３１９ｑは 縮小ビアパターン
３２０ｐ、３２０ｑ 縮小ビアパターン
３２１ｊ〜ｑ シフトビアパターン
３２２ｊ〜ｑ シフトビアパターン
３２３ｊ〜ｑ 重なりパターン
３２４ｊ〜ｑ 重なりパターン
３４１ａ 第１層配線
３４１ｂ 第２層配線
３４１ｃ ビア
３４２ａ 配線パターン
３４２ｂ 配線パターン
３４３ ビアパターン
３４４ａ 接続部分の形状
３４４ｂ 接続部分の形状
３４５ａ 擬似化パターン
３４５ｂ 擬似化パターン
ｓ１０２ パターンシフトステップ
ｓ１０３ 重なりパターン抽出ステップ
ｓ１０４ 重なりパターン面積算出ステップ
ｓ１０５ エラー出力ステップ
１１１ａ〜ｃ 第１層配線の配線パターン
１１１ｄ〜ｇ ビアパターン
１１１ｈ〜ｊ 第２層配線の配線パターン
１１２ｄ〜ｇ シフトビアパターン
１１３ｄ〜ｇ 重なりパターン
１１４ｄ〜ｇ 重なりパターン
ｓ２０１ ビアパターン補正ステップ
ｓ２１１ ＯＰＣ実施ステップ
ｓ２１２ シミュレーション実施ステップ
ｓ２１３ パターン変換ステップ
２１１ａ〜ｊ ＯＰＣパターン
２１２ａ〜ｊ シミュレーションパターン
２１３ａ〜ｊ 変換パターン
２１４ｄ〜ｇ シフトビアパターン
２１５ｄ〜ｇ 重なりパターン
２１５ｄ〜ｇ 重なりパターン
ｓ３０１ パターン選択ステップ
ｓ３０２ ビアパターン補正ステップ
ｓ３０３ 面積−個数グラフ生成ステップ
ｓ３０４ 判定ステップ
ｓ３１１ 配線重なりパターン抽出ステップ
ｓ３１２ ビア個数カウントステップ
ｓ３１３ ダブルビアパターン選別ステップ
ｓ３２１ クリティカルパス選択ステップ
ｓ３２２ クリティカルパス経路パターン抽出ステップ
ｓ３２３ クリティカルパスビアパターン抽出ステップ
ｓ３３１ 対下層ビアパターンサイジングステップ
ｓ３３２ 対上層ビアパターンサイジングステップ
ｓ３３３ ダブルビアパターンサイジングステップ
ｓ３３４ クリティカルパスビアパターンサイジングステップ
ＦＦ１〜ＦＦ３ セル、ｃｋ端子、ｄ端子、ｑ端子
ｐ１ セルＦＦ１のｑ端子
ｐ２ セルＦＦ２のｄ端子
ｐ３ セルＦＦ２のｑ端子
ｐ４ セルＦＦ３のｄ端子
３１４ｅ、３１４ｆ 第１層配線の配線パターン
３１４ｉ 第２層配線の配線パターン
３１４ｐ、３１４ｑ ビアパターン
３１５ｊ〜ｑ 縮小ビアパターン
３１６ｊ〜ｑ 縮小ビアパターン
３１７ｊ〜ｍ 拡大ビアパターン
３１８ｊ〜ｍ 拡大ビアパターン
３１９ｐ、３１９ｑは 縮小ビアパターン
３２０ｐ、３２０ｑ 縮小ビアパターン
３２１ｊ〜ｑ シフトビアパターン
３２２ｊ〜ｑ シフトビアパターン
３２３ｊ〜ｑ 重なりパターン
３２４ｊ〜ｑ 重なりパターン
３４１ａ 第１層配線
３４１ｂ 第２層配線
３４１ｃ ビア
３４２ａ 配線パターン
３４２ｂ 配線パターン
３４３ ビアパターン
３４４ａ 接続部分の形状
３４４ｂ 接続部分の形状
３４５ａ 擬似化パターン
３４５ｂ 擬似化パターン
Claims (28)
- 半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに含まれる異なる配線層の配線同士を接続する接続孔(以下、ビア)パターンを所定の値だけ変更するパターン変更ステップと、
前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップと、
前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップと、
前記重なりパターン面積算出ステップより算出した面積値に基づいて、歩留りを評価する評価ステップと
を有することを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
前記パターン変更ステップが、前記ビアパターンを所定の方向に、前記所定の値だけ移動するパターンシフトステップであることを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
前記パターン変更ステップが前記ビアパターンを所定の値だけ拡大するパターン拡大ステップであることを特徴とする歩留り解析方法。 - 請求項２記載の歩留り解析方法であって、
前記パターンシフトステップに先立ち、前工程として、
半導体集積回路における遅延変動の影響を受けやすいネットリストをレイアウトパターンＣＡＤデータから抽出するネットリスト選択ステップを有することを特徴とする歩留り解析方法。 - 請求項３記載の歩留り解析方法であって、
前記ネットリスト選択ステップで選択するネットリストが、クリティカルパスであることを特徴とする歩留り解析方法。 - 請求項３記載の歩留り解析方法であって、
前記ネットリスト選択ステップで選択するネットリストが、クロックラインであることを特徴とする歩留り解析方法。 - 請求項２記載の歩留り解析方法であって、
前記パターンシフトステップに先立ち、
前工程として、前記レイアウトパターンＣＡＤデータに対して、光学的近接効果補正（以下、ＯＰＣ）を実施するＯＰＣ実施ステップと、
前記ＯＰＣ実施ステップから出力されたＯＰＣパターンデータに対し、半導体製造におけるリソグラフィ工程で生じる光学的近接効果によるパターン変動やエッチング工程で生じるパターン形成変動をシミュレーションするシミュレーション実施ステップと、
前記シミュレーション実施ステップの結果をレイアウトパターンＣＡＤデータと同じ書式のデータに変換するパターン変換ステップ
を有することを特徴とする歩留り解析方法。 - 請求項２、４乃至７のいずれか記載の歩留り解析方法であって、
前記パターンシフトステップに先立ち、
前工程として、
半導体製造においてレイアウトパターンＣＡＤデータを各層（レイヤ）毎に分割してマスクを形成する際のマスク精度と、前記マスク同士の重ね合わせ精度とに応じて各レイヤ毎に前記所定の値を設定するパターンシフト量決定ステップを有することを特徴とする歩留り解析方法。 - 請求項２、４乃至８のいずれか記載の歩留り解析方法であって、
前記重なりパターン面積算出ステップの後段に、
半導体製造においてレイアウトパターンＣＡＤデータを各レイヤ毎に分割してマスクを形成する際のマスク精度と、前記マスク同士の重ね合わせ精度とに応じて重なりパターン面積算出ステップから出力された面積値に所定の係数を乗ずる第１の面積値重み付けステップを配することを特徴とする歩留り解析方法。 - 請求項２に記載の歩留り解析方法であって、
前記パターンシフトステップに先立ち、
前工程として、
ビアパターンを第１の値で拡大或いは縮小する第１のビアパターンサイジングステップと、
ビアパターンを第２の値で拡大或いは縮小する第２のビアパターンサイジングステップとを配することを特徴とする歩留り解析方法。 - 請求項１乃至１０のいずれかに記載の歩留り解析方法であって、
前記重なりパターン面積算出ステップの後段に
ウエハ上に形成されるビアホールとその上層配線との接触部の面積、及び下層配線との接触部の面積が異なる場合にその面積比に応じて、配線重なりパターン面積算出ステップから出力された上層配線とビアパターンとの面積値、或いは下層配線とビアパターンとの面積値に対して所定の係数を乗ずる第２の面積値重み付けステップ
を配することを特徴とする歩留り解析方法。 - 請求項１乃至１１のいずれかに記載の歩留り解析方法であって、
前記重なりパターン抽出ステップの後段に、
前記重なりパターン抽出ステップで抽出した重なりパターンのうち、
ネットリストに属する重なりパターンに対して所定の値で拡大或いは縮小する第３の重なりパターンサイジングステップを配することを特徴とする歩留り解析方法。 - 請求項１に記載の歩留り解析方法であって、
前記重なりパターン面積算出ステップの後段に
前記重なりパターン面積算出ステップから出力された面積値のうち、
ネットリストに属する配線パターンとビアパターンとの重なり部分のパターンの面積値に対して所定の係数を乗ずる第３の面積値重み付けステップ
を配することを特徴とする歩留り解析方法。 - 請求項１に記載の歩留り解析方法であって、
前記重なりパターン面積算出ステップの後段に
異なる配線層の配線同士の重なり部に２個以上のビアパターン（ダブルビア）が含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、
前記重なりパターン抽出ステップの後段に、
前記ダブルビア抽出ステップで抽出したビアパターンに該当するパターンを所定の値で拡大或いは縮小する第４のビアパターンサイジングステップを配することを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
前記重なりパターン面積算出ステップの後段に
異なる配線層の配線同士の重なり部に２個以上のビアパターン（ダブルビア）が含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、
前記重なりパターン面積算出ステップから出力された面積値のうち、
ダブルビア抽出ステップで抽出したビアパターンに該当するパターンの面積値に対して所定の係数を乗ずる第４の面積値重み付けステップを配することを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
異なる配線層の配線同士の重なり部に２個以上のビアパターン（ダブルビア）が含まれる場合に該当するビアパターンを抽出するダブルビア抽出ステップを配し、
前記ダブルビア抽出ステップの後段に、
前記ダブルビア抽出ステップで抽出したビアパターンに該当するパターンを削除するダブルビア部重なりパターン削除ステップを配することを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
前記評価ステップは、前記重なりパターン面積算出ステップより算出した面積値があらかじめ決定された基準値よりも小さい場合にエラーパターンとして出力するエラー出力ステップを含むことを特徴とする歩留り解析方法。 - 請求項１記載の歩留り解析方法であって、
前記評価ステップは、
半導体ＣＡＤシステムにより作成された半導体集積回路のレイアウトパターンＣＡＤデータに対して重なりパターン面積算出ステップより出力された面積値毎に重なりパターンの個数をカウントし面積値と個数のグラフを作成するグラフ生成ステップを配することを特徴とする歩留り解析方法。 - 請求項１８記載の歩留り解析方法であって、
前記重なりパターン抽出ステップの後段に、
前記半導体集積回路データの入力回路データ固有の情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第５の重なりパターンサイジングステップを配することを特徴とする歩留り解析方法。 - 請求項１８記載の歩留り解析方法であって
前記重なりパターン面積算出ステップの後段に、
前記半導体集積回路データの入力回路データ固有の情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第５の面積値重み付けステップを配することを特徴とする歩留り解析方法。 - 請求項１８記載の歩留り解析方法であって、
重なりパターン抽出ステップの後段に、
プロセス情報に基づいて前記重なりパターン抽出ステップより出力されたパターンを所定の値で拡大或いは縮小する第６の重なりパターンサイジングステップを配することを特徴とする歩留り解析方法。 - 請求項１８記載の歩留り解析方法であって
前記重なりパターン面積算出ステップの後段に、
プロセス情報に基づいて前記パターン面積算出ステップより出力された面積値に所定の係数を乗ずる第６の面積値重み付けステップを配することを特徴とする歩留り解析方法。 - 請求項１７記載の歩留り解析方法であって、
前記エラー出力ステップの後段に、
エラー出力ステップより出力されたエラーパターンの個数から配線パターンとビアパターンの接続抵抗に起因する歩留り率を算出する第１の歩留まり率算出ステップと、
レイアウトパターンＣＡＤデータの面積と単位面積あたりの歩留り率（Ｄ０値）を乗じる第２の歩留り率算出ステップと、
前記第１の歩留まり率算出ステップと第２の歩留り率算出ステップの出力を乗ずる第３の歩留まり率算出ステップを配することを特徴とする歩留り解析方法。 - 請求項１乃至２３のいずれかに記載の歩留り解析方法を用いた設計方法であって、
前記歩留り解析方法の実施結果に基いて、レイアウトパターンＣＡＤデータに対して修正を加えるレイアウト修正ステップを配することを特徴とする半導体集積回路装置の設計方法。 - 請求項２４記載の半導体集積回路装置の設計方法であって、
前記レイアウト修正ステップが
異なる配線層の配線同士の重なり部に存在するビアパターンが１個のときに、２個以上のビアパターンを配置するステップを含むことを特徴とする半導体集積回路装置の設計方法。 - 請求項２４記載の半導体集積回路装置の設計方法であって、
前記レイアウト修正ステップが、
ビアと配線とのオーバーラップ部の配線パターンを拡大しオーバーラップ領域を拡張することを特徴とする半導体集積回路装置の設計方法。 - 請求項１乃至２３のいずれかに記載の歩留まり解析方法を実施して設計されたことを特徴とする半導体集積回路装置。
- 請求項２４乃至２６のいずれかに記載の半導体集積回路装置の設計方法を実施したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005067773A JP2006253409A (ja) | 2005-03-10 | 2005-03-10 | 歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005067773A JP2006253409A (ja) | 2005-03-10 | 2005-03-10 | 歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006253409A true JP2006253409A (ja) | 2006-09-21 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005067773A Withdrawn JP2006253409A (ja) | 2005-03-10 | 2005-03-10 | 歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置 |
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|---|---|
| JP (1) | JP2006253409A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8682058B2 (en) | 2010-05-20 | 2014-03-25 | Kabushiki Kaisha Toshiba | Defect analysis method, apparatus, and recording medium using pattern dependence degree |
| US8924897B2 (en) | 2007-04-12 | 2014-12-30 | Sony Corporation | Mask pattern design method and semiconductor manufacturing method and semiconductor design program |
| KR101816849B1 (ko) | 2015-02-12 | 2018-01-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 마스크 형성 방법 |
-
2005
- 2005-03-10 JP JP2005067773A patent/JP2006253409A/ja not_active Withdrawn
Cited By (4)
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| US9892224B2 (en) | 2015-02-12 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming masks |
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