JP2006100619A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 高精度な寸法管理を可能にする半導体装置の製造方法および半導体装置を提供する。
【解決手段】 まず、レイアウト設計段階で、半導体ウエハ１０内の各半導体チップ１２を、複数の設定領域１４に分け、各設定領域１４内には、複数の検査領域１３を設け、各検査領域１３内には、それが含まれる設定領域１４内のデバイスパターンを参照することによって特定した単一の配線幅および配線ピッチで格子状のパターンをレイアウトし、続いて、前記半導体ウエハ１０の製作および検査段階で、前記半導体ウエハ１０上に形成された前記格子状のパターンを、前記レイアウト設計段階で得られる前記複数の検査領域１３の位置情報を用いて光学式寸法計測装置により計測を行う。
【選択図】 図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）等の様に多様なレイアウトパターンを含み、それらの寸法管理を行う半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。

本発明者が検討したところによれば、半導体装置の寸法管理技術に関しては、以下のようなものが考えられる。

例えば、半導体ウエハのスクライブ領域などにＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と呼ばれるテスト用のパターンを形成し、ＴＥＧに対して走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）などを用いて寸法計測を行うことでプロセスの寸法管理を行う手法が知られている。このＴＥＧは、マークとも呼ばれ、例えば、単一の配線幅およびピッチを備えた格子状の配線パターンなどとなっている。

ところで、前記のような半導体装置の寸法管理技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、多くの機能ブロックを含むＳＯＣ等の半導体装置においては、その内部に多様なレイアウトパターンを含んでいる。これらの寸法管理には、近年の微細化に伴い益々高精度が要求されている。そこで、本発明者の検討により、これらのレイアウトパターンの寸法管理を高精度に行うため、従来技術のような単純なマークに変えて、多様なレイアウトパターンを反映した多様なマークを設ける方法を考えた。

しかしながら、このようなマークを従来技術のようにスクライブ領域に配置すると、下記（１）〜（３）のような問題が生じることによって、高精度な寸法管理を行うことが困難になる。

（１）スクライブ領域では、多様なレイアウトパターンを反映した多様なマークを配置するのに必要な面積を確保することができない。

（２）スクライブ領域のマークと実際のレイアウトパターンとでは半導体ウエハ内の位置が異なるため、プロセスに伴う半導体ウエハ内の寸法ばらつき量がそれぞれ異なり、高精度に寸法管理を行うことが困難となる。

（３）スクライブ領域のマークと実際のレイアウトパターンとでは、それぞれにおける周辺のレイアウトパターンを含めたパターン密度が異なる。すなわち、いわゆる近接効果（パターン密度に依存して露光／現像後のパターン寸法が変化する現象）による影響度がそれぞれ異なる。

そこで、本発明の目的は、このような問題を鑑みて、高精度な寸法管理を可能にする半導体装置の製造方法および半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、半導体チップ内に複数の検査領域を設け、前記複数の検査領域に寸法計測用のパターンをレイアウトし、前記寸法計測用のパターンを含む前記半導体チップのレイアウトデータと前記半導体チップ内での前記複数の検査領域の位置を示すデータとを生成するレイアウト設計工程と、前記半導体チップを形成するための半導体ウエハに対し、レジストを塗布し、前記生成した前記半導体チップのレイアウトデータに基づいて露光および現像を行う工程と、光学式寸法計測装置に、前記生成した位置情報を示すデータを参照させ、前記露光および現像により形成された前記半導体ウエハ上の前記複数の検査領域を対象に前記寸法計測用のパターンの計測を行わせる工程とを有し、前記レイアウト設計工程でレイアウトされる寸法計測用のパターンは、前記検査領域周辺のデバイスパターンに基づいて定められた単一の配線幅および配線ピッチを備えるものとなっている。

すなわち、半導体チップ内に、実際のデバイスパターンの配線幅および配線ピッチに基づいて単一の配線幅および配線ピッチを備えた寸法計測用のパターンを複数設計し、この寸法計測用のパターンを設計した位置の情報を設計ツールから呼び出し、半導体ウエハの露光／現像後の寸法検査工程において、この位置の情報をもとに光学式寸法計測装置を用いて前記寸法計測用パターンを計測するというものである。これによって、実際のデバイスパターンに生じる寸法ばらつき等を反映した上で寸法管理を行うことができ、高精度な寸法管理が可能になる。

また、例えばフォトマスクを用いて露光／現像を行う場合、前述したような寸法計測用のパターンを、露光条件の条件出しに活用するとよい。これによって、最適な露光条件を効率的に導出することが可能になる。

本発明による半導体装置は、複数の半導体チップが形成され、前記複数の半導体チップのそれぞれは、複数の検査領域を備え、前記複数の検査領域のそれぞれは、単一の配線幅および配線ピッチで形成された格子状のパターン備え、前記単一の配線幅および配線ピッチは、前記複数の検査領域のそれぞれの周辺に配置された特定のデバイスパターンが備える配線幅および配線ピッチと同一となっている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップ内に、実際のデバイスパターンの配線幅および配線ピッチに基づいて単一の配線幅および配線ピッチを備えた寸法計測用のパターンを複数設計し、この寸法計測用のパターンを光学式寸法計測装置で計測することで、デバイスパターンに生じる寸法ばらつき等を反映した高精度な寸法管理を行うことが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態の半導体装置の製造方法において、製造させる半導体装置の構成概念の一例を示す概略図である。図１に示す半導体装置は、半導体ウエハ１０を含み、半導体ウエハ１０内には、スクライブ領域１１で区切られた複数の半導体チップ１２が形成されている。そして、それぞれの半導体チップ１２は、互いに重複しない複数の領域に分けられ、それぞれの分けられた領域（以下、設定領域と称す）１４内には、単数または複数の検査領域１３が設けられている。

図１の例では、半導体チップ１２を、例えば同一面積となる９個の設定領域１４に規則的に分けている。各設定領域１４は、矩形形状となっており、その４つの角部付近に検査領域１３を設けている。これによって、３６個の検査領域１３を半導体チップ１２内で均一かつ規則的に配置している。なお、設定領域１４は、概念上で分けられた領域であり、必ずしも実際の外観上で分けられているという訳ではない。

検査領域１３には、後述するように、その検査領域１３が含まれる設定領域１４内のデバイスパターンを反映した寸法計測用のパターンが形成され、この寸法計測用のパターンが寸法計測装置によって計測される。デバイスパターンとは、半導体チップ内に形成される通常のレイアウトパターンを意味する。

検査領域１３のそれぞれの面積は、使用する寸法計測装置などに応じて最適な値が異なるが、例えば５０μｍ×５０μｍ程度である。設定領域１４内に設ける検査領域１３の位置は、特に制限はないが、半導体チップ１２内で均一かつ規則的に並べることが望ましい。すなわち、半導体チップ内の寸法ばらつきを見る上で、均一な並びであることが望ましく、また、規則的な並びによって、寸法計測装置において検査対象となる検査領域１３を移動する際の動作が効率化され、スループットが向上する。

図２は、図１の半導体チップにおける別の構成概念の一例を示す概略図である。図２に示す半導体チップ２２は、例えばＳＯＣ等のようにそれぞれ面積が異なる複数の回路モジュール２０を含み、その回路モジュール２０内で定めた単数または複数となる特定の位置に検査領域２３が設けられている。すなわち、図１での予め定めた複数の設定領域１４が回路モジュール２０単位となったものである。

各回路モジュール２０内では、それぞれ、任意の数の検査領域２３を任意の位置に設けることができる。例えば、回路モジュール２０ａでは、２個の検査領域２３を設け、回路モジュール２０ｂでは、６個の検査領域２３を設けている。

ここで、図１および図２に示した検査領域１３，２３内には、例えば図３に示すような寸法計測用のパターンを形成する。図３は、図１の設定領域内の一部の領域において、その配線層および検査領域の構成例を示す概略図である。つまり、図３に示す設定領域１４は、図１で示した９個の設定領域１４の中の１個となっており、更にその１個の設定領域１４の中の上部付近が示されている。

ここでは仮に、メタルの多層配線層の内の１つの層を例に、その層のプロセス工程（フォトリソグラフィ工程）に伴う寸法検査を行いたい場合を想定して説明を行う。まず、設定領域１４のメタル配線層において、図３に示すような多数のメタル配線３０およびコンタクトホール３１を含むデバイスパターンが形成されるものとする。そして、図３の設定領域１４には、このデバイスパターンを形成しない領域となる２個の検査領域１３ａ，１３ｂが含まれている。

この場合、検査領域１３ａには、例えば、設定領域１４内のデバイスパターンの中で最も配線ピッチが小さいデバイスパターン３３ａを反映させ、このデバイスパターン３３ａと同一の配線ピッチおよび配線幅を備えた寸法計測用のメタル配線３２を形成する。一方、検査領域１３ｂには、例えば、設定領域１４内のデバイスパターンの中で最も配線ピッチが大きいデバイスパターン３３ｂを反映させ、このデバイスパターンと同一の配線ピッチおよび配線幅を備えた寸法計測用のメタル配線３２を形成する。

また、図３の設定領域１４の図示しない下部付近に位置する２つの検査領域１３（図１参照）の一方には、例えば、この設定領域１４内の最も配線幅が小さいデバイスパターンを反映させた寸法計測用のパターンを形成し、他方には、例えば、この設定領域１４内の最も配線幅が大きいデバイスパターンを反映させた寸法計測用のパターンを形成する。このようにして、例えば図１の例では、各設定領域１４毎のデバイスパターンに基づいて、各設定領域１４内の４つの検査領域１３のパターンが形成され、これによって、９個の設定領域１４に対して３６個の検査領域１３のパターンが形成される。

このような検査領域１３は、例えば光学式寸法計測装置（ＯＣＤ計測装置：Ｏｐｔｉｃａｌ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ計測装置）を用いて検査される。この場合、検査領域１３内では、例えばレイアウトツールにルールを設けることなどによって、水平または垂直方向それぞれについて単一の配線幅と単一のピッチでレイアウトされるようにする。

光学式寸法計測装置とは、半導体ウエハ表面からの散乱光（回折光）を解析してパターンの断面形状（配線幅、高さおよびテーパー角等）を非破壊・非接触で得る装置である。具体的には、ライン／スペースの周期構造を持つ格子状パターンに入射光を当て、パターンの形状に依存して変化した回折光の波長特性や入射角特性を解析するというものである。光学式寸法計測装置を用いると、従来技術のＳＥＭに比べて、例えば最小線幅２０ｎｍ以下、分解能０．４ｎｍ以下といった高精度の計測を実現できるほか、スループットの向上も実現可能となる。

また、検査領域１３は、ＳＥＭまたはＣＤ−ＳＥＭ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ−ＳＥＭ）等を用いて検査することも可能である。この場合、検査領域１３内は、必ずしも単一の寸法と単一のピッチでレイアウトされる必要はない。更に、この場合、検査領域１３の面積は、前述した５０μｍ×５０μｍよりも小さくてよい。そうすると、検査領域１３に形成する寸法計測用のパターンとして、例えば配線ピッチが最小といった所定の条件に合致するデバイスパターンを中心に、その周辺を含めた一定面積の領域を抜き出したものとすることができる。ただし、前述した計測の精度およびスループット、ならびに後述するフォトマスクのパターン計測を行えることなどから光学式寸法計測装置を用いる方が望ましい。

ところで、前述した検査領域を、メモリチップまたはＳＯＣ内のメモリブロックに適用する場合には、メモリ内の周期パターンに隣接した箇所に検査領域を設けるとよい。図７は、図１の半導体チップにおいて、それがメモリを含む場合の構成例を示す概略図である。図７では、半導体チップがメモリチップである場合を例とするが、メモリブロックの場合も同様に適用できる。

図７に示す半導体チップ７２は、例えば、図示しないＸデコーダおよびＹデコーダなどによって分割された４つのメモリアレイ７１ａ〜７１ｄを含み、それぞれのメモリアレイに１つずつ検査領域７３が設けられている。そして、この検査領域７３は、各メモリアレイ７１ａ〜７１ｄ内の周期パターンに隣接して設けられている。

すなわち、例えばメモリアレイ７１ｄ内には、Ｘデコーダの信号を受けて駆動するワードドライバの配置領域７４があり、この配置領域７４から一定の周期で多数のワード線７５が延伸している。そして、このようなワード線７５の領域に隣接して検査領域７３が設けられ、この検査領域７３内では、ワード線７５と同じ配線幅および配線ピッチを備えた配線パターン７６が形成される。

以上、これまでに説明したような検査領域を設けることによって、例えば次のような効果を得ることができる。

（１）半導体チップ内に検査領域を設けるため、十分な面積を確保でき、半導体チップ内の多様なデバイスパターンを反映した多様な寸法計測用のパターンを形成することが可能になる。

（２）実際のデバイスパターンから近い位置に寸法計測用のパターンを形成することができるため、デバイスパターンと寸法計測用のパターンとでプロセスに伴う寸法ばらつき量がほぼ等しくなり、寸法管理の精度を向上させることが可能になる。

（３）寸法計測用のパターンは、その周辺パターンを含めて実際のデバイスパターンに近いパターン密度となるため、近接効果による影響度をある程度加味した上で寸法管理を行うことが可能になる。

（４）実際のデバイスパターンに基づいたパターンで寸法管理が可能になるため、デバイスの電気的特性を高精度に管理することができる。すなわち、前述したメタル配線層の寸法管理の例では配線抵抗や配線容量などに伴う電気的特性を管理できる。また、例えば、同様な方法でトランジスタのゲート配線層を管理すれば、しきい値電圧などを含むトランジスタの電気的特性を管理することが可能になる。

なお、図３では、半導体チップ内に大小様々な配線パターンが存在すると仮定して、検査領域に配置するパターンを、近接効果などを考慮して配線ピッチと配線幅のそれぞれの大小に基づいて振り分けを行った。ただし、パターンの振り分け方法や、設定領域および検査領域の面積並びに数などは、デバイスパターンなどに応じて適したものを設定すればよく、前述したものに限定されるものではない。

例えば、配線幅と配線ピッチの大小の組み合わせによって寸法精度の低下が予想されるような場合が考えられる。この場合、その条件に最も近いデバイスパターンの配線幅および配線ピッチを反映させて検査領域のパターンを形成する。また、例えば、図１の設定領域１４単位で、最も配線幅および配線ピッチが小さいものを管理すればいいような場合が考えられる。この場合、各設定領域１４に対して１個ずつ検査領域１３を設け、そこに当該パターンを形成することも可能である。また、図２のような各回路モジュール２０単位で、特に管理すべきデバイスパターンの形状を予め特定できるような場合も考えられる。この場合、各回路モジュール２０毎にそれぞれ特定した数だけ検査領域２３を設ければよい。

図４は、図３の検査領域を変形した構成の一例を示す概略図である。図４には、図３の設定領域１４の一部（左側付近）が示されており、検査領域１３ａ内のパターンが図３と異なっている。つまり、図４では、検査領域１３ａを、寸法計測用のパターンの配置領域としてだけではなく、デバイスパターンの配置領域としても活用している。

例えば、図４の検査領域１３ａでは、デバイスパターンとなるメタル配線３０およびコンタクトホール３１が形成され、このデバイスパターンの間にダミーパターン４０が形成されている。この検査領域１３ａでは、設定領域１４の中の最も配線ピッチが小さいデバイスパターン３３ａの配線ピッチを反映させるものとして、ダミーのメタル配線となるダミーパターン４０を付加することで最小の配線ピッチとなるように調整している。

これによって、検査領域の面積がデバイスパターンとして有効活用されるため、検査領域に伴う半導体チップ面積のオーバーラップを低減することができる。

次に、これまでに説明したような半導体装置の検査領域を活用して、半導体装置の製造を行う方法について説明する。

図５は、本発明の一実施の形態による半導体装置の製造方法において、その処理の一例を示すフロー図である。図６は、図５に続く処理の一例を示すフロー図である。まず、図５に示す処理は、例えば次のように行われる。

Ｓ５００において、レイアウト設計段階で、前述したような検査領域内に寸法計測用のパターンをレイアウトする。具体的には、コンピュータにプログラム処理を実行させるレイアウトツールを用い、例えば、次の（１）〜（５）のような処理を行う。

（１）ユーザの操作によって、半導体チップ全体を複数の設定領域に分け、各設定領域内に単数または複数の検査領域を設ける。すなわち、例えば、図１で述べたような領域設定を行う。

（２）ユーザの操作によって、各検査領域毎にそこに配置するパターン条件を設定する。すなわち、図３で述べたように、検査領域に対応する設定領域のデバイスパターンの中から、抽出したいパターン条件（配線幅の大小、配線ピッチの大小およびその組み合わせなど）を設定する。

（３）ユーザの操作によって、半導体チップ内に、検査領域を避けてデバイスパターンをレイアウトする。

（４）レイアウトツールの自動処理によって、前記（１）で設定した設定領域毎に前記（２）で設定したパターン条件に合致するデバイスパターンを検索し、その配線幅およびピッチを抽出する。

（５）レイアウトツールの自動処理によって、前記（４）で抽出した配線幅およびピッチを備えた格子状のパターンをそれに対応する検査領域にレイアウトする。

以上のようなレイアウトツールを用いた処理によって、例えば図３に示したような寸法計測用のパターンが形成される。そして、Ｓ５０１へ移行する。

Ｓ５０１において、レイアウトツール（ＥＤＡツール：Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）より、検査領域の位置情報（座標）と、検査領域内のパターン寸法（配線幅およびピッチ等）の情報を取得する。そして、Ｓ５０２へ移行する。

Ｓ５０２において、Ｓ５００で設計したレイアウトデータをレイアウトツールから生成し、このレイアウトデータでフォトマスクを製作する。フォトマスクには、いわゆるレチクルや位相シフトマスクなども含まれる。そして、Ｓ５０３へ移行する。

Ｓ５０３において、Ｓ５０２で製作したフォトマスク内の検査領域に該当する部分のパターン寸法を、Ｓ５０１で取得したレイアウトツールからの位置情報に基づいて例えば光学式寸法計測装置を用いて計測する。そして、Ｓ５０４へ移行する。

Ｓ５０４において、Ｓ５０３で計測したフォトマスクのパターン寸法をもとに、半導体ウエハ内の複数の検査領域の位置で所望の寸法が得られるように露光条件（露光エネルギーおよびフォーカス等）を算出する。この露光条件の算出は、一般的に知られているシミュレータを用いて行う。なお、Ｓ５０３で計測したパターン寸法が十分な転写性が得られない程度に誤差があるとシミュレータによって判断される場合は、フォトマスクの再製作を行うことも可能である。そして、Ｓ５０５へ移行する。

Ｓ５０５において、Ｓ５０２で製作したフォトマスクを用いて、半導体ウエハの試作を行う。すなわち、露光／現像装置に当該フォトマスクをセットし、Ｓ５０４で算出した露光条件を設定し、レジストを塗布した半導体ウエハに対して露光および現像を行う。そして、Ｓ５０６へ移行する。

Ｓ５０６において、Ｓ５０５で試作した半導体ウエハ上の検査領域に該当する部分のパターン寸法（現像されたレジストのパターン寸法）を、Ｓ５０１で取得したレイアウトツールからの位置情報に基づいて例えば光学式寸法計測装置を用いて計測する。そして、Ｓ５０７へ移行する。

Ｓ５０７において、Ｓ５０６で計測した半導体ウエハ内の検査領域のパターン寸法を、Ｓ５０１でレイアウトツールから取得したパターン寸法と比較し、転写精度が半導体ウエハ内の複数の検査領域の位置で所望の範囲内であるか否かを判定する。ここで所望の範囲内である場合は、Ｓ５０８へ移行し、そうでない場合は、Ｓ５０９へ移行する。

Ｓ５０８において、Ｓ５０５で用いたフォトマスクおよび露光装置の条件を使って半導体ウエハの量産を行う。そして、図６のＳ６００へ移行する。

Ｓ５０９において、Ｓ５０７の判定結果に応じて露光条件の補正を行う。そして、Ｓ５０５へ移行し、再度半導体ウエハの試作から判定までを行う。

次に図６に示す処理は、例えば、次のように行われる。

Ｓ６００において、量産工程の一部となる寸法検査工程として、半導体ウエハ内の検査領域に該当する部分のパターン寸法（現像されたレジストのパターン寸法）を、Ｓ５０１で取得したレイアウトツールからの位置情報に基づいて例えば光学式寸法計測装置を用いて計測する。この際、半導体ウエハ内の全ての検査領域を計測することが望ましいが、スループットが問題となるようであれば、量産が成熟し安定するに従い検査対象とする検査領域を選択していくようなことも可能である。そして、Ｓ６０１へ移行する。

Ｓ６０１において、Ｓ６００で計測した半導体ウエハ内の検査領域のパターン寸法が、量産仕様として定めた規格値の範囲内にあるか否かを判定する。ここで規格値の範囲内にある場合は、次の工程（エッチング工程等）に移行し、そうでない場合は、当該半導体ウエハを検査工程不合格とする。そして場合によっては、原因調査などを行う。

このような半導体装置の製造方法を用いることで、これまでに述べたような効果に加え、例えば次のような効果を得ることが可能になる。

（１）半導体ウエハの量産工程内に、光学式寸法計測装置を用いて半導体ウエハ上の検査領域を検査する工程を設けることで、高精度かつ高スループットな寸法管理が実現できる。

（２）レイアウトツールから検査領域の位置情報を取得することで、フォトマスク上および半導体ウエハ上の検査領域の位置を容易に特定でき、検査領域内のパターン寸法の計測を容易に行うことが可能になる。

（３）露光条件を定める段階において、フォトマスク上および半導体ウエハ上の検査領域を計測することで、実際のデバイスパターンを精度よく露光するのに最適な露光条件を、効率的に導出することが可能になる。すなわち、検査領域のパターンは、デバイスパターンの代表的なものを反映させたものであるため、検査領域のパターンを精度よく露光／現像する条件を見つけることで、等価的にデバイスパターンの精度を保障することが可能になる。

（４）実際のデバイスパターンに基づいたパターンで寸法管理を行えるため、その管理規格値を現実に見合った最適なものにすることが可能になる。すなわち、寸法管理方法の一つとして、例えば、実際のデバイスパターンを直接反映させずに、レイアウト上可能な最小配線幅および最小ピッチを備えたＴＥＧをスクライブ領域またはデバイス領域に設けて管理する方法が考えられる。この場合、現実の状況と対比して必要以上に厳しい管理規格値となることが予想され、過度な歩留まり低下が懸念される。図５，図６のような製造方法を用いると、このような問題を解決でき、妥当な歩留まりを得ることができる。

なお、図５および図６においては、フォトマスクを用いて露光を行ったが、フォトマスクを用いずに電子ビームによって直接描画する場合においても、デバイスパターンの寸法管理の面でこれまでに説明したのと同様な効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法は、多様なレイアウトパターンを含むＳＯＣやシステムＬＳＩ等の寸法管理手法に適用して特に有益なものであり、さらに、これに限らず、半導体製品全般の寸法管理手法として広く適用可能である。

本発明の一実施の形態の半導体装置の製造方法において、製造させる半導体装置の構成概念の一例を示す概略図である。 図１の半導体チップにおける別の構成概念の一例を示す概略図である。 図１の設定領域内の一部の領域において、その配線層および検査領域の構成例を示す概略図である。 図３の検査領域を変形した構成の一例を示す概略図である。 本発明の一実施の形態による半導体装置の製造方法において、その処理の一例を示すフロー図である。 図５に続く処理の一例を示すフロー図である。 図１の半導体チップにおいて、それがメモリを含む場合の構成例を示す概略図である。

符号の説明

１０ 半導体ウエハ
１１ スクライブ領域
１２，２２，７２ 半導体チップ
１３，１３ａ，１３ｂ，２３，７３ 検査領域
１４ 設定領域
２０，２０ａ，２０ｂ 回路モジュール
３０ メタル配線
３１ コンタクトホール
３２ 寸法計測用のメタル配線
３３ａ，３３ｂ デバイスパターン
４０ ダミーパターン
７１ａ〜７１ｄ メモリアレイ
７４ ワードドライバの配置領域
７５ ワード線
７６ 配線パターン

Claims (5)

1. 半導体チップ内に複数の検査領域を設け、前記複数の検査領域に寸法計測用のパターンをレイアウトし、前記寸法計測用のパターンを含む前記半導体チップのレイアウトデータと前記半導体チップ内での前記複数の検査領域の位置を示すデータとを生成するレイアウト設計工程と、
   前記半導体チップを形成するための半導体ウエハに対し、レジストを塗布し、前記生成した前記半導体チップのレイアウトデータに基づいて露光および現像を行う工程と、
   光学式寸法計測装置に、前記生成した位置を示すデータを参照させ、前記露光および現像により形成された前記半導体ウエハ上の前記複数の検査領域を対象に前記寸法計測用のパターンの計測を行わせる工程とを有し、
   前記レイアウト設計工程でレイアウトされる寸法計測用のパターンは、前記検査領域周辺のデバイスパターンに基づいて定められた単一の配線幅および配線ピッチを備えていることを特徴とする半導体装置の製造方法。
2. 半導体チップ内に複数の検査領域を設け、前記複数の検査領域に寸法計測用のパターンをレイアウトし、前記寸法計測用のパターンを含む前記半導体チップのレイアウトデータと前記半導体チップ内での前記複数の検査領域の位置を示すデータとを生成するレイアウト設計工程と、
   前記半導体チップのレイアウトデータに基づいてフォトマスクを製作する工程と、
   光学式寸法計測装置に、前記生成した位置を示すデータを参照させ、前記製作したフォトマスク上の前記複数の検査領域を対象に前記寸法計測用のパターンの計測を行わせる工程と、
   前記フォトマスクの計測結果に基づいて露光条件を算出する工程と、
   前記半導体チップを形成するための半導体ウエハに対し、レジストを塗布し、前記製作したフォトマスクと前記算出した露光条件により露光および現像を行う工程と、
   前記光学式寸法計測装置に、前記生成した位置を示すデータを参照させ、前記露光および現像により形成された前記半導体ウエハ上の前記複数の検査領域を対象に前記寸法計測用のパターンの計測を行わせる工程と、
   前記半導体ウエハの計測結果に基づいて露光条件を補正する工程とを有し、
   前記レイアウト設計工程でレイアウトされる寸法計測用のパターンは、前記検査領域周辺のデバイスパターンに基づいて定められた単一の配線幅および配線ピッチを備えていることを特徴とする半導体装置の製造方法。
3. 請求項１または２記載の半導体装置の製造方法において、
   前記レイアウト設計工程は、
   前記半導体チップ内に互いに重複しない第１の設定領域と第２の設定領域を含む複数の設定領域を定めるステップと、
   前記第１の設定領域内に単数または複数の第１の検査領域を設け、前記第２の設定領域内に単数または複数の第２の検査領域を設けるステップと、
   前記第１および第２の検査領域を避けて前記半導体チップ内にデバイスパターンをレイアウトするステップと、
   前記第１の設定領域内のデバイスパターンが含む配線幅および配線ピッチに基づいて、単一となる第１の配線幅および配線ピッチを決定し、前記第２の設定領域内のデバイスパターンが含む配線幅および配線ピッチに基づいて、単一となる第２の配線幅および配線ピッチを決定するステップと、
   前記第１の検査領域に、前記第１の配線幅および配線ピッチで第１の寸法計測用のパターンをレイアウトし、前記第２の検査領域に、前記第２の配線幅および配線ピッチで第２の寸法計測用のパターンをレイアウトするステップとを有することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記複数の設定領域は、複数の回路モジュール毎の領域であることを特徴とする半導体装置の製造方法。
5. 複数の半導体チップが形成される半導体装置であって、
   前記複数の半導体チップのそれぞれは、複数の検査領域を備え、
   前記複数の検査領域のそれぞれは、単一の配線幅および配線ピッチで形成された格子状のパターン備え、
   前記単一の配線幅および配線ピッチは、前記複数の検査領域のそれぞれの周辺に配置された特定のデバイスパターンが備える配線幅および配線ピッチと同一であることを特徴とする半導体装置。

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