WO2009142121A1 - 半導体装置およびその製造方法 - Google Patents

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徳貴 上久保
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a structure of a semiconductor device capable of managing the shape and size of a pattern to be formed and improving the measurement accuracy and a method for manufacturing the same.
  • Typical means for measuring pattern shape dimensions include spectroscopic ellipsometry using visible light and UV light, and critical dimension secondary electron microscope (CD-SEM) using electron beam. Is mentioned.
  • the spectroscopic ellipsometry method is used for measuring a shape dimension in a direction perpendicular to the wafer surface, such as a film thickness of a deposited film or a processed film.
  • the length measuring SEM method is used for measuring a shape dimension in a horizontal direction with respect to a wafer surface such as a processing line width and critical dimension (CD).
  • STI Shallow Trench Isolation
  • the shape dimensions for a three-dimensional structure it is difficult to measure with high accuracy by the spectroscopic ellipsometry method or the length measurement SEM method.
  • a three-dimensional shape in which a silicon oxide film 902 and a silicon nitride film 903 are sequentially formed on a semiconductor substrate 901 and a groove 904 for embedding an insulating film is formed corresponding to the STI region.
  • Patent Document 1 discloses a principle of measuring a pattern shape dimension by a scatterometry method.
  • Patent Document 2 discloses a method for measuring the shape dimension of the surface of a semiconductor device.
  • the scatterometry method In the scatterometry method, measurement light is irradiated to a repetitive pattern in which lines and spaces are repeated, and the shape-dependent characteristics of the repetitive pattern of reflected light in the optical wavelength band are obtained by numerical analysis, and compared with the actual measurement value.
  • This is a method for obtaining the three-dimensional shape.
  • the scatterometry method reflects measurement light when it is incident on the surface of the semiconductor wafer obliquely and when the measurement light is incident from a plurality of angles with respect to the ⁇ angle that is the rotation direction in the plane including the wafer surface. This utilizes the fact that the spectral spectrum of diffracted light changes according to the three-dimensional pattern shape on the surface of the semiconductor wafer (see FIG. 8).
  • the parameters for determining the three-dimensional shape include pattern line width (CD1) 911, space line width (CD2) 912, substrate groove depth 921, silicon oxide film thickness. 922, silicon nitride film thickness 923, and taper angle 931.
  • CD1 pattern line width
  • CD2 space line width
  • substrate groove depth silicon oxide film thickness. 922, silicon nitride film thickness 923, and taper angle 931.
  • the region 941 is irradiated with measurement light (white incident light) 951 at an incident angle ⁇ , and spectral spectra of the reflected diffracted light 952 are obtained for a plurality of ⁇ angles.
  • the above-described parameters 911, 912, 921 to 923, 931 are simultaneously determined, and these are used as the measured values of the three-dimensional shape.
  • Patent Document 3 when a resist shape is measured by preliminarily simulating and managing a library as a model pattern of an assumed resist shape change with respect to a process parameter variation predicted in a lithography process. A method for facilitating fitting is shown.
  • Patent Document 4 a test sample in which parameters predicted in the manufacturing process are changed is actually prepared in advance, and spectral data obtained for the test sample and another test sample (for example, AFM) are used. The validity of the fitting is improved by managing the library of the three-dimensional shape data obtained by measurement by the method.
  • Patent Document 5 shows a method for measuring a three-dimensional shape using both the AFM method and the scatterometry method.
  • Patent Document 6 acquires pattern height information by the scatterometry method, A method of measuring a three-dimensional shape with a length measurement SEM using the height information is shown.
  • the scatterometry method is an optical method, it is non-destructive and non-contact, has a high throughput, and has sufficient spectroscopic accuracy for a plurality of parameters that determine a three-dimensional shape.
  • measurement is possible.
  • the model pattern data includes many fitting parameters. For this reason, the fitting calculation for determining which model pattern data of the large amount of model pattern data is the closest to the three-dimensional data actually measured from the object to be measured becomes enormous, and it is difficult to obtain highly accurate measurement values in a short time. There was a problem.
  • the three-dimensional shape for each wafer is used.
  • the number of fitting parameters in the scatterometry method can be reduced, and the measurement accuracy
  • the processing capacity is small because AFM or measuring SEM is used together.
  • the present invention solves such a problem, and can measure a three-dimensional shape of a pattern with high throughput and high accuracy with non-destructive and non-contacting under atmospheric pressure, and highly accurate shape and dimension management is performed.
  • a semiconductor device and a manufacturing method thereof are provided.
  • the device configuration pattern is formed in the device formation region in the chip formation region on the film side of the semiconductor wafer having the pattern formation film, and the plurality of inspection regions in the chip formation region are inspected.
  • the inspection pattern includes a repetitive pattern having the same line and the same space formed in the first inspection region of the plurality of inspection regions, and a second inspection region of the plurality of inspection regions.
  • a first inspection in which the inspection step measures a parameter in a repetitive direction in which lines and spaces of a repetitive pattern in the first inspection region are repeated using an optical measurement method capable of measuring a three-dimensional pattern shape;
  • a method of manufacturing a semiconductor device having at least a pattern inspection step including a second inspection for measuring a film thickness of a uniform pattern in the second inspection region using an optical measurement method capable of measuring a film thickness.
  • the device configuration pattern and the inspection pattern are formed based on predetermined layout data.
  • a device configuration pattern including a pattern formation film formed in a device formation region and an inspection pattern including a pattern formation film formed in a plurality of inspection regions.
  • the inspection pattern includes a plurality of repetitive patterns having the same line and the same space formed in the first inspection region of the plurality of inspection regions, A semiconductor device having a uniform pattern not having a space formed in the second inspection region of the inspection regions is provided.
  • the method for manufacturing a semiconductor device measures a parameter (two-dimensional shape) of a repeating direction of a repetitive pattern for inspection using an optical measurement method capable of measuring a three-dimensional pattern shape in a first inspection
  • a parameter (one-dimensional shape) in the film thickness direction of the uniform inspection pattern is measured using an optical measurement method capable of measuring the film thickness of the film. Therefore, since the measured value of the film thickness of the uniform pattern measured in the second inspection can be referred to as the film thickness of the repetitive pattern in the first inspection, the fitting parameter of the repetitive pattern can be reduced.
  • a three-dimensional shape of a repetitive pattern can be measured non-destructively and non-contactingly at high atmospheric pressure with high throughput in a high accuracy and in a short time, and a semiconductor device having a highly accurate shape and dimension control is obtained. be able to.
  • FIG. 1 It is process drawing explaining the manufacturing method of the semiconductor device in Embodiment 1 of this invention. It is a figure explaining the pattern inspection process in Embodiment 1.
  • FIG. 2 It is process drawing explaining Embodiment 2 of this invention. It is a graph which shows the film thickness dispersion
  • Embodiment 3 of this invention It is process drawing explaining Embodiment 4 of this invention.
  • the semiconductor wafer is not particularly limited.
  • an elemental semiconductor wafer made of Si, Ge, etc. a compound semiconductor wafer made of GaAs, AlAs, GaAlAs, GaN, AlN, etc., a Si film on an insulating substrate.
  • Examples include formed SOI wafers.
  • the present invention is a process for forming irregularities such as semiconductor elements (for example, FETs, memories, capacitors, resistors, etc.), wirings, wiring grooves, interlayer insulating films, resist films, element isolation grooves on these semiconductor wafers. Is applicable.
  • the film for pattern formation when a film for pattern formation is deposited on a semiconductor wafer to form a concavo-convex shape object that is a pattern for device configuration, the film for pattern formation also in the first and second inspection regions. Is formed to form the repetitive pattern and the uniform pattern, and the parameters of the repetitive direction of the repetitive pattern are measured, and the film thickness of the uniform pattern is measured to obtain the three-dimensional shape of the device configuration pattern Can be measured indirectly.
  • the “pattern forming film” is a material film constituting the concavo-convex shape object formed on the semiconductor wafer.
  • the pattern for device configuration is made of a conductive film (for example, a polysilicon film), and the repeated pattern and the uniform pattern are also made of the same conductive film (polysilicon film).
  • the optical measurement method used in the first inspection can be an optical measurement method capable of measuring a three-dimensional pattern shape, such as a scatterometry method, an AFM method, or a cross-sectional SEM method.
  • the scatterometry method is preferable because it has a high throughput, can be inspected in a non-contact, non-destructive manner and in a short time, and can keep the cost for process control low.
  • the optical measurement method used in the second inspection may be any optical measurement method that can measure at least the film thickness, such as spectroscopic ellipsometry, single wavelength ellipsometry, optical interference,
  • the fluorescent X-ray method or the like can be used, and among these, the spectroscopic ellipsometry method is preferable from the viewpoint that the film thickness can be accurately measured with a relatively simple apparatus structure.
  • FIG. 1 is a process diagram showing a flow of a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
  • the manufacturing method of the semiconductor device according to the first embodiment includes the processing step 181 and the inspection step 185 described above, and the inspection step 185 uses the optical measurement method capable of measuring a three-dimensional pattern shape.
  • the uniform pattern 113 in the second inspection region 103b A pattern inspection step including a second inspection for measuring a parameter in the film thickness direction is performed, and a layout data creation step 100 is performed prior to the processing step 181.
  • the first embodiment is applied when, for example, a gate electrode pattern, an etching stopper film pattern, a wiring pattern, an optical lens pattern, or the like is formed as a device configuration pattern, and the shape dimensions of the formed device configuration pattern are measured and managed. can do.
  • One repetitive pattern 112 for inspection corresponds to one type of repetitive portion in the device configuration pattern. Therefore, when the device configuration pattern has a plurality of types of repeating portions, a plurality of types of repeating patterns corresponding to them are formed one by one in the plurality of first inspection regions.
  • Layout data creation process 100 the layout of a plurality of chip formation regions 102 to be formed on the semiconductor wafer 101, the layout of the device formation region 104 to be formed in the same chip formation region 102, and the same chip formation region 102 In the plurality of inspection regions 103a, 103b, 103c, 103d,..., The layout of the device configuration pattern to be formed in the device formation region 104, and in each inspection region 103a, 103b,.
  • Layout data 109 including the layout of the inspection pattern to be formed is created.
  • the inspection pattern of at least one inspection region 103a among the plurality of inspection regions is a two-dimensional repetitive pattern in which a line 110 having a line width 120 and a space 111 having a space width 121 are repeated (so-called line-and-line).
  • a space (L / S) pattern) 112 and an inspection pattern of at least one inspection region 103b are formed of a uniform pattern 113 having no space.
  • the sizes of the plurality of inspection areas 103a, 103b,... And the line width 120 and the space width 121 in the repeated pattern 112 are set according to a pattern inspection process described later.
  • one square device formation region 104 is laid out in the square chip formation region 102, and a space near one side of the chip formation region 102 other than the square device formation region 104 in the chip formation region 102.
  • a plurality of identical device formation regions 104 may be laid out in one chip formation region 102.
  • a device configuration pattern (not shown) is formed in the device formation region 104 in the chip formation region 102 on the surface of the semiconductor wafer 101 based on the layout data 109 described above, and a single pattern is formed in the first inspection region 103 a.
  • a repetitive pattern 112 having one line 110 and a single space 111 is formed, and a uniform pattern 113 having no space is formed in the second inspection region 103b.
  • reference numeral 149 denotes a film on which the above-described various patterns are formed.
  • the film 149 may be a surface layer of the semiconductor wafer 101, or a semiconductor film deposited on the surface of the semiconductor wafer 101 or An insulating film may be used.
  • a film (insulating film) 143 for forming, for example, a trench for wiring is formed on the semiconductor wafer 101 having a semiconductor element or an element configuration pattern (not shown), and a photolithography process. Further, by patterning the film 143 by performing a dry etching process, the device configuration pattern, the repetitive pattern 112, and the uniform pattern 113 can be transferred and formed on the semiconductor wafer 101.
  • a pattern inspection process is performed.
  • the first inspection (measurement process 185a) for measuring the repetitive direction parameter of the repetitive pattern 112 in the first inspection region 103a using the measurement light, and the uniform pattern 113 in the second inspection region 103b.
  • a second inspection (measurement process 185b) for measuring a parameter in the film thickness direction is performed, and then an arithmetic process is performed.
  • the words “first” and “second” in the first inspection and the second inspection are merely for distinction, and means that the inspection is performed in the first and second order. It is not.
  • a measurement process 185b for measuring the film thickness 163 of the uniform pattern 113, which is a parameter (one-dimensional shape) in the film thickness direction, for the second inspection region 103b having the uniform pattern 113.
  • a second inspection is performed.
  • the measurement process 185b for measuring the film thickness 163 of the uniform pattern 113 it can be easily measured by using a general optical film thickness measurement method such as a spectroscopic ellipsometry method. By using such an optical method, measurement can be performed in a non-contact, non-destructive manner and mostly under atmospheric pressure, and thus there is an advantage that a higher throughput can be realized.
  • the subsequent measurement process 185a is a process for inspecting the parameter (two-dimensional shape) in the repetitive direction with respect to the first inspection region 103a of the repetitive pattern 112.
  • the parameters of the repetitive pattern 112 include a line width 150, a space width 151, a taper angle 152, and a film thickness 153.
  • parameters other than the film thickness 153 that are parameters in the film thickness direction are used.
  • a certain line width 150, space width and taper angle 152 are measured.
  • a parameter setting method for uniquely expressing the three-dimensional shape of the repeated pattern 112 may be set as appropriate depending on the process and structure.
  • a one-dimensional value in the film thickness direction is excluded. What is necessary is just to measure about a parameter.
  • the number of parameters that need to be measured and fitted at the same time can be reduced, thereby improving the accuracy of the measured value of the measurement process 185a.
  • the first inspection region 103a existing in the same chip formation region 102 as the second inspection region 103b of the uniform pattern 113 measured in the previous second inspection is inspected.
  • a plurality of chips extracted from the wafer surface are inspected, and the measured values are used as representative values for knowing the in-plane tendency.
  • the chip formation region extracted in the second inspection and the chip formation region extracted in the first inspection are preferably made to coincide with each other. The same applies to the case where a plurality of semiconductor wafers are collectively managed as a so-called lot and a wafer extracted from the lot is measured.
  • the arithmetic process 188 is performed.
  • the measurement values of the three-dimensional shape parameters (line width 170, space width 171, taper angle 172, film thickness 173) of the repeated pattern 112A are obtained.
  • the measured value of the film thickness 163 is used for the one-dimensional parameter (film thickness 173) in the film thickness direction, and the line width 150 is used for the other parameters (line width 170, space width 171, taper angle 172).
  • the measured values of the space width 151 and the taper angle 152 are used.
  • the second inspection region 103b measured in the second inspection is used as the film thickness measurement output value 173 of the film 143 in the first inspection region 103a in the arithmetic process 188. It is possible to ensure accuracy by using the measured value of the film thickness 163 of the film 143. Further, the line width measurement output value 170, the space width measurement output value 171, the taper angle measurement output value 172, and the film thickness measurement output value 173 are set to representative values at the positions where the chip formation regions exist, that is, specific positions. It can be output as a value with information.
  • the first inspection can be performed by a scatterometry method, for example, as shown in FIG. Also in this case, as in the second inspection, the measurement is performed under non-contact, non-destructive, and atmospheric pressure, and therefore can be measured with high throughput. 2, the inspection areas 103a, 103b,... Shown in FIG. At this time, fitting is performed using the line width 150, space width 151, and taper angle 152 of the repeated pattern 112 as parameters.
  • the film thickness 153 is, for example, a fixed value of the target film thickness expected in the process, or within the surface of the monitoring wafer previously deposited by the deposition apparatus when depositing the uniform pattern 113 film. Fitting may be performed using the film thickness value at the same location as a fixed value. In the first inspection, the number of parameters that need to be fitted can be reduced in this way, so that highly accurate measurement values can be obtained.
  • the wavelength of the measuring light is suitably 100 nm to 1000 nm, preferably 200 nm to 800 nm.
  • the wavelength of the measurement light is suitably 100 nm to 1000 nm, preferably 200 nm to 800 nm.
  • the wavelength of the measurement light is suitably 100 nm to 1000 nm, preferably 200 nm to 800 nm.
  • the wavelength of the measurement light is suitably 100 nm to 1000 nm, preferably 200 nm to 800 nm.
  • the wavelength of the measurement light is suitably 100 nm to 1000 nm, preferably 200 nm to 800 nm.
  • the size of the inspection area and the line width and space width of the repetitive pattern are set in the following (a) to (e) in the layout data creation step 100 described above.
  • the pitch of the L / S pattern constituting the repeating pattern 112, that is, the width in the repeating direction of one pattern consisting of one line 110 and one space 111 (the sum of the line width 120 and the space width 121) is measured. It is preferably 0.1 to 10 times the wavelength of light.
  • the measurement light is incident on the inspection region 103 of the semiconductor wafer 101 from an oblique direction, and the ⁇ angle that is the rotation direction in the plane including the surface of the semiconductor wafer 101 is determined from a plurality of angles.
  • the spectral spectrum of the reflected diffracted light changes sufficiently according to the three-dimensional pattern shape on the surface of the semiconductor wafer 101, so that the fitting accuracy can be improved (see FIG. 2). .
  • the repetitive pattern 112 of at least one first inspection region 103a among the plurality of inspection regions 103a, 103b... Has a line width 120 and a space width 121 equal to the minimum pattern density allowed as a layout rule. It is preferable to set as follows. In this way, it is possible to know a range of values that can be taken as film thickness values of an actual device laid out according to the layout rule for a manufacturing process having a film thickness that varies depending on the pattern density.
  • Each inspection region 103a, 103b,... is preferably a square region having sides 132a, 133a, 132b, 133b,.
  • the standard beam diameter L of the measurement light L is about 30 ⁇ m on the wafer, so if one side of each inspection region 103 is set to 30 ⁇ m or more, By applying these optical methods in the pattern inspection process, it is possible to measure with sufficient reflected light intensity.
  • the long diameter on the wafer of the beam diameter L of the optical inspection method is set to one side 132a, 133a, 132b, 133b,.
  • the major axis is about (L / cos ⁇ ) when the incident angle of the measurement light to the wafer is ⁇ , and therefore it is preferable that one side of each inspection region is longer than (L / cos ⁇ ).
  • the mutual interval between the plurality of inspection regions 103a, 103b... Is not particularly limited, but can be, for example, about 1 to 10,000 ⁇ m.
  • the uniform pattern 113 on the same chip formation region 102 obtained in the previous second inspection is obtained for the parameters in the film thickness direction of the repeated pattern 112. It is preferable to refer to the measured value (film thickness reference data) of the film thickness 163.
  • the film thickness data 163 of the uniform pattern 113 on the same chip formation area 102 is stored on the database together with the identification information indicating the position of the chip formation area 102.
  • the film thickness data of the film thickness 163 on the same chip formation region 102 is referred to and used as a fixed value for the film thickness 153 of the repeated pattern 112, and other parameters (line Fitting is performed for width 150, space width 151 and taper angle 152).
  • the measurement process 185a outputs the measurement values of the line width 150, the space width 151, the taper angle 152, and the film thickness 153. That is, in the calculation process 188, the line width 170, the space width 171 and the taper angle are output. It is equivalent to outputting each measurement of 172 and film thickness 173. Therefore, the measurement process 185a also serves as the calculation process 188.
  • the semiconductor device according to the first embodiment manufactured in this manner includes a semiconductor chip in which a device configuration pattern formed in the device formation region 104 and an inspection pattern formed in the plurality of inspection regions 103a, 103b,. On the surface.
  • the inspection pattern has a single line 110 and a single space 111 formed in the first inspection region 103a among the plurality of inspection regions 103a, 103b. And a uniform pattern 113 having no space formed in the second inspection region 103b among the plurality of inspection regions.
  • each of the inspection regions 103a, 103b,... Is a square region having a side of 30 ⁇ m or more
  • the repeated pattern 112 is a width in the repeated direction of one pattern composed of one line 110 and one space 111.
  • the sum of the line width 120 and the space width 121 is preferably 0.1 to 10 times the wavelength of the measurement light used in the scatterometry method.
  • the repetitive pattern 112 of at least one first inspection region 103a among the plurality of inspection regions 103a, 103b... Has a line width 120 and a space width 121 equal to the minimum pattern density allowed as a layout rule. Is preferred.
  • FIG. 3 is a process diagram showing the flow of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
  • the manufacturing method of the semiconductor device according to the second embodiment includes the layout creating step 100, the processing step 181 and the inspection step 285, which are substantially the same as those of the first embodiment, and at least the chip of the semiconductor wafer 101 after the processing step 181.
  • an inspection step 285 includes a step after the polishing step 283.
  • An insulating film inspection process for measuring the thickness of the planarized insulating film 245 is included. That is, in the second embodiment, after the layout creation process 100 and the processing process 181 are performed in this order in the same manner as in the first embodiment, the insulating film 245 deposition process 282, the insulating film 245 polishing process 283, and pattern inspection are performed. The inspection process 285 including the process and the insulating film inspection process is performed in this order.
  • the second embodiment can be applied to a case where a manufacturing process of a semiconductor device includes a process of forming an insulating film and a process of planarizing the insulating film by polishing. Furthermore, by laying out the inspection area according to the process characteristics of these processes, especially the uniformity within the wafer surface and the pattern density dependency, the primary in the film thickness direction to be referred to in the measurement of the two-dimensional shape in the repeated pattern direction The effective accuracy of the original shape can be improved, and the measurement value of the three-dimensional shape can be obtained with high accuracy.
  • differences from the first embodiment in the second embodiment will be mainly described.
  • the mutual interval X is expressed by the following formula (1). X ⁇ 1000 ⁇ A / (Y ⁇ 0.0014) (1) It is preferable to set so as to satisfy. (H) Further, the mutual interval between the plurality of inspection regions 103a, 103b,... Is preferably set to 3000 ⁇ m or less, more preferably 1000 ⁇ m or less, and particularly preferably 100 to 300 ⁇ m. In the subsequent processing step 181, a plurality of inspection areas are formed with a size and a mutual interval based on the layout data 109 set as described above.
  • an inorganic insulating film 245 made of, for example, silicon oxide, SiOF, SiOC, porous silica or the like is formed on at least the chip formation region 102 of the semiconductor wafer 101 by a known technique such as CVD, vapor deposition, or sputtering. For example, it is possible to deposit about 300 to 2000 nm.
  • the insulating film 245 functions as a wiring interlayer insulating film between the semiconductor element and the lower layer wiring or for a multilayer wiring.
  • the insulating film 245 is planarized in order to form an upper wiring structure on the lower wiring.
  • the surface of the insulating film 245 in the chip formation region 102 has an unevenness of 100 nm or less using a polishing agent containing silicon oxide particles, aluminum oxide particles, or cerium oxide particles as abrasive grains by CMP.
  • polishing is performed so that the surface is planarized to 30 nm or less. At this time, it is important to make the thickness of the insulating film 245 uniform in the plane of the semiconductor wafer 101.
  • the pattern inspection process described in the first embodiment and the insulating film inspection process for measuring the film thickness of the insulating film 245 can be performed in parallel. Specifically, first, a second inspection (measurement process 285b) in the second inspection region 103b is performed, and at this time, a film thickness 265 that is a parameter of the planarized insulating film 245 in the second inspection region 103b, Measurement of the film thickness 163, which is a parameter in the film thickness direction of the uniform pattern 113 under the insulating film 245, is simultaneously performed. However, in this case, it is necessary that both the insulating film 245 and the uniform pattern 113 have translucency for the measurement light.
  • the inspection region 103a having the repeated pattern 112 is measured as in the first embodiment.
  • the line width 150, the space width 151, the taper angle 152, the film thickness 153 of the line 110, and the film thickness 255 of the insulating film 245 are set as parameters describing the processed shape of the first inspection region 103a.
  • the line 110 is substantially translucent with respect to the measurement light (see FIG. 2), the parameters except for the film thickness 153 that is a one-dimensional value in the film thickness direction are the same as in the first embodiment. Measurement may be performed for.
  • the arithmetic process 288 is performed.
  • the measurement values of the three-dimensional shape parameters (line width 170, space width 171, taper angle 172, film thickness 173) of the repeated pattern 112A are obtained.
  • the measured value of the film thickness 163 is used, and for other parameters (line width 170, space width 171, taper angle 172), the line width 150, The measured values of the space width 151 and the taper angle 152 are used.
  • the second inspection region 103b measured in the second inspection is used as the film thickness measurement output value 173 of the film 143 in the first inspection region 103a in the arithmetic process 288. It is possible to ensure accuracy by using the measured value of the film thickness 163 of the film 143.
  • the line width measurement output value 170, the space width measurement output value 171, the taper angle measurement output value 172, and the film thickness measurement output value 173 are set to representative values at the positions where the chip formation regions exist, that is, specific positions. It can be output as a value with information.
  • the film thickness 265 of the insulating film 245 in the first inspection region 103b and the film thickness 255 on the line 110 in the insulating film 245 in the first inspection region 103a are caused by the difference in layout shape.
  • the value is influenced by the characteristics of the polishing process.
  • the difference in layout shape is that the uniform pattern 113 on the second inspection region 103b is densely arranged, whereas the repeated pattern 112 on the first inspection region 103a is sparsely arranged. That is. Therefore, the pattern flattening performance of the polishing process can be shown by the difference between the film thickness 255 and the film thickness 265 on the same chip formation region 102.
  • the film thickness 255 of the insulating film 245 on the repetitive pattern 112 is fitted as a variable parameter affected by the polishing process, not as a simple fixed value.
  • the film thickness data 265 of the insulating film 245 on the same chip formation region 102 obtained in the measurement process 285b is stored on the database together with the identification information indicating the position where the chip formation region 102 exists, and the measurement process It is desirable to refer to the film thickness data of the film thickness 265 on the same chip formation region 102 at the time of fitting 285a and use the value as an initial value of the fitting to the film thickness 255.
  • the fluctuation component corresponding to the film thickness variation of the insulating film 245 caused by the process variation within the wafer surface, between the wafers, and between the lots between the film forming step 282 and the polishing step 283 is reduced. It is possible to largely eliminate the footing to the measurement value of 255, and the accuracy of the measurement value of the measurement process 185a can be improved. In other words, for the measured value of the film thickness 255 of the film thickness 245, only the component that varies due to the characteristics affected by the layout structure of the polishing process 283 with respect to the reference film thickness 265 is set as the variable range of the parameter. The fitting may be performed.
  • the fluctuation component corresponding to the film thickness variation of the insulating film 245 when the fluctuation component corresponding to the film thickness variation of the insulating film 245 is effectively removed from the footing with respect to the measured value of the film thickness 255, the data between the same lot and wafer can be used by using the same lot data.
  • the fluctuation component corresponding to the film thickness variation of the insulating film 245 caused by the process variation between lots can be removed.
  • the variation component in the wafer surface due to the difference in the installation positions of the first inspection region 103a and the second inspection region 103b in the same chip formation region 102 is not completely removed.
  • HDP-CVD High-Density-Plasma-Chemical-Vapor-Deposition
  • t indicates the film thickness of the insulating film 245 in the wafer surface
  • r indicates the position in the wafer surface that is the distance from the center of the semiconductor wafer 101
  • ( ⁇ t / ⁇ r) indicates the change in film thickness with respect to the distance r. Indicates the amount.
  • the abscissa indicates the wafer in-plane position r (one scale: about 12.5 mm), and the ordinate indicates the ratio ( ⁇ t / ⁇ r) / t to the film thickness t.
  • the wafer in-plane position r is shown by longitudinally cutting the semiconductor wafer along the diameter.
  • this graph shows to what extent (%) the deposited film thickness of the insulating film 245 can change when the wafer in-plane position r changes. It does not depend on the deposited film thickness.
  • FIG. 4 shows a case where the variation is sufficiently large.
  • the change rate of the film thickness when the in-plane position r is different by 1 mm is less than about 0.14% even when the change is largest. Therefore, when the average deposited film thickness of the insulating film 245 is about 700 nm and the in-plane position is within 3 mm, the variation component of the film thickness due to the in-plane position is 3 nm or less. In other words, the error can be reduced to about 3 to less than 10% with respect to the surface flattening index (unevenness of 100 nm or less) of the insulating film 245 in the chip formation region in the polishing process.
  • the second inspection region 103b and the first inspection region 103a are arranged in the vicinity of within 3000 ⁇ m (3 mm) in the chip formation region 102. In this way, the influence of the variation component of the film thickness due to the in-plane position can be reduced to less than 10% as an error in fitting, so that the measurement accuracy can be improved.
  • the average deposited film thickness of the insulating film 245 is Even when the thickness is increased to 2000 nm, which is considered to be sufficiently thick in the normal process, the variation component of the film thickness due to the in-plane position is 3 nm or less, which is more preferable because the measurement accuracy can be improved.
  • the tolerance value of the variation component depending on the in-plane position of the fitting parameter is A (nm), and the corresponding film formation.
  • the deposited film thickness of the insulating film 245 formed in the process is Y (nm)
  • the following formula (1) X ⁇ 1000 ⁇ A / (Y ⁇ 0.0014) (1) It is more preferable to set X so as to satisfy the conditions and to lay out the first and second inspection regions 103a and 103b.
  • the approximate maximum value of the ratio ( ⁇ t / ⁇ r) / t to the film thickness t may be used as appropriate.
  • the polishing step 283 is performed by the CMP method, it is preferable that the plurality of inspection regions 103a, 103b,... Have a sufficient width of 100 ⁇ m square or more as described above. In other words, it is preferable that one side 132a, 133a, 132b, 133b... Of each inspection region 103a, 103b. In this way, the film thicknesses 255, 265 of the inspection regions 103a, 103b,... Are less affected by the layout outside the inspection region, and the relationship between the film thicknesses 255, 265 is influenced by the layout within each inspection region. Therefore, the value of the film thickness 255 can be predicted more accurately.
  • the semiconductor device includes a device configuration pattern formed in the device formation region 104, an inspection pattern formed in the plurality of inspection regions 103a, 103b, and the device configuration.
  • a planarized insulating film 245 that covers the pattern for inspection and the pattern for inspection is provided on the surface side of the semiconductor chip.
  • the inspection pattern has a single line 110 and a single space 111 formed in the first inspection region 103a among the plurality of inspection regions 103a, 103b.
  • the repetition pattern 112 and the uniform pattern 113 having no space formed in the second inspection region 103b among the plurality of inspection regions are provided.
  • each of the inspection regions 103a, 103b,... Is a square region having a side of 100 ⁇ m or more, and the repetitive pattern 112 has a width in the repetitive direction of one pattern composed of one line 110 and one space 111.
  • the sum of the line width 120 and the space width 121 is preferably 0.1 to 10 times the wavelength of the measurement light used in the scatterometry method.
  • the repetitive pattern 112 of at least one first inspection region 103a among the plurality of inspection regions 103a, 103b... Has a line width 120 and a space width 121 equal to the minimum pattern density allowed as a layout rule. Is preferred.
  • the mutual interval between the first inspection region 103a and the second inspection region 103b is preferably arranged within 3000 ⁇ m, and more preferably within 1000 ⁇ m.
  • FIG. 5 is a process diagram showing the flow of the third embodiment of the method for manufacturing a semiconductor device of the present invention.
  • the manufacturing method of the semiconductor device according to the third embodiment includes the layout creation step 100, the processing step 181 and the inspection step 385, which are substantially the same as those of the first embodiment, and at least the chip of the semiconductor wafer 101 after the processing step 181.
  • a film forming step 282 for forming the insulating film 245 on the formation region 102 and a polishing step 283 for flattening the insulating film 245 on the chip forming region 102 are included.
  • the processing step 181 includes a step of forming a space pattern having no repeated pattern and a uniform pattern in the third inspection region 103c among the plurality of inspection regions 103a, 103b, 103c.
  • the process further includes a third inspection for measuring a parameter in a film thickness direction of the space pattern.
  • the inspection step 385 includes an insulating film inspection step for measuring the thickness of the planarized insulating film 245 after the polishing step 283.
  • the third embodiment can also be applied to a case where a manufacturing process of a semiconductor device includes a film forming process of an insulating film and a process of planarizing the insulating film by polishing. Furthermore, by laying out the inspection area according to the process characteristics of these processes, especially the uniformity within the wafer surface and the pattern density dependency, the primary in the film thickness direction to be referred to in the measurement of the two-dimensional shape in the repeated pattern direction The effective accuracy of the original shape can be improved, and the measurement value of the three-dimensional shape can be obtained with high accuracy.
  • the points of the third embodiment different from the first and second embodiments will be mainly described.
  • the layout data 109 of the repeated pattern 112 and the uniform pattern 113 is created in the first inspection region 103a and the second inspection region 103b among the plurality of inspection regions of the semiconductor wafer 101.
  • layout data 109 for forming a space pattern in the third inspection area 103c is also created.
  • the second embodiment is formed.
  • the insulating film 245 is deposited on the chip formation region 102, and in the next polishing step 283, the insulating film 245 is polished and planarized in the same manner as in the second embodiment.
  • the inspection step 385 first, as the second inspection (measurement process 385b), the film thickness 265 of the insulating film 245 on the uniform pattern 113 after the polishing step 283 is measured as in the second embodiment.
  • the third embodiment as a third inspection (measurement process 385c), insulation as a space pattern of the third inspection region 103c in the same chip formation region 102 is performed by the same method as the measurement process 285b in the second embodiment.
  • the film thickness 395 of the film 245 is measured.
  • the repeated pattern 112 is measured as in the first embodiment.
  • the line width 150, the space width 151, the taper angle 152, the film thickness 153 of the film 143, and the film thickness 255 of the insulating film 245 are set as parameters describing the processed shape of the first inspection region 103a.
  • the film thicknesses 255, 265, and 395 of the insulating film 245 in each of the first to third inspection regions 103a, 103b, and 103c are the pattern flattening characteristics of the polishing process due to the difference in the layout shape. Takes the value affected by.
  • the pattern flattening characteristics are constant, so that these three film thicknesses 255, 265, and 395 have an inherent relationship depending on the layout. Is a value in the range from the film thickness 395 to the sum of the film thickness 265 and the film thickness 163.
  • the film thickness data 265 and 163 in the second inspection region 103b on the same chip formation region 102 obtained by the measurement processes 385b and 385c and the film thickness 395 in the third inspection region 103c are obtained. Is stored on the database together with identification information indicating the position where the chip is present. Then, the fitting range of the film thickness 255 is limited by referring to the film thickness data of the film thicknesses 265, 163, and 395 on the same chip formation region 102 when fitting the measurement process 385a. That is, the sum of the film thickness 255 and the film thickness 153 is limited to a value in the range from the film thickness 395 to the sum of the film thickness 265 and the film thickness 163.
  • the film 143 having the uniform pattern 113 does not transmit light with respect to the measurement light of the measurement process 385b
  • fitting is performed assuming that the film thickness 163 and the film thickness 153 are the same value.
  • the upper surface of the insulating film 245 in the first inspection region 103a, the upper surface of the insulating film 245 in the second inspection region 103b, and the upper surface of the insulating film 245 in the third inspection region 103c is because the difference in relative height is important, and the amount of change in the film 143 is almost sufficiently small.
  • the variable range of the film thickness 255 which is the fitting parameter of the first inspection region 103a, can be limited, so that fitting can be performed easily and at high speed, and measurement accuracy can be improved. Become.
  • the arithmetic process 388 is performed.
  • the measurement values of the three-dimensional shape parameters (line width 170, space width 171, taper angle 172, film thickness 173) of the repeated pattern 112A are obtained.
  • the measured value of the film thickness 163 is used for the one-dimensional parameter (film thickness 173) in the film thickness direction, and the line width 150 is used for the other parameters (line width 170, space width 171, taper angle 172).
  • the measured values of the space width 151 and the taper angle 152 are used.
  • the second inspection region 103b measured in the second inspection is used as the film thickness measurement output value 173 of the film 143 in the first inspection region 103a in the arithmetic process 388. It is possible to ensure accuracy by using the measured value of the film thickness 163 of the film 143.
  • the line width measurement output value 170, the space width measurement output value 171, the taper angle measurement output value 172, and the film thickness measurement output value 173 are set to representative values at the positions where the chip formation regions exist, that is, specific positions. It can be output as a value with information.
  • the third embodiment may be performed as follows. That is, a sample preparation step is performed in which a test is performed in advance in the same manner as the processing step, the film formation step, the polishing step, and the inspection step, and a test sample having a repeated test pattern, a uniform test pattern, and a space test pattern is prepared.
  • the inspection process in the sample production process includes a film thickness inspection test for measuring the film thickness of a repeated test pattern, a uniform test pattern, and a space test pattern.
  • the actual first inspection includes the film thickness relationship data based on the film thickness of the repeated test pattern, the film thickness of the uniform test pattern and the film thickness of the space test pattern during the film thickness inspection test, and the film thickness data.
  • the film thickness of the repetitive pattern 112 in the first inspection region 103a is calculated, and the calculated film thickness of the repetitive pattern 112 is used as a parameter.
  • the film thickness relationship data is defined as a function of the pattern density for each of the inspection regions 103a, 103b, 103c... Included in the layout data 109.
  • film thickness-related data in which the film thickness of the insulating film 245 tends to increase as the pattern density increases is obtained.
  • the film thickness relationship data obtained from the test sample is referred to in addition to the film thickness data of the film thicknesses 265 and 395 on the same chip formation region 102.
  • the polishing step 283 is performed by the CMP method, as described above, it is preferable that the plurality of inspection regions 103a, 103b, 103c,... Have a sufficient width of 100 ⁇ m square or more. That is, the sides 132a, 133a, 132b, 133b,... Of each of the inspection regions 103a, 103b, 103c,. In this way, the film thicknesses 255, 265, and 395 of the inspection regions 103a, 103b, 103c,... Are less affected by the layout outside the inspection region, and the relationship between the film thicknesses 255, 265, and 395 is related to each inspection region. Since it is determined stably only by the influence of the layout in the region, the value of the film thickness 255 is predicted more accurately.
  • the film thickness relationship information of the film thicknesses 255, 265, and 395 is a function of the pattern density for each of the inspection regions 103a, 103b, 103c,. It is possible to predict the value of the film thickness 255 that accurately reflects the characteristics. If this method is used, it is possible to predict the film thickness from the pattern density even in regions other than the inspection region in which the film thickness relationship is measured by the test sample.
  • the semiconductor device according to the third embodiment manufactured as described above is configured in the same manner as the semiconductor device according to the second embodiment except that the semiconductor device according to the third embodiment further includes a space pattern formed in the third inspection region 103c.
  • FIG. 6 is a process diagram showing a flow of the fourth embodiment of the method for manufacturing a semiconductor device of the present invention.
  • the manufacturing method of the semiconductor device according to the fourth embodiment includes the layout creating step 100, the processing step 181 and the inspection step 485, which are substantially the same as those of the first embodiment, and at least the chip of the semiconductor wafer 101 after the processing step 181.
  • a film forming step 482 for forming the insulating film 445 on the formation region 102 and a polishing step 483 for flattening the insulating film 445 on the chip forming region 102 are included.
  • a device configuration pattern having a stopper film 143 on the surface is formed in the device formation region on one surface side of the semiconductor wafer 101, and the stopper film 143 is formed on the surface in the plurality of inspection regions 103 a, 103 b.
  • the insulating film 445 is planarized until the device formation region in the chip formation region 102 and the stopper film 143 on the inspection region are exposed.
  • the inspection process 485 includes a stopper film inspection process for measuring the film thickness of the stopper film 143 after the polishing process 483.
  • the fourth embodiment can also be applied to a case where a manufacturing process of a semiconductor device includes a film forming process of an insulating film and a process of planarizing the insulating film by polishing. . It is particularly suitable for the formation of STI structures. By laying out inspection areas according to the process characteristics of these processes, particularly the uniformity and pattern density dependence within the wafer surface, it is possible to measure two-dimensional shapes in repeated pattern directions. The effective accuracy of the one-dimensional shape in the film thickness direction to be referred to can be improved, and the measurement value of the three-dimensional shape can be obtained with high accuracy.
  • the points of the fourth embodiment different from the first to third embodiments will be mainly described.
  • the repeated pattern 1120 and the uniform pattern 1130 are formed in the first inspection area 103a and the second inspection area 103b among the plurality of inspection areas of the semiconductor wafer 101.
  • Layout data 109 is created.
  • the interval between the plurality of inspection regions may not be equal to or less than 3000 ⁇ m described in (f) of the second and third embodiments. This is because the influence of film thickness variation due to the in-plane position of the film forming process 482 is usually small by having the polishing stopper film 143.
  • a repeated pattern 1120 is formed in the first inspection region 103a, and a uniform pattern 1130 is formed in the second inspection region 103b.
  • the stopper film 143 is patterned on the film 149 on the surface side of the semiconductor wafer 101, the film 149 is dry-etched using the stopper film 143 as a mask, and the film 149 is patterned, and is repeatedly formed in the first inspection region 103a.
  • a pattern 1120 can be formed, and a uniform pattern 1130 can be formed in the second inspection region 103b.
  • next film formation step 482 an insulating film 445 is deposited on the chip formation region 102 in the same manner as in the second and third embodiments.
  • the insulating film 445 is planarized by, for example, a CMP method until the stopper film 143 is exposed. Therefore, the insulating film 445 does not exist on the line 110 of the repeated pattern 1120 and the uniform pattern 1130.
  • ⁇ Inspection process> In the inspection process 485, a first film thickness inspection for measuring the film thickness of the stopper film 143 on the uniform pattern 1130 in the second inspection region 103b before the polishing process using the measurement light (see FIG. 2), and polishing. A second film thickness inspection for measuring the film thickness of the stopper film 143 on the uniform pattern 1130 in the second inspection region 103b after the process is performed, and obtained by the first film thickness inspection and the second film thickness inspection, respectively. The accuracy of the polishing process 483 is inspected by referring to the film thickness data.
  • FIG. 6 shows that the inspection process 485 is performed after the polishing process 483, the first film thickness inspection is performed before the polishing process.
  • the second film thickness inspection (measurement process 485b)
  • the film thickness 463 of the stopper film 143 on the uniform pattern 1130 in the second inspection region 103b is measured as in the first embodiment. It is.
  • the first film thickness inspection (measurement process 485a)
  • the first inspection region 103a having the repeated pattern 1120 is measured as in the first embodiment.
  • parameters describing the processing shape of the first inspection region 103a for example, the line width 450, the space width 451, the taper angle 452, the space width 456 at the bottom of the separation region, the film thickness 453 of the stopper film 143, and the film thickness of the insulating film 445. 455 is set and fitting is performed.
  • the film thickness 453 of the stopper film 143 can be improved by referring to the film thickness 463 of the stopper film 143 in the second inspection region 103b on the same chip formation region 102 obtained in the measurement process 485b. Is possible.
  • the polishing step 483 when the polishing step 483 is performed by the CMP method, it is preferable to manage the process accuracy with the polishing amount of the stopper film 143 partially removed by polishing. Therefore, the measurement processes 485a and 485b are performed before and after the polishing step 483, and the measured values are compared. In this way, whether the polishing is insufficient or excessive can be determined by how much the stopper film 143 has changed after polishing compared to before polishing.
  • the arithmetic process 488 is performed.
  • the measurement values of the three-dimensional shape parameters (line width measurement output value 470, space width measurement output value 471, taper angle measurement output value 472, film thickness measurement output value 473) of the repeated pattern 1120A are obtained.
  • the measurement value of the film thickness 463 is used, and other parameters (line width measurement output value 470, space width measurement output value 471, taper For the angle measurement output value 472), the measurement values of the line width 450, the space width 451, and the taper angle 452 are used.
  • the second inspection region 103b measured in the second inspection is used as the film thickness measurement output value 473 of the film 143 in the first inspection region 103a in the arithmetic process 488. It is possible to ensure accuracy by using the measured value of the film thickness 463 of the film 143.
  • a line width measurement output value 470, a space width measurement output value 471, a taper angle measurement output value 472, and a film thickness measurement output value 473 are represented as representative values at the position where the chip formation region exists, that is, a unique position. It can be output as a value with information.
  • the fourth embodiment may be performed as follows. That is, a sample preparation step is further performed in which a test is performed in advance in the same manner as the processing step, the film formation step, the polishing step, and the inspection step, and a test sample having a repeated test pattern and a uniform test pattern is prepared.
  • the inspection process in the sample preparation process includes a first film thickness inspection test for measuring the film thickness of the stopper film in the first inspection area and the second inspection area before the polishing process, and the first inspection area and the first inspection area after the polishing process, respectively. And a second film thickness inspection test for measuring the film thickness of the stopper film in each of the two inspection regions.
  • the actual first inspection is performed after the polishing step.
  • the film thickness and the second film thickness inspection in the first film thickness inspection test of the stopper film 143 on the repeated test pattern 1120 are performed.
  • Film thickness change relation data based on the difference in film thickness during the test and the difference between the film thickness during the first film thickness inspection test and the film thickness during the second film thickness inspection test of the stopper film 143 on the uniform test pattern 1130
  • the repeated pattern 1120 of the first inspection region 103a from the film thickness variation data that is the difference between the film thickness during the first film thickness inspection test and the film thickness during the second film thickness inspection test of the uniform pattern 1130.
  • the film thickness of the repeated pattern 1120 is used as a parameter.
  • the film thickness change relation data is defined as a function of the pattern density for each of the inspection regions 103 a and 103 b included in the layout data 109.
  • the film thickness change relation data obtained from the test sample is referred to in addition to the film thickness change amount data.
  • the amount of polishing in the polishing step 483 of the film thicknesses 463 and 453 is assumed to correspond to the relationship of the film thicknesses 255, 265, and 395 (see FIG. 5) in the third embodiment. Use relationships.
  • the repetitive pattern 1120 of at least one first inspection region 103a among the plurality of first inspection regions 103a has a line width 470 and a space width equal to the minimum pattern density allowed as a layout rule. It is preferable to have 451. By doing so, the polishing amount of the stopper film 143 in all regions of the effective area falls within the range of the polishing amount of the first inspection region 103a to the polishing amount of the second inspection region 103b. Process accuracy can be guaranteed.
  • a groove serving as an isolation region is formed in the film 149, and the repetitive pattern 1120 of at least one first inspection region 103a among the plurality of first inspection regions 103a.

Abstract

　パターン形成用の膜を有する半導体ウエハの膜側におけるチップ形成領域内のデバイス形成領域にデバイス構成用パターンを形成しかつ前記チップ形成領域内の複数の検査領域に検査用パターンを形成する加工工程と、検査工程とを含み、前記検査用パターンが、前記複数の検査領域のうちの第１検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第２検査領域に形成されたスペースを有さない一様なパターンとを有し、前記検査工程が、３次元のパターン形状を測定可能な光学的測定法を用いて、前記第１検査領域における繰り返しパターンのラインとスペースが繰り返された繰り返し方向のパラメータを測定する第１検査と、膜厚を測定可能な光学的測定法を用いて、前記第２検査領域における一様なパターンの膜厚を測定する第２検査とを含むパターン検査工程を少なくとも有する半導体装置の製造方法。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、詳しくは、形成するパターンの形状寸法の管理および測定精度の向上を図ることができる半導体装置の構造およびその製造方法に関する。
　半導体デバイスの集積度の増加に伴い、半導体デバイスの製造工程では形成されるパターンが微細化されており、パターンの形状寸法をより高い精度で管理しかつ測定することが必要となっている。
　パターンの形状寸法を測定する手段の代表的なものとしては、可視光やＵＶ光を利用した分光エリプソメトリー法、電子線を利用した測長SEM（Critical Dimension Secondary Electron Microscope ; CD-SEM）法等が挙げられる。
　分光エリプソメトリー法は、堆積膜、加工膜の膜厚等のウエハ表面に対して垂直方向の形状寸法測定に用いられる。一方、測長SEM法は、加工線幅や限界寸法（Critical Dimension ; CD）等のウエハ表面に対して水平方向の形状寸法測定に用いられる。
　STI（Shallow Trench Isolation）構造を形成するための溝加工形状、トランジスタ形状、配線膜厚等といった可視光やUV光が透過し難い膜の膜厚や、３次元的な構造に対する形状寸法を測定する場合、前記分光エリプソメトリー法や測長SEM法では高精度な測定が困難である。例えば、図７に示すように、半導体基板９０１上に順にシリコン酸化膜９０２、シリコン窒化膜９０３が形成され、絶縁膜が埋め込まれるための溝部９０４がSTI領域に対応して形成された３次元形状を測定する場合、分光エリプソメトリー法や測長SEM法では高精度な測定が困難である。
　このような３次元形状の測定には、原子間力顕微鏡（Atomic Force Microscope ;AFM）法、断面SEM(Cross Section Secondary Electron Microscope ; X-SEM)法などが用いられている。
　しかしながら、これらの方法はいずれも、スループットが低く、接触もしくは破壊検査であるため、製造工程の管理に必要なコストが増大する問題があった。
　この問題を解消する手段のひとつに、光波を用いたスキャッタロメトリー法(光波散乱計測法)が挙げられる。例えば、特許文献１には、スキャッタロメトリー法により、パターンの形状寸法を計測する原理が示されている。また、特許文献２には、半導体装置の表面の形状寸法を計測する方法が示されている。
　スキャッタロメトリー法は、ラインおよびスペースが繰り返された繰り返しパターンに対して測定光を照射し、光波長帯域における反射光の繰返しパターンの形状依存特性を数値解析より求め、実測値と比較してパターンの３次元形状を求める方法である。
　つまり、スキャッタロメトリー法は、測定光を半導体ウエハの表面に斜めから入射させ、かつウエハ表面を含む面内の回転方向であるα角について複数の角度から測定光を入射させた場合に、反射回折光の分光スペクトルが、半導体ウエハの表面の３次元的なパターン形状に応じて変化することを利用したものである（図８参照）。
　この場合、予め複数のモデルパターン形状に対する理論的な分光スペクトルをシミュレーションにより求めると共に、ライブラリ管理しておく。そして、実際の半導体ウエハの表面に対して得られた分光スペクトルと比較する、すなわちフィッティングすることにより、最も近いモデルパターンの３次元形状を抽出し、測定値としている。
　この方法によれば、ウエハを非破壊および非接触で、かつ大気圧下で高いスループットをもって測定することが可能である。
　例えば、図７および図８に示すパターン形状の場合、３次元形状を決定するパラメータとしては、パターン線幅（CD1）９１１、スペース線幅（CD2）９１２、基板溝深さ９２１、シリコン酸化膜厚さ９２２、シリコン窒化膜厚さ９２３およびテーパ角度９３１が挙げられる。
　スキャッタロメトリー法を用いて３次元形状を測定する場合、図８に示すような単一の線幅と単一のスペース幅を有する繰り返しパターンを有する検査領域９４１を半導体ウエハ上にレイアウトし、検査領域９４１に測定光（白色入射光）９５１を入射角度θで照射し、その反射回折光９５２の分光スペクトルを複数のα角に対して取得する。そして、得られた測定結果とモデルパターンの３次元形状とをフィッティングすることにより、前述のパラメータ９１１、９１２、９２１～９２３、９３１を同時に決定し、これらを３次元形状の測定値とする。
　ところで、測定しようとする半導体ウエハの表面の３次元形状は、全く予測できないものではなく、実際には、その製造工程毎にある程度限定されたものである。
　そのため、例えば、特許文献３では、リソグラフィ工程で予測されるプロセスパラメータの変動に対して、想定されるレジスト形状の変化をモデルパターンとして予めシミュレーションしライブラリ管理することにより、レジスト形状を測定する際のフィッティングを容易化する方法が示されている。
　また、特許文献４では、製造工程で予測されるパラメータを変動させたテストサンプルを予め実際に作製し、テストサンプルに対して得られた分光スペクトルのデータと、テストサンプルを別の方法（例えばAFM法等）により計測して得られた３次元形状のデータとをライブラリ管理することにより、フィッティングの妥当性を高めている。
　さらに、特許文献５には、AFM法とスキャッタロメトリー法を併用して３次元形状を計測する方法が示され、特許文献６には、スキャッタロメトリー法でパターンの高さ情報を取得し、その高さ情報を用いて測長SEMにて３次元形状を測定する方法が示されている。
米国特許5,293,216号公報 米国特許5,867,276号公報 特開2003-344029号公報 特開2004-158478号公報 特開2003-294436号公報 特開2004-219343号公報
　前記のように、スキャッタロメトリー法は、光学的手法であることから非破壊、非接触でありスループットが高く、さらに、３次元形状を決定する複数のパラメータに対しても、分光の精度を十分上げることによって、理論上は計測が可能である。
　しかしながら、各パラメータの数値を変動させた多量のモデルパターンの収集が必要であり、モデルパターンデータには多くのフィッティングパラメータが含まれている。そのため、実際に被測定物を測定した３次元データが、多量のモデルパターンデータのうちのどのモデルパターンデータと最も近いかを判断するフィッティング計算が膨大となり、高精度な計測値を短時間で得難いという課題があった。
　また、特許文献３および特許文献４に記載の方法では、各フィッティングパラメータの変動範囲は限定されるが、パラメータ数はそのままである（減らない）ため、自由度の大きいフィッティング計算はやはり必要である。つまり、モデルパターンデータには多くのフィッティングパラメータが含まれているため、フィッティング計算が膨大となる。
　また、特許文献５および特許文献６に記載の方法は、パラメータ数の削減が可能であるが、AFMもしくは測長SEMによる計測が必要であるため、スループットが小さくなり、量産品の製造過程にて全数サンプルの測定は困難である。したがって、各ロットで少数枚数のウエハをサンプリングしてそれらの代表測定値を用いることとなり、ロット単位の管理には適しているものの、ウエハ単位に形状を管理するには、ウエハ毎の３次元形状の高精度な計測値を短時間で得ることが難しいという課題があった。
　つまり、スキャッタロメトリー法による３次元形状の測定に係る複数のパラメータのうち少なくとも１つを、AFMもしくは測長SEMにて測定するため、スキャッタロメトリー法でのフィッティングパラメータ数を低減でき、測定精度は高くなるが、AFMもしくは測長SEMを併用するため処理能力が小さい。
　本発明は、このような課題を解決し、パターンの３次元形状を大気圧下にて非破壊かつ非接触で、高いスループットをもって高精度に測定することができ、高精度な形状寸法管理がなされた半導体装置およびその製造方法を提供するものである。
　かくして、本発明によれば、パターン形成用の膜を有する半導体ウエハの膜側におけるチップ形成領域内のデバイス形成領域にデバイス構成用パターンを形成しかつ前記チップ形成領域内の複数の検査領域に検査用パターンを形成する加工工程と、検査工程とを含み、
　前記検査用パターンが、前記複数の検査領域のうちの第１検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第２検査領域に形成されたスペースを有さない一様なパターンとを有し、
　前記検査工程が、３次元のパターン形状を測定可能な光学的測定法を用いて、前記第１検査領域における繰り返しパターンのラインとスペースが繰り返された繰り返し方向のパラメータを測定する第１検査と、膜厚を測定可能な光学的測定法を用いて、前記第２検査領域における一様なパターンの膜厚を測定する第２検査とを含むパターン検査工程を少なくとも有する半導体装置の製造方法が提供される。
　なお、デバイス構成用パターンおよび検査用パターンは、所定のレイアウトデータに基いて形成されることは言うまでもない。
　また、本発明の別の観点によれば、デバイス形成領域に形成されたパターン形成用の膜からなるデバイス構成用パターンと、複数の検査領域に形成されたパターン形成用の膜からなる検査用パターンとを半導体チップの表面に有し、前記検査用パターンが、前記複数の検査領域のうちの第１検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第２検査領域に形成されたスペースを有さない一様なパターンとを有してなる半導体装置が提供される。
　本発明の半導体装置の製造方法は、第１検査において、３次元のパターン形状を測定可能な光学的測定法を用いて、検査用繰り返しパターンの繰り返し方向のパラメータ（二次元形状）を測定し、第２検査において、膜の膜厚を測定可能な光学的測定法を用いて、一様な検査用パターンの膜厚方向のパラメータ（一次元形状）を測定する。
　したがって、第２検査にて測定した一様なパターンの膜厚の測定値を、第１検査における繰り返しパターンの膜厚として参照することができるため、繰り返しパターンのフィッティングパラメータを低減することができる。この結果、繰り返しパターンの３次元形状を大気圧下にて非破壊かつ非接触で、高いスループットをもって高精度かつ短時間に測定することができ、高精度な形状寸法管理がなされた半導体装置を得ることができる。
　また、繰り返しパターンと一様なパターンのレイアウトの仕方を、製造しようとする半導体製造の各製造工程のもつ特性に応じたものにすることが可能であり、それによってより一層高精度な形状寸法管理がなされた半導体装置を得ることができる。
本発明の実施形態１における半導体装置の製造方法を説明する工程図である。 実施形態１におけるパターン検査工程を説明する図である。 本発明の実施形態２を説明する工程図である。 堆積酸化膜のウエハ面内位置による膜厚ばらつきを示すグラフである。 本発明の実施形態３を説明する工程図である。 本発明の実施形態４を説明する工程図である。 従来技術におけるSTI構造を示す断面図である。 従来技術における光学スキャッタロメトリー手法の適用例を説明する図である。
　本発明において、半導体ウエハは特に限定されるものではなく、例えば、Ｓｉ、Ｇｅ等からなる元素半導体ウエハ、ＧａＡｓ、ＡｌＡｓ、ＧａＡｌＡｓ、ＧａＮ、ＡｌＮ等からなる化合物半導体ウエハ、絶縁基板上にＳｉ膜が形成されたＳＯＩウエハ等が挙げられる。
　これらの半導体ウエハ上に半導体素子（例えば、ＦＥＴ、メモリ、キャパシタ、抵抗等）、配線、配線用溝、層間絶縁膜、レジスト膜、素子分離用溝等の凹凸形状物を形成する工程に本発明は適用可能である。
　つまり、本発明は、半導体ウエハ上にパターン形成用の膜を堆積してこれらのデバイス構成用パターンである凹凸形状物を形成する際に、第１および第２検査領域にもパターン形成用の膜を堆積して前記繰り返しパターンおよび前記一様なパターンを形成し、繰り返しパターンの繰り返し方向のパラメータを測定すると共に、一様なパターンの膜厚を測定することにより、デバイス構成用パターンの３次元形状を間接的に測定することができる。
　ここで、「パターン形成用の膜」とは、半導体ウエハ上に形成する前記凹凸形状物を構成する材料膜であり、例えば、デバイス形成領域にＦＥＴのゲート電極を形成する場合、デバイス構成用パターンの材料膜は導電膜（例えばポリシリコン膜）からなり、繰り返しパターンおよび一様なパターンも同じ導電膜（ポリシリコン膜）からなる。
　本発明において、第１検査で用いられる光学的測定法は、スキャッタロメトリー法、ＡＦＭ法、断面ＳＥＭ法等の、３次元のパターン形状が測定可能な光学的測定法を用いることができるが、これらの中でも、スループットが高く、非接触、非破壊かつ短時間で検査でき、工程管理に係るコストを低く抑えることができるスキャッタロメトリー法が好ましい。また、第２検査で用いられる光学的測定法は、少なくとも膜の膜厚を測定することができる光学的測定法であればよく、分光エリプソメトリー法、単一波長エリプソメトリー法、光干渉法、蛍光X線法等を用いることができ、これらの中でも、比較的単純な装置構造で精度良く膜厚を計測することが可能である観点から分光エリプソメトリー法が好適である。
　以下、本発明の各種実施形態を図面を参照しながら説明する。
（実施形態１）
　図１は本発明の半導体装置の製造方法の実施形態１の流れを示す工程図である。
　この実施形態１の半導体装置の製造方法は、上述の加工工程１８１と、検査工程１８５とを含み、検査工程１８５が、３次元のパターン形状を測定可能な光学的測定法を用いて、前記第１検査領域１０３ａにおける繰り返しパターン１１２の繰り返し方向のパラメータを測定する第１検査と、膜の膜厚を測定可能な光学的測定法を用いて、前記第２検査領域１０３ｂにおける一様なパターン１１３の膜厚方向のパラメータを測定する第２検査とを含むパターン検査工程を有し、加工工程１８１に先立って、レイアウトデータ作成工程１００が行われる。
　実施形態１は、デバイス構成用パターンとして、例えば、ゲート電極パターン、エッチングストッパー膜パターン、配線パターン、光学レンズパターン等を形成し、形成したデバイス構成用パターンの形状寸法を測定し管理する場合に適用することができる。検査用としての１つの繰り返しパターン１１２は、デバイス構成用パターンにおける１種類の繰り返し部分と対応する。したがって、デバイス構成用パターンが複数種類の繰り返し部分を有する場合、それらに対応する複数種類の繰り返しパターンが、複数の第１検査領域に１種類ずつ形成される。
＜レイアウトデータ作成工程＞
　レイアウトデータ作成工程１００では、半導体ウエハ１０１に形成すべき複数のチップ形成領域１０２のレイアウトと、同一のチップ形成領域１０２内に形成すべきデバイス形成領域１０４のレイアウトと、同一のチップ形成領域１０２内に形成すべき複数の検査領域１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ・・・のレイアウトと、デバイス形成領域１０４内に形成すべきデバイス構成用パターンのレイアウトと、各検査領域１０３ａ、１０３ｂ・・・内に形成すべき検査パターンのレイアウト等を含むレイアウトデータ１０９が作成される。
　このとき、複数の検査領域のうち、少なくとも１つの検査領域１０３ａの検査パターンは、線幅１２０のライン１１０と、スペース幅１２１のスペース１１１とが繰り返された２次元の繰り返しパターン（いわゆるライン・アンド・スペース（L/S）パターン）１１２で構成されると共に、少なくとも１つの検査領域１０３ｂの検査パターンは、スペースを有さない一様なパターン１１３で構成される。なお、複数の検査領域１０３ａ、１０３ｂ・・・のサイズ、および繰り返しパターン１１２における線幅１２０とスペース幅１２１は、後述するパターン検査工程に応じて設定される。
　また、実施形態１では、四角形のチップ形成領域１０２内に１つの四角形のデバイス形成領域１０４がレイアウトされ、チップ形成領域１０２における四角形のデバイス形成領域１０４以外の、チップ形成領域１０２の一辺寄りのスペース１０５に、複数の検査領域１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ・・・がレイアウトされる。なお、１つのチップ形成領域１０２内に複数の同一のデバイス形成領域１０４をレイアウトするようにしてもよい。
＜加工工程＞
　加工工程１８１では、上述のレイアウトデータ１０９に基いて、半導体ウエハ１０１の表面のチップ形成領域１０２において、デバイス形成領域１０４にデバイス構成用パターン（図示省略）が形成され、第１検査領域１０３ａに単一のライン１１０と単一のスペース１１１とを有してなる繰り返しパターン１１２が形成され、第２検査領域１０３ｂにスペースを有さない一様なパターン１１３が形成される。なお、図１において、符号１４９は上述の各種パターンが表面に形成される膜であり、この膜１４９は半導体ウエハ１０１の表層であってもよいし、半導体ウエハ１０１の表面に堆積した半導体膜または絶縁膜であってもよい。
　加工工程１８１では、例えば、半導体素子もしくは素子構成用パターン（図示せず）を有する半導体ウエハ１０１上に、例えば、配線用溝を形成するための膜（絶縁膜）１４３を形成し、フォトリソグラフィ工程およびドライエッチング工程を行って膜１４３をパターニングすることにより、半導体ウエハ１０１上にデバイス構成用パターン、繰り返しパターン１１２および一様なパターン１１３を転写形成することができる。
＜検査工程＞
　検査工程１８５では、パターン検査工程が行われる。このパターン検査工程では、測定光用いて、第１検査領域１０３ａにおける繰り返しパターン１１２の繰り返し方向のパラメータを測定する第１検査（測定プロセス１８５ａ）と、第２検査領域１０３ｂにおける一様なパターン１１３の膜厚方向のパラメータを測定する第２検査（測定プロセス１８５ｂ）が行われ、その後、演算プロセスが行われる。なお、本発明において、第１検査および第２検査における「第１」、「第２」の語句は単なる区別のためのものであり、第１、第２の順に検査が行われることを意味しているのではない。
　パターン検査工程では、先ず、一様なパターン１１３を有する第２検査領域１０３ｂに対し、膜厚方向のパラメータ（一次元形状）である一様なパターン１１３の膜厚１６３を測定する測定プロセス１８５ｂ（第２検査）が行われる。
　一様なパターン１１３の膜厚１６３を測定する測定プロセス１８５ｂにおいては、一般的な光学的膜厚測定法、例えば、分光エリプソメトリー法等を用いて容易に測定することができる。このような光学的手法を用いることにより、非接触、非破壊にて、かつ多くは大気圧下で測定を行なえることから、より高いスループットを実現できる利点がある。
　その後の測定プロセス１８５ａ（第１検査）は、繰り返しパターン１１２の第１検査領域１０３aに対し、繰り返し方向のパラメータ（二次元形状）を検査するプロセスである。
　繰り返しパターン１１２のパラメータとしては、例えば、線幅１５０、スペース幅１５１、テーパ角度１５２、膜厚１５３が挙げられるが、この測定プロセス１８５ａでは、膜厚方向のパラメータである膜厚１５３を除くパラメータである線幅１５０、スペース幅およびテーパ角度１５２について計測を行なう。
　このような繰り返しパターン１１２の３次元形状を一意的に表現するためのパラメータの設定方法は、工程、構造により適宜設定すればよいが、測定プロセス１８５ａでは、膜厚方向の１次元の値を除くパラメータについて計測を行なえばよい。膜厚方向の１次元のパラメータが測定値から除かれることにより、同時に計測およびフィッティングが必要なパラメータ数を低減できるため、測定プロセス１８５ａの測定値の精度が向上する。
　第１検査では、先の第２検査で測定した一様なパターン１１３の第２検査領域１０３ｂと同一のチップ形成領域１０２に存在する第１検査領域１０３aについて検査する。
　半導体装置の製造工程管理では、多くの場合、ウエハ面内から抽出した複数のチップの検査を行い、その計測値を面内の傾向を知るための代表値として用いるが、そのような場合においても、第２検査にて抽出したチップ形成領域と、第１検査にて抽出したチップ形成領域とは、少なくとも一つは、望ましくは全て、一致するようにする。なお、半導体ウエハを複数の枚数ひとまとめにして、いわゆるロットとして管理し、ロット内から抽出したウエハを測定する場合においても、同様である。
　このようにして測定プロセス１８５ａにて検査を行なった、同一のチップ形成領域１０２内のパラメータ（線幅１５０、スペース幅１５１、テーパ角度１５２、膜厚１５３）の測定値を用いて、演算プロセス１８８にて、繰り返しパターン１１２Ａの３次元形状のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２、膜厚１７３）の計測値を得る。
　この際、膜厚方向の１次元のパラメータ（膜厚１７３）については、膜厚１６３の測定値を用い、その他のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２）については、線幅１５０、スペース幅１５１、テーパ角度１５２の測定値を用いる。
　このように、同一チップ形成領域内の測定値を用いることにより、演算プロセス１８８において、第１検査領域１０３aにおける膜１４３の膜厚測定出力値１７３として、第２検査で測定した第２検査領域１０３ｂの膜１４３の膜厚１６３の測定値を用いることによる精度の確保が可能である。さらに、線幅測定出力値１７０、スペース幅測定出力値１７１、テーパ角度測定出力値１７２および膜厚測定出力値１７３を、そのチップ形成領域が存在する位置での代表的な値、つまり固有の位置情報を持った値として出力することが可能である。
　第１検査は、例えば、図２に示すように、スキャッタロメトリー法により行なうことができる。この場合も、第２検査と同様に、非接触、非破壊および大気圧下での測定であるため、高いスループットをもって測定することができる。なお、図２では、図１で示した各検査領域１０３a、１０３ｂ・・・を統合して符号１０３で表している。
　この際、繰り返しパターン１１２の線幅１５０、スペース幅１５１およびテーパ角度１５２をパラメータとしてフィッティングを行なう。膜厚１５３は、例えば、当該工程にて期待される狙いの膜厚の固定値とするか、一様なパターン１１３の膜を堆積する際に予め堆積装置にて堆積したモニタリングウエハの面内の同一箇所の膜厚値を固定値として用いて、フィッティングを行なえばよい。
　第１検査では、このようにしてフィッティングが必要なパラメータ数を低減できるため、高精度な測定値を得ることが可能である。
　第１検査をスキャッタロメトリー法にて行なう場合は、測定光は、その波長としては１００ｎｍ～１０００ｎｍが適当であり、好ましくは２００ｎｍ～８００ｎｍである。測定光の波長を２００ｎｍ～８００ｎｍに設定することにより、高感度かつ低ダメージで測定できるという利点がある。なお、２００ｎｍ未満の極紫外領域では、測定光エネルギーによって被測定材料の膜質が変化してしまう懸念があり、一方、８００ｎｍを越える赤外領域では、２００ｎｍ～８００ｎｍの紫外・可視光領域と比較して波長が長いため、被測定材料の検出感度が低くなると考えられる。
　ここで、スキャッタロメトリー法にて第１検査を行なう場合は、上述のレイアウトデータ作成工程１００において、検査領域のサイズおよび繰り返しパターンの線幅とスペース幅を次の（ａ）～（ｅ）のように設定し、加工工程１８１では（ａ）～（ｅ）のように設定されたサイズを有する検査領域および線幅とスペース幅を有する繰り返しパターンを形成することが好ましい。
　（ａ）繰り返しパターン１１２を構成するＬ／Ｓパターンのピッチ、即ち、１つのライン１１０と１つのスペース１１１からなる１パターンの繰り返し方向の幅（線幅１２０とスペース幅１２１の和）は、測定光の波長の０．１～１０倍とすることが好ましい。
　このようにすれば、スキャッタロメトリー法において、半導体ウエハ１０１の検査領域１０３に斜めから測定光を入射させ、かつ半導体ウエハ１０１の表面を含む面内の回転方向であるα角について複数の角度から測定光を投射した場合に、反射回折光の分光スペクトルが、半導体ウエハ１０１の表面の３次元的なパターン形状に応じて十分変化するため、フィッティングの精度を向上させることができる（図２参照）。
　（ｂ）複数の検査領域１０３a、１０３ｂ・・・のうちの少なくとも１つの第１検査領域１０３ａの繰り返しパターン１１２は、レイアウトルールとして許される最小のパターン密度と等しい線幅１２０およびスペース幅１２１を有するように設定されることが好ましい。このようにすれば、パターン密度により膜厚が異なる特性を持つ製造工程に対し、レイアウトルールによりレイアウトされた実際のデバイスの膜厚値として取りうる値の範囲を知ることができる。
　（ｃ）各検査領域１０３a、１０３ｂ・・・は、一辺１３２ａ、１３３ａ、１３２ｂ、１３３ｂ、・・・が３０μｍ角以上の正方形の領域であることが好ましい。
　分光エリプソメトリー法やスキャッタロメトリー法では、測定光の標準的なビーム径Ｌ（図２参照）のウエハ上における長径は約３０μｍであるため、各検査領域１０３の一辺を３０μｍ以上にすれば、パターン検査工程においてこれらの光学的手法を適用することにより、十分な反射光強度をもって測定することができる。
　（ｄ）より好ましくは、図１と図２に示すように、光学的検査法のビーム径Ｌのウエハ上での長径を、各検査領域１０３の一辺１３２a、１３３a、１３２ｂ、１３３ｂ、・・・の下限値として設定する。この長径は、測定光のウエハに対する入射角をθとすると約（Ｌ／cosθ）であるため、各検査領域の一辺を（Ｌ／cosθ）よりも長くすることが好ましい。
　（ｅ）複数の検査領域１０３a、１０３ｂ・・・の相互間隔は特に限定されないが、例えば、1～10000μｍ程度とすることができる。
　さらに、第１検査（測定プロセス１８５ａ）では、繰り返しパターン１１２の膜厚方向のパラメータについて、先の第２検査（測定プロセス１８５ｂ）で得た、同一のチップ形成領域１０２上の一様なパターン１１３の膜厚１６３の計測値（膜厚参照データ）を参照することが好ましい。
　例えば、同一のチップ形成領域１０２上の一様なパターン１１３の膜厚１６３の膜厚データを、チップ形成領域１０２の位置を示す識別情報とともにデータベース上に格納する。そして、測定プロセス１８５ａのフィッティングの際に、同一チップ形成領域１０２上の前記膜厚１６３の膜厚データを参照して繰り返しパターン１１２の膜厚１５３に対する固定値として採用すると共に、他のパラメータ（線幅１５０、スペース幅１５１およびテーパ角度１５２）についてフィッティングを行なう。
　このようにすれば、第１検査領域１０３aの膜厚１５３の実際の値と極めて近い値を用いてフィッティングが行なわれるため、用いた値の誤差に起因するフィッティングのエラーが小さくなり、第１検査の測定値の精度が向上する。
　この場合には、測定プロセス１８５ａにより線幅１５０、スペース幅１５１、テーパ角度１５２および膜厚１５３の各測定値を出力することは、即ち、演算プロセス１８８において線幅１７０、スペース幅１７１、テーパ角度１７２および膜厚１７３の各測定を出力することに等しい。したがって、測定プロセス１８５ａは演算プロセス１８８を兼ね行なっていることになる。
　このようにして製造された実施形態１の半導体装置は、デバイス形成領域１０４に形成されたデバイス構成用パターンと、複数の検査領域１０３a、１０３ｂ・・・に形成された検査用パターンとを半導体チップの表面に有する。そして、この半導体装置において、検査用パターンが、複数の検査領域１０３a、１０３ｂ・・・のうちの第１検査領域１０３ａに形成された単一のライン１１０と単一のスペース１１１とを有してなる繰り返しパターン１１２と、複数の検査領域のうちの第２検査領域１０３ｂに形成されたスペースを有さない一様なパターン１１３とを有してなる。
　この場合、各検査領域１０３a、１０３ｂ・・・は、１辺が３０μｍ以上の正方形の領域であり、かつ繰り返しパターン１１２は、１つのライン１１０と１つのスペース１１１からなる１パターンの繰り返し方向の幅（線幅１２０とスペース幅１２１の和）が、スキャッタロメトリー法で用いる測定光の波長の０．１～１０倍であることが好ましい。さらに、複数の検査領域１０３a、１０３ｂ・・・のうちの少なくとも１つの第１検査領域１０３ａの繰り返しパターン１１２は、レイアウトルールとして許される最小のパターン密度と等しい線幅１２０およびスペース幅１２１を有することが好ましい。
（実施形態２）
　図３は本発明の半導体装置の製造方法の実施形態２の流れを示す工程図である。なお、図３において、図１と同様の要素には同一の符号を付している。
　この実施形態２の半導体装置の製造方法は、上述の実施形態１と概ね同様のレイアウト作成工程１００、加工工程１８１および検査工程２８５を含むことに加え、加工工程１８１後に、半導体ウエハ１０１の少なくともチップ形成領域１０２上に絶縁膜２４５を形成する成膜工程２８２と、チップ形成領域１０２上の絶縁膜２４５を平坦化する研磨工程２８３とを含み、さらに、検査工程２８５が、前記研磨工程２８３後の平坦化された絶縁膜２４５の膜厚を測定する絶縁膜検査工程を含む。
　つまり、実施形態２では、レイアウト作成工程１００および加工工程１８１がこの順で実施形態１と同様に行われた後、絶縁膜２４５の成膜工程２８２、絶縁膜２４５の研磨工程２８３、およびパターン検査工程および絶縁膜検査工程を含む検査工程２８５がこの順に行われる。
　実施形態２は、半導体装置の製造工程中に、絶縁膜の成膜と、該絶縁膜を研磨により平坦化する工程が含まれる場合に適用することができる。さらに、これらの工程のプロセス特性、特にウエハ面内の均一性とパターン密度依存性に応じた検査領域をレイアウトすることにより、繰り返しパターン方向の二次元形状の計測において参照すべき膜厚方向の一次元形状の有効精度を向上し、３次元形状の計測値を、高い精度をもって得られるようにすることができる。
　以下、実施形態２における実施形態１と異なる点を主に説明する。
＜レイアウトデータ作成工程および加工工程＞
　実施形態２におけるレイアウト作成工程１００では、実施形態１で説明した（ａ）～（ｅ）のように設定することに加え、絶縁膜２４５の成膜工程２８２以降を考慮して、次の（ｆ）～（ｈ）ように設定することが好ましい。
　（ｆ）複数の検査領域１０３ａ、１０３ｂ、・・・は、一辺１３２ａ、１３３ａ、１３２ｂ、１３３ｂが１００μｍ以上であるように設定されることが好ましい。
　（ｇ）また、複数の検査領域１０３ａ、１０３ｂ、・・・の相互間隔をＸμｍとし、第１検査で用いられるフィッティングパラメータの面内位置による誤差の許容値をＡｎｍとし、第２検査で得られた一様なパターンの膜厚をＹｎｍとすると、前記相互間隔Ｘは、式（１）
　Ｘ＜１０００×Ａ／（Ｙ×０．００１４）　　　（１）
を満たすように設定されることが好ましい。
　（ｈ）また、複数の検査領域１０３ａ、１０３ｂ、・・・の相互間隔が３０００μｍ以下に設定されることが好ましく、１０００μｍ以下がさらに好ましく、100～300μｍが特に好ましい。
　その後の加工工程１８１では、上述のように設定したレイアウトデータ１０９に基くサイズおよび相互間隔で複数の検査領域が形成される。
＜絶縁膜の成膜工程＞
　成膜工程２８２では、半導体ウエハ１０１の少なくともチップ形成領域１０２上に、例えば、酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、多孔質シリカ等からなる無機系の絶縁膜２４５をＣＶＤ、蒸着、スパッタ等の公知技術により、例えば３００～２０００ｎｍ程度堆積することができる。この絶縁膜２４５は、半導体素子と下層配線の間もしくは多層配線のための配線層間絶縁膜として機能する。
＜研磨工程＞
　研磨工程２８３では、下層配線の上に上層の配線構造を形成するために、絶縁膜２４５を平坦化する。この研磨工程２８３は、例えば、ＣＭＰ法により酸化シリコン粒子、酸化アルミニウム粒子あるいは酸化セリウム粒子を砥粒として含む研磨剤を用いて、チップ形成領域１０２内の絶縁膜２４５の表面の凹凸が１００ｎｍ以下、好ましくは３０ｎｍ以下になるまで平坦化するように研磨する。この際、半導体ウエハ１０１の面内において、絶縁膜２４５の膜厚を均一にすることが重要である。
＜検査工程＞
　実施形態２の検査工程２８５では、実施形態１で説明したパターン検査工程と、絶縁膜２４５の膜厚を測定する絶縁膜検査工程を並行して行うことができる。
　具体的には、まず、第２検査領域１０３ｂにおける第２検査（測定プロセス２８５ｂ）が行われ、この際、第２検査領域１０３ｂにおける平坦化された絶縁膜２４５のパラメータである膜厚２６５と、絶縁膜２４５の下の一様なパターン１１３の膜厚方向のパラメータである膜厚１６３の測定が同時に行われる。ただしこの場合、測定光に対して、絶縁膜２４５と一様なパターン１１３の両方が透光性を有していることが必要である。
　その後、第１検査（測定プロセス２８５ａ）として、実施形態１と同様に、繰り返しパターン１１２を有する検査領域１０３ａの測定を行なう。第１検査領域１０３ａの加工形状を記述するパラメータとして、例えば、線幅１５０、スペース幅１５１、テーパ角度１５２、ライン１１０の膜厚１５３、絶縁膜２４５の膜厚２５５を設定し、フィッティングを行なう。
　この際、ライン１１０が、測定光（図２参照）に対して概ね透光性を有する場合には、実施形態１と同様に、膜厚方向の１次元の値である膜厚１５３を除くパラメータについて計測を行なえばよい。これにより、同時に計測およびフィッティングが必要なパラメータ数を低減できるため、測定プロセス２８５ａの測定値の精度が向上する。
　なお、一様なパターン１１３の膜１４３が測定プロセス２８５ｂの測定光に対し透光性を有さない場合は、膜厚１６３と膜厚１５３は同じ値であるとしてフィッティングを行なう。このようにする理由は、第１検査領域１０３ａの絶縁膜２４５の上面と第２検査領域１０３ｂの絶縁膜２４５の上面の相対的高さの違いが重要であり、膜１４３の変化量はこれに比して十分小さい場合がほとんどであるためである。
　このようにして測定プロセス２８５ａにて検査を行なった、同一のチップ形成領域１０２内のパラメータ（線幅１５０、スペース幅１５１、テーパ角度１５２、膜厚１５３）の測定値を用いて、演算プロセス２８８にて、繰り返しパターン１１２Ａの３次元形状のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２、膜厚１７３）の計測値を得る。
　この際、膜厚方向の１次元のパラメータ（膜厚１７３）については、膜厚１６３の測定値を、その他のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２）については、線幅１５０、スペース幅１５１、テーパ角度１５２の測定値を用いる。
　このように、同一チップ形成領域内の測定値を用いることにより、演算プロセス２８８において、第１検査領域１０３aにおける膜１４３の膜厚測定出力値１７３として、第２検査で測定した第２検査領域１０３ｂの膜１４３の膜厚１６３の測定値を用いることによる精度の確保が可能である。さらに、線幅測定出力値１７０、スペース幅測定出力値１７１、テーパ角度測定出力値１７２および膜厚測定出力値１７３を、そのチップ形成領域が存在する位置での代表的な値、つまり固有の位置情報を持った値として出力することが可能である。
　ここで、本実施形態２において、第１検査領域１０３ｂにおける絶縁膜２４５の膜厚２６５と、第１検査領域１０３ａの絶縁膜２４５におけるライン１１０上の膜厚２５５とは、レイアウト形状の違いに起因した研磨工程の特性の影響を受けた値をとる。この場合、レイアウト形状の違いとは、第２検査領域１０３ｂ上の一様なパターン１１３が密に配置されているのに対し、第１検査領域１０３ａ上の繰り返しパターン１１２が疎に配置されていることである。よって、同一チップ形成領域１０２上の膜厚２５５と膜厚２６５との差により、研磨工程のパターン平坦化性能を示すことができる。
　このため、測定プロセス２８５ａにおいて、繰り返しパターン１１２上の絶縁膜２４５の膜厚２５５は、単純な固定値としてではなく、研磨工程の影響を受ける可変パラメータとしてフィッティングを行なう。
　従って、測定プロセス２８５ｂで得られた同一チップ形成領域１０２上の絶縁膜２４５の膜厚２６５の膜厚データを、チップ形成領域１０２の存在する位置を示す識別情報とともにデータベース上に格納し、測定プロセス２８５ａのフィッティングの際に同一チップ形成領域１０２上の膜厚２６５の膜厚データを参照し、その値を膜厚２５５に対するフィッティングの初期値として用いることが望ましい。
　このようにすることによって、成膜工程２８２と研磨工程２８３の間におけるウエハ面内、ウエハ間、ロット間のプロセスばらつきに起因する、絶縁膜２４５の膜厚ばらつきに相当する変動成分を、膜厚２５５の測定値に対するフッティングから大幅に取り除くことが可能であり、測定プロセス１８５ａの測定値の精度の向上が可能となる。言い換えれば、膜厚２４５の膜厚２５５の測定値に対しては、参照した膜厚２６５に対し、研磨プロセス２８３のレイアウト構造により影響を受ける特性により、変動する成分のみをそのパラメータの可変範囲として、フィッティングを行なえばよい。
　さて、上述のように絶縁膜２４５の膜厚ばらつきに相当する変動成分を、膜厚２５５の測定値に対するフッティングから効果的に取り除く場合、同一ロット、同一ウエハのデータを用いることによって、ウエハ間、ロット間のプロセスばらつきに起因する絶縁膜２４５の膜厚ばらつきに相当する変動成分は除去が可能である。しかしながら、同一チップ形成領域１０２内における第１検査領域１０３ａと第２検査領域１０３ｂの設置位置の違いによる、ウエハ面内のばらつき成分は完全には取り除かれない。
　図４は、成膜工程にて堆積した酸化膜のウエハ面内位置による膜厚変化割合をサンプル１～３を用いてモデル化したグラフである。さらに詳しくは、ウエハ面内でばらつきが生じる場合の典型的な例として、HDP-CVD（High Density Plasma Chemical Vapor Deposition； 高密度プラズマ化学気相成長）法を用いて、半導体ウエハ（直径２００ｍｍ）上に酸化シリコン膜（設定膜厚約８００ｎｍ）を、面内の堆積膜厚のばらつきσ＝３％程度をもって堆積した様子を示すグラフである。
　図４において、ｔはウエハ面内の絶縁膜２４５の膜厚を示し、ｒは半導体ウエハ１０１の中心からの距離であるウエハ面内位置を示し、（Δｔ／Δr）は距離rに対する膜厚変化量を示す。また、図４において、横軸はウエハ面内位置ｒ（１目盛り：約１２．５ｍｍ）を示し、縦軸は膜厚ｔに対する割合（Δｔ／Δr）／tを示している。なお、ウエハ面内位置ｒは、半導体ウエハを直径にそって縦断して示している。
　即ち、このグラフは、ウエハ面内位置ｒが変化するときに、どの程度の割合（％）で絶縁膜２４５の堆積膜厚が変化し得るかを示したものであり、基本的にこの値は堆積膜厚に依存しない。
　一般的に、成膜工程での面内ばらつきσは３％未満であるため、図４はそのばらつきが十分大きな場合を示している。
　図４から明らかなように、面内位置ｒが１ｍｍ異なる場合の膜厚の変化割合は、最も変化が大きい場合においても、およそ０．１４％未満である。したがって、絶縁膜２４５の堆積膜厚の平均が約７００ｎｍであるとき、面内位置が３ｍｍ以内であれば、面内位置による膜厚のバラツキ成分は３ｎｍ以下となる。即ち、研磨工程におけるチップ形成領域内の絶縁膜２４５の表面平坦化の指標（凹凸の１００ｎｍ以下）に対し、誤差を約３～１０％未満とすることが可能となる。
　このことから、第２検査領域１０３ｂと第１検査領域１０３aとを、チップ形成領域１０２内において３０００μｍ（３ｍｍ）以内の近傍に配置することが好ましい。このようにすれば、面内位置による膜厚のバラツキ成分の影響をフィッティングにおける誤差として１０％未満に小さくすることができるため、計測の精度を向上することが可能となる。
　また、上述と同様に、第２検査領域１０３ｂと第１検査領域１０３aとを、チップ形成領域１０２内において１０００μｍ（１ｍｍ）以内の近傍に配置すれば、絶縁膜２４５の堆積膜厚の平均が、通常プロセスでは十分厚いと考えられる２０００ｎｍまで増した場合においても、面内位置による膜厚のバラツキ成分は３ｎｍ以下となり、計測の精度を向上することが可能となるためより好ましい。
　これらから明らかなように、第２検査領域１０３ｂと第１検査領域１０３aとの相互間隔Ｘ(μｍ)について、フィッティングパラメータの面内位置によるバラツキ成分の許容値がＡ(ｎｍ)、対応する成膜工程で形成した絶縁膜２４５の堆積膜厚がＹ(ｎｍ)であるとき、次の式（１）
　　　　　　　Ｘ＜１０００×Ａ／（Ｙ×０．００１４）　（１）
を満たすようＸを設定して第１・第２検査領域１０３ａ、１０３ｂをレイアウトすればより好ましい。
　なお、上式の定数０．００１４については、前記膜厚tに対する割合（Δｔ／Δr）／tの概ね最大値を適宜用いてもよい。
　例えば、誤差許容値Ａが３ｎｍであり、堆積膜厚Ｙが７００ｎｍの場合、
　　　　　　　　　Ｘ＜1000×3／(700×0.0014)＝3061μm
であり、２つの検査領域の間の相互間隔Ｘは約3.061mm未満となるよう設置する必要があるため、例えば、Ｘ＝３ｍｍは適正だが、Ｘ＝４ｍｍは不適正となる。
　もし、比較的厚膜の堆積が必要にもかかわらず、精密な測定が必要である場合、例えば、堆積膜厚Ｙが１２００ｎｍであるのに対し、誤差許容値Ａが１ｎｍしかない場合は、
　　　　　　　　　Ｘ＜1000×1／(1200×0.0014)＝595μm
であるため、Ｘ＝１ｍｍでも不適正であり、Ｘ＝０．５ｍｍ程度で適正となる。
　また、研磨工程２８３をＣＭＰ法で行なう場合は、上述のように、複数の検査領域１０３ａ、１０３ｂ・・・は１００μｍ角以上の十分な広さであることが好ましい。即ち、各検査領域１０３ａ、１０３ｂ・・・の一辺１３２ａ、１３３ａ、１３２ｂ、１３３ｂ・・・は１００μｍ以上であることが好ましい。こうすることによって、各検査領域１０３ａ、１０３ｂ・・・の膜厚２５５、２６５は検査領域外のレイアウトの影響を受けにくくなり、膜厚２５５、２６５の関係は、各検査領域内のレイアウトの影響のみにより安定的に決定されるため、より確からしく膜厚２５５の値が予測される。
　このようにして製造された実施形態２の半導体装置は、デバイス形成領域１０４に形成されたデバイス構成用パターンと、複数の検査領域１０３a、１０３ｂ・・・に形成された検査用パターンと、デバイス構成用パターンおよび検査用パターンを被覆する平坦化された絶縁膜２４５とを半導体チップの表面側に有する。さらに、半導体装置において、検査用パターンが、複数の検査領域１０３a、１０３ｂ・・・のうちの第１検査領域１０３ａに形成された単一のライン１１０と単一のスペース１１１とを有してなる繰り返しパターン１１２と、複数の検査領域のうちの第２検査領域１０３ｂに形成されたスペースを有さない一様なパターン１１３とを有してなる。
　この場合、各検査領域１０３a、１０３ｂ・・・は、１辺が１００μｍ以上の正方形の領域であり、かつ繰り返しパターン１１２は、１つのライン１１０と１つのスペース１１１からなる１パターンの繰り返し方向の幅（線幅１２０とスペース幅１２１の和）が、スキャッタロメトリー法で用いる測定光の波長の０．１～１０倍であることが好ましい。さらに、複数の検査領域１０３a、１０３ｂ・・・のうちの少なくとも１つの第１検査領域１０３ａの繰り返しパターン１１２は、レイアウトルールとして許される最小のパターン密度と等しい線幅１２０およびスペース幅１２１を有することが好ましい。さらに、第１検査領域１０３ａと第２検査領域１０３ｂとの相互間隔が３０００μｍ以内に配置されることが好ましく、１０００μｍ以内に配置されていることがより好ましい。
（実施形態３）
　図５は本発明の半導体装置の製造方法の実施形態３の流れを示す工程図である。なお、図５において、図１と同様の要素には同一の符号を付している。
　この実施形態３の半導体装置の製造方法は、上述の実施形態１と概ね同様のレイアウト作成工程１００、加工工程１８１および検査工程３８５を含むことに加え、加工工程１８１後に、半導体ウエハ１０１の少なくともチップ形成領域１０２上に絶縁膜２４５を形成する成膜工程２８２と、チップ形成領域１０２上の絶縁膜２４５を平坦化する研磨工程２８３とを含む。
　さらに、加工工程１８１が、複数の検査領域１０３ａ、１０３ｂ、１０３ｃ・・・のうちの第３検査領域１０３ｃに繰り返しパターンと一様なパターンを有さないスペースパターンを形成する工程を含み、パターン検査工程が、スペースパターンの膜厚方向のパラメータを測定する第３検査をさらに含む。
　さらに、検査工程３８５が、前記研磨工程２８３後の平坦化された絶縁膜２４５の膜厚を測定する絶縁膜検査工程を含む。
　実施形態３も、実施形態２と同様に、半導体装置の製造工程中に、絶縁膜の成膜工程と、該絶縁膜を研磨により平坦化する工程が含まれる場合に適用することができる。さらに、これらの工程のプロセス特性、特にウエハ面内の均一性とパターン密度依存性に応じた検査領域をレイアウトすることにより、繰り返しパターン方向の二次元形状の計測において参照すべき膜厚方向の一次元形状の有効精度を向上し、３次元形状の計測値を、高い精度をもって得られるようにすることができる。
　以下、実施形態３における実施形態１および実施形態２と異なる点を主に説明する。
＜レイアウトデータ作成工程～研磨工程＞
　実施形態３におけるレイアウト作成工程１００では、半導体ウエハ１０１の複数の検査領域のうちの第１検査領域１０３ａおよび第２検査領域１０３ｂに繰り返しパターン１１２および一様なパターン１１３のレイアウトデータ１０９が作成されることに加え、第３検査領域１０３ｃにスペースパターンを形成するためのレイアウトデータ１０９も作成される。
　なお、実施形態３のレイアウト作成工程１００においても、実施形態１で説明した（ａ）～（ｅ）および実施形態２で説明した（ｆ）～（ｈ）のように設定することが好ましい。
　その後、加工工程１８１において、上述のように設定したレイアウトデータ１０９に基くサイズおよび相互間隔で複数の検査領域１０３ａ、１０３ｂ、１０３ｃ・・・が形成され、次の成膜工程２８２において、実施形態２と同様にして絶縁膜２４５がチップ形成領域１０２上に堆積され、次の研磨工程２８３において、実施形態２と同様にして絶縁膜２４５が研磨され平坦化される。
＜検査工程＞
　検査工程３８５では、まず、第２検査（測定プロセス３８５ｂ）として、実施形態２と同様に、研磨工程２８３後の一様なパターン１１３上の絶縁膜２４５の膜厚２６５の測定を行なう。加えて、本実施形態３では、第３検査（測定プロセス３８５ｃ）として、実施形態２での測定プロセス２８５ｂと同様の方法により、同一チップ形成領域１０２における第３検査領域１０３ｃのスペースパターンとしての絶縁膜２４５の膜厚３９５の測定を行なう。
　次に、第１検査（測定プロセス３８５ａ）として、実施形態１と同様に、繰り返しパターン１１２の測定を行なう。第１検査領域１０３ａの加工形状を記述するパラメータとして、例えば、線幅１５０、スペース幅１５１、テーパ角度１５２、膜１４３の膜厚１５３、絶縁膜２４５の膜厚２５５を設定し、フィッティングを行なう。
　本実施形態３においても、第１～第３検査領域１０３ａ、１０３ｂ、１０３ｃのそれぞれにおける絶縁膜２４５の膜厚２５５、２６５、３９５は、レイアウト形状の違いに起因した、研磨工程のパターン平坦化特性の影響を受けた値をとる。研磨工程での条件が一定の場合には、パターン平坦化特性は一定のため、レイアウトによってこれら３つの膜厚２５５、２６５、３９５は固有の関係を持ち、一般的に膜厚２５５と膜厚１５３の和は、膜厚３９５から膜厚２６５と膜厚１６３の和までの範囲の値をとる。
　このことを利用して、測定プロセス３８５ｂ、３８５ｃで得られた同一チップ形成領域１０２上の第２検査領域１０３ｂでの膜厚２６５、１６３の膜厚データおよび第３検査領域１０３ｃでの膜厚３９５の膜厚データを、チップの存在する位置を示す識別情報とともにデータベース上に格納する。そして、測定プロセス３８５ａのフィッティングの際に同一チップ形成領域１０２上の膜厚２６５、１６３、３９５の膜厚データを参照し、膜厚２５５に対するフィッティングの可変範囲を限定する。すなわち、膜厚２５５と膜厚１５３の和が、膜厚３９５から膜厚２６５と膜厚１６３の和までの範囲の値となるように限定する。
　なお、一様なパターン１１３の膜１４３が測定プロセス３８５ｂの測定光に対し透光性を有さない場合は、膜厚１６３と膜厚１５３は同じ値であるとしてフィッティングを行なう。実施形態３においても、実施形態２と同様に、第１検査領域１０３ａの絶縁膜２４５の上面と第２検査領域１０３ｂの絶縁膜２４５の上面と第３検査領域１０３ｃの絶縁膜２４５の上面との相対的高さの違いが重要であり、膜１４３の変化量はこれに比して十分小さい場合がほとんどであるためである。
　このようにすることによって、第１検査領域１０３ａのフィッティングパラメータである膜厚２５５の可変範囲を限定できるため、フィッティングが容易にかつ高速に行なうことができ、計測の精度を向上することが可能となる。
　このようにして測定プロセス３８５ａにて検査を行なった、同一のチップ形成領域１０２内のパラメータ（線幅１５０、スペース幅１５１、テーパ角度１５２、膜厚１５３）の測定値を用いて、演算プロセス３８８にて、繰り返しパターン１１２Ａの３次元形状のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２、膜厚１７３）の計測値を得る。
　この際、膜厚方向の１次元のパラメータ（膜厚１７３）については、膜厚１６３の測定値を用い、その他のパラメータ（線幅１７０、スペース幅１７１、テーパ角度１７２）については、線幅１５０、スペース幅１５１、テーパ角度１５２の測定値を用いる。
　このように、同一チップ形成領域内の測定値を用いることにより、演算プロセス３８８において、第１検査領域１０３aにおける膜１４３の膜厚測定出力値１７３として、第２検査で測定した第２検査領域１０３ｂの膜１４３の膜厚１６３の測定値を用いることによる精度の確保が可能である。さらに、線幅測定出力値１７０、スペース幅測定出力値１７１、テーパ角度測定出力値１７２および膜厚測定出力値１７３を、そのチップ形成領域が存在する位置での代表的な値、つまり固有の位置情報を持った値として出力することが可能である。
　また、実施形態３は、次のように行なってもよい。
　すなわち、予め、加工工程、成膜工程、研磨工程および検査工程と同様にテストを行って、繰り返しテストパターン、一様なテストパターンおよびスペーステストパターンを有するテストサンプルを作製するサンプル作製工程を行う。このサンプル作製工程における検査工程は、繰り返しテストパターン、一様なテストパターンおよびスペーステストパターンの膜厚をそれぞれ測定する膜厚検査テストを含む。
　そして、実際の第１検査は、前記膜厚検査テスト時の繰り返しテストパターンの膜厚、一様なテストパターンの膜厚およびスペーステストパターンの膜厚に基く膜厚関係データと、前記膜厚データとから、第１検査領域１０３ａの繰り返しパターン１１２の膜厚を算出し、算出した繰り返しパターン１１２の膜厚をパラメータとして利用する。
　つまり、予め複数種類のテストサンプルを作製し、AFM法および断面SEM法などを用いて各サンプルの膜厚２５５、２６５、３９５の関係（例えば膜厚比）を計測し、これらの膜厚関係データをデータベース上に格納する。このとき、膜厚関係データは、レイアウトデータ１０９に含まれる各検査領域１０３ａ、１０３ｂ、１０３ｃ・・・についてのパターン密度の関数として定義される。この場合、パターン密度が高い程、絶縁膜２４５の膜厚は高くなる傾向にある膜厚関係データが得られる。
　そして、測定プロセス３８５ａのフィッティングの際に、同一チップ形成領域１０２上の膜厚２６５、３９５の膜厚データに加えて、テストサンプルから得た膜厚関係データを参照する。こうすることによって、これらの値から膜厚２５５の値が予測できるため、フィッティングはさらに容易にかつ高速に行なうことができ、計測の精度を向上することが可能となる。
　また、研磨工程２８３をＣＭＰ法で行なう場合は、上述のように、複数の検査領域１０３ａ、１０３ｂ、１０３ｃ・・・は１００μｍ角以上の十分な広さであることが好ましい。即ち、各検査領域１０３ａ、１０３ｂ、１０３ｃ・・・の一辺１３２ａ、１３３ａ、１３２ｂ、１３３ｂ・・・は１００μｍ以上であることが好ましい。こうすることによって、各検査領域１０３ａ、１０３ｂ、１０３ｃ・・・の膜厚２５５、２６５、３９５は検査領域外のレイアウトの影響を受けにくくなり、膜厚２５５、２６５、３９５の関係は、各検査領域内のレイアウトの影響のみにより安定的に決定されるため、より確からしく膜厚２５５の値が予測される。
　さらに、膜厚２５５、２６５、３９５の膜厚関係性情報を、レイアウトデータ１０９に含まれる各検査領域１０３ａ、１０３ｂ、１０３ｃ・・・についてのパターン密度の関数として定義することにより、より一層ＣＭＰプロセス特性を正確に反映した膜厚２５５の値の予測が可能となる。この方法を用いれば、テストサンプルにより膜厚の関係性を計測した検査領域以外の領域に対しても、そのパターン密度から膜厚の予測が可能となる。
　このようにして製造された実施形態３の半導体装置は、第３検査領域１０３ｃに形成されたスペースパターンをさらに有してなること以外は、実施形態２の半導体装置と同様に構成されている。
（実施形態４）
　図６は本発明の半導体装置の製造方法の実施形態４の流れを示す工程図である。なお、図６において、図１と同様の要素には同一の符号を付している。
　この実施形態４の半導体装置の製造方法は、上述の実施形態１と概ね同様のレイアウト作成工程１００、加工工程１８１および検査工程４８５を含むことに加え、加工工程１８１後に、半導体ウエハ１０１の少なくともチップ形成領域１０２上に絶縁膜４４５を形成する成膜工程４８２と、チップ形成領域１０２上の絶縁膜４４５を平坦化する研磨工程４８３とを含む。
　さらに、加工工程１８１において、半導体ウエハ１０１の一面側におけるデバイス形成領域にストッパ膜１４３を表面に有するデバイス構成用パターンを形成しかつ複数の検査領域１０３ａ、１０３ｂ・・・にストッパ膜１４３を表面に有する検査用パターンを形成し、研磨工程４８３において、チップ形成領域１０２におけるデバイス形成領域と検査領域の上のストッパ膜１４３が露出するまで絶縁膜４４５を平坦化する。
　さらに、検査工程４８５は、研磨工程４８３後のストッパ膜１４３の膜厚を測定するストッパ膜検査工程を含む。
　実施形態４も、実施形態２および３と同様に、半導体装置の製造工程中に、絶縁膜の成膜工程と、該絶縁膜を研磨により平坦化する工程が含まれる場合に適用することができる。特に、ＳＴＩ構造の形成に好適であり、これらの工程のプロセス特性、特にウエハ面内の均一性とパターン密度依存性に応じた検査領域をレイアウトすることにより、繰り返しパターン方向の二次元形状の計測において参照すべき膜厚方向の一次元形状の有効精度を向上し、３次元形状の計測値を、高い精度をもって得られるようにすることができる。
　以下、実施形態４における実施形態１～３と異なる点を主に説明する。
＜レイアウトデータ作成工程＞
　実施形態４におけるレイアウト作成工程１００では、実施形態２と同様に、半導体ウエハ１０１の複数の検査領域のうちの第１検査領域１０３ａおよび第２検査領域１０３ｂに繰り返しパターン１１２０および一様なパターン１１３０のレイアウトデータ１０９が作成される。
　なお、実施形態４のレイアウト作成工程１００においても、実施形態１で説明した（ａ）～（ｅ）および実施形態２、３で説明した（ｆ）、（ｇ）のように設定することが好ましい。なお、実施形態４の場合、複数の検査領域の相互間隔は、実施形態２、３の（ｆ）で説明した３０００μｍ以下でなくてもよい。その理由は、研磨ストッパ膜１４３を有することにより、成膜工程４８２の面内位置による膜厚のバラツキの影響は通常小さいためである。
＜加工工程＞
　その後、加工工程１８１において、上述のように設定したレイアウトデータ１０９に基いて、第１検査領域１０３ａに繰り返しパターン１１２０が形成され、第２検査領域１０３ｂに一様なパターン１１３０が形成される。この際、半導体ウエハ１０１の表面側の膜１４９上にストッパ膜１４３をパターン形成し、ストッパ膜１４３をマスクとして膜１４９をドライエッチングすることにより膜１４９をパターニングして、第１検査領域１０３ａに繰り返しパターン１１２０を形成し、第２検査領域１０３ｂに一様なパターン１１３０を形成することができる。
＜成膜工程および研磨工程＞
　次の成膜工程４８２において、実施形態２および３と同様にして絶縁膜４４５がチップ形成領域１０２上に堆積される。
　次の研磨工程４８３においては、例えばＣＭＰ法にて絶縁膜４４５をストッパ膜１４３が露出するまで平坦化する。したがって、繰り返しパターン１１２０のライン１１０上および一様なパターン１１３０上には絶縁膜４４５は存在しない。
＜検査工程＞
　検査工程４８５では、測定光（図２参照）を用いて、研磨工程前の第２検査領域１０３ｂにおける一様なパターン１１３０上のストッパ膜１４３の膜厚を測定する第１膜厚検査と、研磨工程後の第２検査領域１０３ｂにおける一様なパターン１１３０上のストッパ膜１４３の膜厚を測定する第２膜厚検査とが行われ、第１膜厚検査と第２膜厚検査でそれぞれ得られた膜厚データを参照することにより、研磨工程４８３の精度を検査する。
　なお、図６では、研磨工程後４８３の後に検査工程４８５が行われるよう図示されているが、前記第１膜厚検査は研磨工程前に行なわれる。
　検査工程４８５では、まず、第２膜厚検査（測定プロセス４８５ｂ）として、実施形態１と同様に、第２検査領域１０３ｂの一様なパターン１１３０上のストッパ膜１４３の膜厚４６３の測定が行なわれる。
　次に、第１膜厚検査（測定プロセス４８５ａ）として、実施形態１と同様に、繰り返しパターン１１２０を有する第１検査領域１０３ａの測定を行なう。第１検査領域１０３ａの加工形状を記述するパラメータとして、例えば、線幅４５０、スペース幅４５１、テーパ角度４５２、分離領域底のスペース幅４５６、ストッパ膜１４３の膜厚４５３、絶縁膜４４５の膜厚４５５を設定し、フィッティングを行なう。この際、ストッパ膜１４３の膜厚４５３は、測定プロセス４８５ｂで得た、同一チップ形成領域１０２上の第２検査領域１０３ｂのストッパ膜１４３の膜厚４６３を参照することにより、測定の精度向上が可能である。
　本実施形態４において、研磨工程４８３をＣＭＰ法により行なう場合は、そのプロセス精度の管理は、研磨により一部除去されたストッパ膜１４３の研磨量にて行なうことが好ましい。そのため、測定プロセス４８５ａ、４８５ｂを、研磨工程４８３の前後に行い、その計測値を比較する。
　このようにすれば、研磨が不足もしくは過剰であるかは、ストッパ膜１４３が研磨前に比して研磨後はどれだけ変化したかで判断できる。
　このようにして測定プロセス４８５ａにて検査を行なった、同一のチップ形成領域１０２内のパラメータ（線幅４５０、スペース幅４５１、テーパ角度４５２、膜厚４５３）の測定値を用いて、演算プロセス４８８にて、繰り返しパターン１１２０Ａの３次元形状のパラメータ（線幅測定出力値４７０、スペース幅測定出力値４７１、テーパ角度測定出力値４７２、膜厚測定出力値４７３）の計測値を得る。
　この際、膜厚方向の１次元のパラメータ（膜厚測定出力値４５３）については、膜厚４６３の測定値を用い、その他のパラメータ（線幅測定出力値４７０、スペース幅測定出力値４７１、テーパ角度測定出力値４７２）については、線幅４５０、スペース幅４５１、テーパ角度４５２の測定値を用いる。
　このように、同一チップ形成領域内の測定値を用いることにより、演算プロセス４８８において、第１検査領域１０３ａにおける膜１４３の膜厚測定出力値４７３として、第２検査で測定した第２検査領域１０３ｂの膜１４３の膜厚４６３の測定値を用いることによる精度の確保が可能である。さらに、線幅測定出力値４７０、スペース幅測定出力値４７１、テーパ角度測定出力値４７２および膜厚測定出力値４７３を、そのチップ形成領域が存在する位置での代表的な値、つまり固有の位置情報を持った値として出力することが可能である。
　また、実施形態４は、次のように行なってもよい。
　すなわち、予め、前記加工工程、成膜工程、研磨工程および検査工程と同様にテストを行って、繰り返しテストパターンおよび一様なテストパターンを有するテストサンプルを作製するサンプル作製工程をさらに行う。このサンプル作製工程における検査工程は、研磨工程前の第１検査領域および第２検査領域におけるストッパ膜の膜厚をそれぞれ測定する第１膜厚検査テストと、研磨工程後の第１検査領域および第２検査領域におけるストッパ膜の膜厚をそれぞれ測定する第２膜厚検査テストとを含む。
　そして、実際の第１検査（測定プロセス４８５ａ）は、研磨工程の後に行なわれ、この際、繰り返しテストパターン１１２０上のストッパ膜１４３の第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差および一様なテストパターン１１３０上のストッパ膜１４３の第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差に基く膜厚変化関係データと、一様なパターン１１３０の第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差である膜厚変化量データとから、第１検査領域１０３ａの繰り返しパターン１１２０の膜厚を算出し、算出した繰り返しパターン１１２０の膜厚をパラメータとして利用する。
　つまり、予め複数種類のテストサンプルを作製し、AFM法および断面SEM法などを用いて各サンプルについて、研磨前と研磨後のストッパ膜１４３の膜厚４６３、４５３の変化を計測し、これらの膜厚変化関係データをデータベース上に格納する。このとき、膜厚変化関係データは、レイアウトデータ１０９に含まれる各検査領域１０３ａ、１０３ｂについてのパターン密度の関数として定義される。
　そして、測定プロセス４８５ａのフィッティングの際に、前記膜厚変化量データに加えて、テストサンプルから得た膜厚変化関係データを参照する。こうすることによって、これらの値から膜厚４５５の値が予測できるため、フィッティングはさらに容易にかつ高速に行なうことができ、計測の精度を向上することが可能となる。
　このように、本実施形態４においては、実施形態３での膜厚２５５、２６５、３９５（図５参照）の関係性に対応するものとして、膜厚４６３、４５３の研磨工程４８３における研磨量の関係性を利用すればよい。
　さらに、本実施形態４においては、複数の第１検査領域１０３ａのうちの少なくとも１つの第１検査領域１０３ａの繰り返しパターン１１２０は、レイアウトルールとして許される最小のパターン密度と等しい線幅４７０およびスペース幅４５１を有することが好ましい。このようにすることによって、有効エリアの全ての領域のストッパ膜１４３の研磨量が、第１検査領域１０３ａの研磨量から第２検査領域１０３ｂの研磨量の範囲内になるため、有効チップ全域のプロセス精度の保証が可能となる。
　このようにして製造された実施形態４の半導体装置は、膜１４９に分離領域となる溝が形成され、かつ複数の第１検査領域１０３ａのうちの少なくとも１つの第１検査領域１０３ａの繰り返しパターン１１２０は、レイアウトルールとして許される最小のパターン密度と等しい線幅４７０およびスペース幅４５１を有し、かつパターン上にストッパ膜１４３が形成されていること以外は、実施形態２の半導体装置と同様に構成されている。
　１００　レイアウトデータ作製工程
　１０１　半導体ウエハ
　１０２　チップ形成領域
　１０３ａ　第１検査領域
　１０３ｂ　第２検査領域
　１０３ｃ　第３検査領域
　１０４　デバイス形成領域
　１０９　レイアウトデータ
　１１０　ライン
　１１１　スペース
　１１２、１１２０　繰り返しパターン
　１１３、１１３０　一様なパターン
　１２０、１５０　線幅
　１２１、１５１　スペース幅
　１４３　絶縁膜
　１４９　膜
　１５２　テーパ角度
　１５３、１６３　膜厚
　１７０　線幅測定出力値
　１７１　スペース幅測定出力値
　１７２　テーパ角測定出力値
　１７３　膜厚測定出力値
　１８１　加工工程（転写、加工プロセス）
　１８５、２８５、３８５、４８５　検査工程
　１８５ａ、１８５ｂ、２８５ａ、２８５ｂ、３８５ａ、３８５ｂ、３８５ｃ、
　４８５ａ、４８５ｂ　測定プロセス
　１８８、２８８、３８８、４８８　演算プロセス
　２８２、４８２　成膜工程
　２８３、４８３　研磨工程
　Ｌ　測定光入射ビーム径
　α　測定光入射面のウエハ上の回転角
　θ　測定光入射角

Claims (31)

  1. 　パターン形成用の膜を有する半導体ウエハの膜側におけるチップ形成領域内のデバイス形成領域にデバイス構成用パターンを形成しかつ前記チップ形成領域内の複数の検査領域に検査用パターンを形成する加工工程と、検査工程とを含み、
    　前記検査用パターンが、前記複数の検査領域のうちの第１検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第２検査領域に形成されたスペースを有さない一様なパターンとを有し、
    　前記検査工程が、３次元のパターン形状を測定可能な光学的測定法を用いて、前記第１検査領域における繰り返しパターンのラインとスペースが繰り返された繰り返し方向のパラメータを測定する第１検査と、膜厚を測定可能な光学的測定法を用いて、前記第２検査領域における一様なパターンの膜厚を測定する第２検査とを含むパターン検査工程を少なくとも有する半導体装置の製造方法。
  2. 　前記加工工程後に、半導体ウエハの少なくともチップ形成領域上に絶縁膜を形成する成膜工程と、前記チップ形成領域上の前記絶縁膜を平坦化する研磨工程とをさらに含み、
    　前記検査工程が、前記研磨工程後の平坦化された絶縁膜の膜厚を測定する絶縁膜検査工程を含む請求項１に記載の半導体装置の製造方法。
  3. 　前記加工工程が、前記複数の検査領域のうちの第３検査領域に、繰り返しパターンおよび一様なパターンを有さないスペースパターンを形成する工程を含み、
    　前記加工工程後に、半導体ウエハの少なくともチップ形成領域上に絶縁膜を形成する成膜工程と、前記チップ形成領域上の前記絶縁膜を平坦化する研磨工程とをさらに含み、
    　前記パターン検査工程が、前記スペースパターンの膜厚方向のパラメータを測定する第３検査をさらに含み、
    　前記検査工程が、前記研磨工程後の平坦化された絶縁膜の膜厚を測定する絶縁膜検査工程を含む請求項１に記載の半導体装置の製造方法。
  4. 　前記加工工程において、半導体ウエハの一面側における前記デバイス形成領域にストッパ膜を表面に有するデバイス構成用パターンを形成しかつ前記複数の検査領域にストッパ膜を表面に有する検査用パターンを形成し、
    　前記加工工程後に、半導体ウエハの少なくともチップ形成領域上に絶縁膜を形成する成膜工程と、前記チップ形成領域における前記デバイス形成領域と前記検査領域の上の前記ストッパ膜が露出するまで前記絶縁膜を平坦化する研磨工程とをさらに含み、
    　前記検査工程が、前記ストッパ膜の膜厚を測定するストッパ膜検査工程を含む請求項１に記載の半導体装置の製造方法。
  5. 　前記繰り返し方向のパラメータが、繰り返しパターンの線幅、スペース幅および繰り返しパターンの側壁がテーパ状であるときのテーパ角度である請求項１に記載の半導体装置の製造方法。
  6. 　前記第１検査で用いられる光学的測定法が、スキャッタロメトリー法である請求項１に記載の半導体装置の製造方法。
  7. 　前記スキャッタロメトリー法において、波長が２００～８００ｎｍの測定光を用いる請求項６に記載の半導体装置の製造方法。
  8. 　前記繰り返しパターンは、１つのラインと１つのスペースからなる１パターンの繰り返し方向の幅が、前記スキャッタロメトリー法で用いる測定光の波長の０．１～１０倍である請求項６に記載の半導体装置の製造方法。
  9. 　前記検査領域は、１辺が３０μｍ以上の正方形の領域である請求項１に記載の半導体装置の製造方法。
  10. 　前記検査領域は、検査領域へ入射する前記測定光の入射角をθとし、測定光のビーム径をＬとした場合、Ｌ／cosθよりも大きい１辺を有する正方形の領域である請求項１に記載の半導体装置の製造方法。
  11. 　前記第１検査は、前記第２検査で得られた同一チップ形成領域内の一様なパターンの膜厚データを参照して行われる請求項１に記載の半導体装置の製造方法。
  12. 　前記第１検査は、前記第２検査で得られた一様なパターンの膜厚データおよび前記第３加工検査で得られたスペースパターンの膜厚データを参照して行われる請求項３に記載の半導体装置の製造方法。
  13. 　前記研磨工程は、化学的機械研磨法により行われる請求項２に記載の半導体装置の製造方法。
  14. 　前記複数の検査領域は、一辺が１００μｍ以上である請求項１３に記載の半導体装置の製造方法。
  15. 　前記複数の検査領域の相互間隔をＸμｍとし、第１検査で用いられるフィッティングパラメータの面内位置による誤差の許容値をＡｎｍとし、第２検査で得られた一様なパターンの膜厚をＹｎｍとすると、前記相互間隔Ｘは、式（１）
    　Ｘ＜１０００×Ａ／（Ｙ×０．００１４）　　　（１）
    を満たす請求項１１に記載の半導体装置の製造方法。
  16. 　前記複数の検査領域の相互間隔が３０００μｍ以下である請求項１５に記載の半導体装置の製造方法。
  17. 　前記相互間隔が１０００μｍ以下である請求項１６に記載の半導体装置の製造方法。
  18. 　予め、前記加工工程、成膜工程、研磨工程および検査工程と同様にテストを行って、繰り返しテストパターン、一様なテストパターンおよびスペーステストパターンを有するテストサンプルを作製するサンプル作製工程をさらに備え、
    　前記サンプル作製工程における検査工程が、繰り返しテストパターン、一様なテストパターンおよびスペーステストパターンの膜厚をそれぞれ測定する膜厚検査テストを含み、
    　前記第１検査は、前記膜厚検査テスト時の繰り返しテストパターンの膜厚、一様なテストパターンの膜厚およびスペーステストパターンの膜厚に基く膜厚関係データと、前記膜厚データとから、第１検査領域の繰り返しパターンの膜厚を算出し、算出した繰り返しパターンの膜厚をパラメータとして利用する請求項１２に記載の半導体装置の製造方法。
  19. 　前記膜厚関係データは、前記レイアウトデータに含まれる各検査領域についてのパターン密度の関数として定義される請求項１８に記載の半導体装置の製造方法。
  20. 　前記ストッパ膜検査工程が、測定光を用いて、前記研磨工程前の第２検査領域における一様なパターン上のストッパ膜の膜厚を測定する第１膜厚検査と、研磨工程後の第２検査領域における一様なパターン上のストッパ膜の膜厚を測定する第２膜厚検査とを含み、前記第１膜厚検査と第２膜厚検査でそれぞれ得られた膜厚データを参照することにより、研磨工程の精度を検査する請求項４に記載の半導体装置の製造方法。
  21. 　予め、前記加工工程、成膜工程、研磨工程および検査工程と同様にテストを行って、繰り返しテストパターンおよび一様なテストパターンを有するテストサンプルを作製するサンプル作製工程をさらに備え、
    　前記サンプル作製工程における検査工程が、研磨工程前の第１検査領域および第２検査領域における前記ストッパ膜の膜厚をそれぞれ測定する第１膜厚検査テストと、研磨工程後の第１検査領域および第２検査領域における前記ストッパ膜の膜厚をそれぞれ測定する第２膜厚検査テストとを含み、
    　前記第１検査は、前記研磨工程の後に行なわれ、この際、前記繰り返しテストパターン上のストッパ膜の第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差および前記一様なテストパターン上のストッパ膜の第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差に基く膜厚変化関係データと、前記一様なパターンの第１膜厚検査テスト時の膜厚と第２膜厚検査テスト時の膜厚の差である膜厚変化量データとから、第１検査領域の繰り返しパターンの膜厚を算出し、算出した繰り返しパターンの膜厚をパラメータとして利用する請求項２０に記載の半導体装置の製造方法。
  22. 　前記膜厚変化関係データは、前記レイアウトデータに含まれる各検査領域についてのパターン密度の関数として定義される請求項２１に記載の半導体装置の製造方法。
  23. 　第１検査領域の繰り返しパターンは、レイアウトルールとして許される最小のパターン密度と等しい線幅およびスペース幅を有する請求項１に記載の半導体装置の製造方法。
  24. 　デバイス形成領域に形成されたパターン形成用の膜からなるデバイス構成用パターンと、複数の検査領域に形成されたパターン形成用の膜からなる検査用パターンとを半導体チップの表面に有し、
    　前記検査用パターンが、前記複数の検査領域のうちの第１検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第２検査領域に形成されたスペースを有さない一様なパターンとを有してなる半導体装置。
  25. 　前記検査用パターンが、前記複数の検査領域のうちの第３検査領域に形成された繰り返しパターンおよび一様なパターンを有さないスペースパターンをさらに有する請求項２４に記載の半導体装置。
  26. 　前記検査領域は、１辺が３０μｍ以上の正方形の領域である請求項２４に記載の半導体装置。
  27. 　前記正方形の領域の１辺が１００μｍ以上である請求項２６に記載の半導体装置。
  28. 　前記第１検査領域と前記第２検査領域との相互間隔が１０００μｍ以下である請求項２４に記載の半導体装置。
  29. 　前記第２検査領域と前記第３検査領域との相互間隔が２０００μｍ以下である請求項２５に記載の半導体装置。
  30. 　前記繰り返しパターンは、１つのラインと１つのスペースからなる１パターンの繰り返し方向の幅が、前記スキャッタロメトリー法で用いる測定光の波長の０．１～１０倍である請求項２４に記載の半導体装置。
  31. 　第１検査領域の繰り返しパターンは、レイアウトルールとして許される最小のパターン密度と等しい線幅およびスペース幅を有する請求項２４に記載の半導体装置。
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