KR100755665B1 - 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상시스템 - Google Patents

반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상시스템 Download PDF

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Abstract

반도체 집적 회로 장치의 수율 향상 방법이 제공된다. 반도체 집적 회로 장치의 수율 향상 방법은 디자인 룰에 대한 다수의 실험 디자인 룰 값을 결정하고, 다수의 실험 디자인 룰 값별 결함율(fail rate)을 측정하고, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 디자인 룰의 결함율(fault rate)을 제공하고, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정하는 것을 포함한다.
수율, 결함율, 실험 디자인 룰 값, 피쳐

Description

반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템{Method for enhancing yield of semiconductor integrate circuit device and system for the same}
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2d는 도 1의 수율 향상 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 7a는 본 발명의 제6 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 7b는 도 7a의 수율 향상 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 수율 향상 시스템을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 집적 회로 장치의 수율 예측 장치
110, 112, 114, 116, 118, 119 : 제1 내지 제6 저장부
120 : 입출력 모듈 130 : 결함율 제공부
140 : 카운터 150 : 수정부
160 : 데이터 인터페이스
본 발명은 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템에 관한 것이다.
최근 기술 수준이 급격하게 발전하고, 디자인이 복잡해짐에 따라 DFM(Design For Manufacturability)에 대한 관심이 증가되고 있다. 특히, 수율 향상(yield enhancement)을 위해서 DFM 방법들 중에서 리커멘디드 룰(recommended rule)에 대한 개발이 진행되고 있다. 리커멘디드 룰은 최소 디자인 룰(minimum design rule)보다 소정 레벨 뒤떨어진(backed-off) 값을 가진다.
구체적으로 설명하면, 반도체 집적 회로 장치의 레이아웃의 디자인은 최소 디자인 룰 값(minimum design rule value)(또는 그라운드 룰 값(ground rule value))에 의해서 결정된다. 최소 디자인 룰 값은 현재의 포토 공정의 분해능(resolution)의 한계를 나타내며, 구체적으로 반도체 집적 회로 장치에서 사용된 다양한 마스크간 또는 하나의 마스크 내에서의 최소 스페이스 간격, 최소 오버랩 영역 등을 의미한다. 그런데, 현재의 공정 기술이 이러한 최소 디자인 룰 값을 만족시키지 못할 경우, 반도체 집적 회로 장치의 레이아웃 디자인에 최소 디자인 룰 값보다 약간 증가된 리커멘디드 룰 값을 사용함으로써 빠른 시간 안에 수율을 향상시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화하는 반도체 집적 회로 장치의 수율 향상 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화하는 반도체 집적 회로 장치의 수율 향상 시스템을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 디자인 룰에 대한 다수의 실험 디자인 룰 값을 결정 하고, 다수의 실험 디자인 룰 값별 결함율(fail rate)을 측정하고, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 디자인 룰의 결함율(fault rate)을 제공하고, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템은 디자인 룰에 대한 다수의 실험 디자인 룰 값을 저장하는 제1 저장부, 다수의 실험 디자인 룰 값별 결함율(fail rate)을 저장하는 제2 저장부, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하는 카운터, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 디자인 룰의 결함율(fault rate)을 제공하는 결함율 제공부, 및 디자인 룰의 결함율을 이용하여 관심 레이아웃의 수정할 디자인 룰을 제시하는 수정부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하에서 도 1 내지 도 7b을 참조하여 반도체 집적 회로 장치의 수율 예측 방법을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 디자인 룰 세트(design rule set)에 포함되는 다수의 디자인 룰(design rule) 중에서 수율에 결정적인 영향을 주는 디자인 룰(yield critical design rule)(예를 들어, m개, 단, m≥1)을 선별한다(S10).
구체적으로, 반도체 집적 회로 장치의 레이아웃을 디자인하는 데에는 디자인 룰 세트가 사용되고, 디자인 룰 세트는 다수의 디자인 룰, 예를 들어 두 라인(line)간의 간격, 라인의 폭, 액티브 영역의 최소 폭, 컨택이나 비아의 최소 인클로저 등을 포함한다. 이러한 다수의 디자인 룰 중에서 수율에 결정적인 영향을 주는 디자인 룰, 즉, 다수의 디자인 룰 중에서 엄격하게 따라가려면 웨이퍼에서의 수율이 떨어질 수 있는 디자인 룰을 선별한다.
다만, 수율에 결정적인 영향을 주는 룰을 선별하는 것은 선택적으로 행할 수 있고, S10 이후의 단계를 디자인 룰 세트에 포함되는 모든 디자인 룰에 대해서 적용할 수도 있다.
이어서, 선별된 디자인 룰에 대한 다수의 실험 디자인 룰 값(DOE; Design rule value Of Experiment)(예를 들어, n개, 단, n≥1)을 결정한다(S20).
구체적으로, 다수의 실험 디자인 룰 값은 최소 디자인 룰 값(MDR; Minimum Design Rule value)부터 소정 간격씩 증가된 값일 수 있다. 여기서, 소정 간격은 디자인 그리드(design grid) 또는 디자인 그리드의 배수일 수 있다. 예를 들어, 선별된 디자인 룰이 두 라인간의 간격이고 최소 디자인 룰 값이 0.04㎛이며 디자인 그리드가 0.01㎛인 경우, 결정된 실험 디자인 룰 값은 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 증가된 값일 수 있다. 한편, 다수의 실험 디자인 룰 값 중 가장 큰 값(즉, 0.11㎛)은 두 라인간의 간격이 충분히 멀어서 결함이 거의 발생하지 않는 값일 수 있으며, 이러한 값은 과거의 경험(past experience)으로부터 예측될 수 있다.
이어서, 다수의 실험 디자인 룰 값별 결함율(fail rate)을 측정한다(S30).
구체적으로 설명하면, 선별된 디자인 룰을 대표하는(represent) 테스트 패턴(test pattern)을 다수의 실험 디자인 룰 값별로 웨이퍼 상에 형성하여, 테스트 패턴 중 결함이 발생된 테스트 패턴을 다수의 실험 디자인 룰 값별로 카운팅한다.
예를 들어, 선별된 디자인 룰인 라인간의 간격을 대표하는 테스트 패턴을 웨이퍼 상에 형성하되, 각 실험 디자인 룰 값별로(즉, 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로) 소정 개수씩 형성한다. 그 후, 테스트 패턴 중 결함이 발생된 테스트 패턴을 각 실험 디자인 룰 값별로 카운팅하여 실험 디자인 룰 값별 결함율(fail rate)을 산출한다.
이와 같이 산출된 실험 디자인 룰 값별 결함율(fail rate)을 도시하면 도 2a와 같다. x축은 실험 디자인 룰 값(DOE)이고, y축은 실험 디자인 룰 값별 결함율(fail rate)이다. 최소 디자인 룰 값이 0.04㎛에서는 실험 디자인 룰 값별 결함율이 약 1 ppb(parts per billion)이고, 0.05㎛에서는 실험 디자인 룰 값별 결함율이 약 0.3ppb이고, 실험 디자인 룰 값이 커질수록 실험 디자인 룰 값별 결함율(fail rate)이 작아짐을 알 수 있다.
한편, 선출된 디자인 룰에 따라서, 발생되는 결함의 종류가 다를 수 있다. 시스템적(systematic) 결함은 결함이 발생될 경우 반도체 집적 회로 장치가 오동작하게 되는 경우를 의미하며, 두 라인간의 간격이나, 라인 또는 비아의 최소 인클로저 등을 예로 들 수 있다. 전술한 예의 경우, 두 라인간의 간격이 너무 좁아져서 두 라인이 쇼트되거나, 라인 또는 비아가 배선과 연결되지 않을 수 있다.
파라미터적(parametric) 결함은 제조된 반도체 집적 회로 장치에서 원하는 크기의 파라미터를 얻지 못하는 경우를 의미하며, 액티브 영역의 최소 폭을 예로 들 수 있다. 전술한 예의 경우, 액티브 영역의 폭이 증가함에 따라 트랜지스터의 포화 전류(saturation current)나 문턱 전압(threshold voltage)와 같은 파라미터의 분포(variation)가 변화하게 된다.
따라서, 파라미터적 결함의 경우에 다수의 실험 디자인 룰 값별 결함율을 측정하는 방법은 시스템적 결함과 다소 차이가 날 수 있다. 즉, 파라미터적 결함은 일정한 타겟 파라미터 값(target parameter value)를 선택한 후, 상기 타겟 파라미터에 미치지 못하는 것을 결함이 발생된 것으로 정할 수 있다. 예를 들어, 트랜지스터의 포화 전류의 타겟 파라미터 값을 1mA로 결정하고, 1mA 이상이 될 경우 선별된 디자인 룰(즉, 액티브 영역의 폭)에 결함이 발생된 것으로 정할 수 있다. 다만, 파라미터적 결함에 대한 결함율을 측정하는 방법이 전술한 방법에 한정되는 것을 아니다.
이어서, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐 (feature)의 수를 카운팅한다(S40).
여기서, 관심 레이아웃 내에서 각 실험 디자인 룰 값(즉, 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 결정된 값)에 해당하는 피쳐를 카운팅하는데, 그 결과를 도시하면 도 2b와 같다. x축은 실험 디자인 룰 값(DOE)이고, y축은 피쳐(feature)의 수이다. 예를 들어, 관심 레이아웃 내에서 최소 디자인 룰 값인 0.04㎛에서는 3개이고, 0.05㎛에서는 7개임을 알 수 있다.
이어서, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 선별된 디자인 룰의 결함율(fault rate)를 제공한다(S50).
i번째 디자인 룰을 rulei, i번째 디자인 룰의 결함율을 FaultRate(rulei), 다수의 실험 디자인 룰 값의 개수를 n, i번째 디자인 룰에 대한 j번째 실험 디자인 룰 값의 결함율을 DOEFR(rulei)j, i번째 디자인 룰에 대한 j번째 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 COUNT(rulei)j 일 때, 선택된 디자인 룰의 결함율은 수학식 1과 같이 계산될 수 있다.
Figure 112005067698915-pat00001
구체적으로 설명하면, 선택된 디자인 룰이 라인간의 간격인 경우에는 도 2a의 실험 디자인 룰 값별 결함율(fail rate)과 도 2b의 피쳐(feature)의 수를 곱하여 도 2c에서와 같이 DOEFR(rulei)j×COUNT(rulei)j를 산출할 수 있다. 그 후, 산출된 DOEFR(rulei)j×COUNT(rulei)j 을 합산함으로써 i번째 디자인 룰의 결함율 (FaultRate(rulei))을 계산할 수 있다.
한편, 본 발명의 일 실시예에서 디자인 룰의 결함율을 구하는 방식은 수학식 1로 제한되는 것은 아니다. 예를 들어, 특별히 관심의 대상이 되는 실험 디자인 룰 값별 결함율(fail rate)과 그렇지 않은 실험 디자인 룰 값별 결함율(fail rate)에 서로 다른 가중치를 두는 방식을 사용할 수 있다. 예를 들어, 최소 디자인 룰 값에서 발생될 수 있는 실험 디자인 룰 값(0.04㎛)의 결함율은 수율에 많은 영향을 미칠 수 있으므로, 다른 실험 디자인 룰 값의 결함율보다 큰 가중치를 줄 수 있다. 즉, j번째 실험 디자인 룰 값의 결함율인 DOEFR(rulei)j에 가중치 Wj 가 부여될 경우 수학식 2와 같이 산출될 수도 있다.
Figure 112005067698915-pat00002
이어서, 마지막 수율에 결정적인 영향을 주는 디자인 룰(yield critical rule)인지 여부를 검토하여, 실시하지 않은 디자인 룰에 대해서는 S20 내지 S50의 단계(실험 디자인 룰 값 결정 단계, 실험 디자인 룰 값별 결함율 측정 단계, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐의 수 카운팅 단계, 선별된 디자인 룰의 결함율 제공 단계)를 반복 실시한다(S60).
이어서, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정한다(S70).
다수의 결함율 중에서 가장 큰 결함율을 선택하고, 선택된 결함율에 대응하는 디자인 룰을 수정할 수 있다.
예를 들어 설명하면, 수율에 결정적인 영향을 주는 디자인 룰이 5개인 경우 S60 단계까지를 정리하면 표 1과 같다. 구체적으로, (관심 레이아웃, 디자인 룰)에 대한 결함율을 성분으로 하는 m×1 매트릭스(단, m은 디자인 룰의 개수, m≥1)의 형태로 구해질 수 있다. 여기서, (관심 레이아웃, 디자인 룰)의 의미는 소정의 관심 레이아웃에 대해 선별된 디자인 룰이다.
Figure 112005067698915-pat00003
표 1에서 다수의 결함율 중에서 가장 큰 결함율은 6이고, 선택된 결함율에 대응하는 디자인 룰인 rule4를 수정한다. 특히, rule4의 결함율에 포함되는 다수의 DOEFR(rulei)j×COUNT(rulei)j 중에서 가장 큰 DOEFR(rulei)j×COUNT(rulei)j 를 선택하고, 선택된 DOEFR(rulei)j×COUNT(rulei)j 에 대응되는 실험 디자인 룰 값에 해당하는 피쳐를 수정할 수 있다. 도 2c가 rule4의 DOEFR(rulei)j×COUNT(rulei)j 를 나타낸 도면이라면, 0.04㎛의 DOEFR(rulei)j×COUNT(rulei)j 가 3ppb·ea로 가장 크고, 관심 레이아웃 내에서 디자인 룰 값이 0.04㎛인 디자인 룰을 수정하면 된다.
한편, 관심 레이아웃을 수정할 때에도 디자인 룰 값이 0.04㎛인 디자인 룰을 모두 수정하지 않을 수 있다. 통상적으로, 디자인 룰 값 0.04㎛를 0.04㎛ 이상(예를 들어, 0.05㎛, 0.06㎛)으로 수정하게 되면 관심 레이아웃의 면적이 증가할 수 있다. 따라서, 관심 레이아웃의 전체 면적이 증가하지 않는 범위 내에서 수정 가능한 것만을 수정할 수 있다. 이와 같은 방식으로 수정할 경우, 실험 디자인 룰에 따른 DOEFR(rulei)j×COUNT(rulei)j 을 도시하면 도 2d와 같다. 여기서, 도면 부호 a는 수정 전이고, b는 수정 후를 나타낸다. 최소 디자인 룰 값(MDR)에 해당하는 0.04㎛에 대응되는 DOEFR(rulei)j×COUNT(rulei)j 이 크게 줄어들었음을 알 수 있다.
디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정하는 방법으로 다수의 결함율 중에서 가장 큰 결함율을 선택하는 경우를 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 다수의 결함율을 내림차순으로 배열하고, 결함율의 배열 순서를 따라 결함율에 대응하는 디자인 룰을 수정할 수 있다. 즉, 표 1에서는 rule4를 수정한 후, rule3, rule1 순서로 수정할 수도 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 S70의 관심 레이아웃 수정 전후에 수율을 산출한다(S62, S72).
구체적으로, 관심 레이아웃 수정(S70) 전에 다수의 디자인 룰 결함율을 이용하여 관심 레이아웃의 수율을 산출한다(S62). 우선, 수학식 3 내지 수학식 5를 이용하여 뽀아송(poisson) 모델에 의한 수율 산출 방법을 설명한다.
관심 레이아웃의 총 결함율을 TotalFaultRate, 선별된 디자인 룰의 수가 m 일 때, 수학식 1에 의해 산출된 다수의 디자인 룰의 결함율(FaultRate(rulei))을 합산하여 수학식 3과 같이 산출될 수 있다.
Figure 112005067698915-pat00004
한편, 본 발명의 일 실시예에서 관심 레이아웃의 총 결함율을 제공하는 방식은 수학식 3으로 제한되는 것은 아니다. 예를 들어, 관심의 정도에 따라 룰 결함율에 서로 다른 가중치를 주는 방식을 사용할 수 있다. 즉, i번째 룰인 FaultRate(rulei)에 가중치 Wi 가 부여될 경우 수학식 4와 같이 산출될 수도 있다.
Figure 112005067698915-pat00005
산출된 관심 레이아웃의 총 결함율을 이용하여 수율을 산출한다. 관심 레이아웃의 수율은 수학식 5와 같이 산출된다. CYield(단, 0 ≤ CYield ≤1)는 상술한 디자인 룰에 의한 수율 변화가 아닌 기타 요인에 의해 발생하는 수율 변화를 나타내는 수율 상수이다.
Figure 112005067698915-pat00006
한편, 수학식6, 수학식 7을 이용하여 네가티브 바이노미얼(negative binomial) 모델에 의한 수율 산출 방법을 설명하면 다음과 같다. 여기서, αi는 공정 상수이며, CYield(단, 0 ≤ CYield ≤1)는 상술한 디자인 룰에 의한 수율 변화가 아닌 기타 요인에 의해 발생하는 수율 변화를 나타내는 수율 상수이다. 수학식 6은 가중치 없이 수율을 산출한 경우이고, 수학식 7은 가중치 Wi를 이용하여 수율을 산출한 경우를 나타낸다.
Figure 112005067698915-pat00007
Figure 112005067698915-pat00008
본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법에서는 뽀아송 모델을 이용한 경우와 네가티브 바이노미얼 모델만을 예를 들어 설명하였으나, 이에 제한되는 것은 아니다. 기타 다른 모델을 이용하여 수율을 산출할 수 있음은 본 발명의 기술 분야의 당업자에게 자명하다.
한편, 관심 레이아웃 수정(S70) 후에 다수의 디자인 룰 결함율을 이용하여 관심 레이아웃의 수율을 산출한다(S72).
즉, 수정된 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 디자인 룰의 결함율(fault rate)을 제공하는 것을 다수의 수율에 결정적인 영향을 주는 디자인 룰에 대해서 반복한다. 이어서, 다수의 디자인 룰의 결함율을 이용하여 수정된 관심 레이아웃의 수율을 산출한다.
수정전 후의 수율을 비교하고 수정된 관심 레이아웃을 재수정할지 여부를 검토하여, 레이아웃을 재수정할 수 있다(S74). 예를 들어, 수정 전의 수율보다 수정 후의 수율이 5% 이상 증가하지 않으면 관심 레이아웃을 재수정할 수 있다.
도면에는 표시하지 않았으나, 수정후의 수율을 소정의 목표 수율 이상될 때까지 수정된 관심 레이아웃을 재수정하도록 할 수 있다. 이러한 경우, 수정 전의 수율을 산출하지 않고, 수정 후의 수율만을 산출할 수 있다.
또한, 본 발명의 제2 실시예에서는 관심 레이아웃의 수정전후의 수율을 비교하거나, 관심 레이아웃의 수정후 수율과 목표 수율을 비교하는 것만을 예시하였으나, 이에 제한되는 것은 아니다. 즉, 수율을 비교하지 않고, 관심 레이아웃의 수정전후의 총 결함율을 비교하거나, 관심 레이아웃의 수정후 총 결함율과 목표 총 결함율을 비교하여도 무방하다. 수학식 5(또는 수학식 6, 수학식 7)와 같이 수율과 총 결함율은 비례관계가 있기 때문이다.
도 4은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 다수의 관심 레이아웃 내에서 우선 순위를 정해서 소정 관심 레이아웃을 수정한다.
우선, 다수(예를 들어, l개, 단, l≥2)의 관심 레이아웃을 선정한다(S2).
구체적으로, 관심 레이아웃은 스탠다드 셀 라이브러리(standard cell library) 중에서 선정된 셀의 레이아웃일 수 있다. 스탠다드 셀 라이브러리는 반도체 집적 회로 장치의 레이 아웃을 디자인할 때, 디자인의 용이성을 위해서 자주 사용되는 회로의 레이 아웃을 라이브러리화한 것을 의미한다. 스탠다드 셀 라이브러리에는 인버터(inverter), 낸드(NAND), 플립 플롭(flip-flop) 등의 레이 아웃이 포함될 수 있다.
이어서, 선정된 관심 레이아웃 각각에 대해서 수율에 결정적인 영향을 주는 디자인 룰(yield critical design rule)의 선별(S10), 선별된 디자인 룰에 대한 다수의 실험 디자인 룰 값(DOE; Design rule value Of Experiment)의 결정(S20), 다수의 실험 디자인 룰 값별로 결함율(fail rate) 측정(S30), 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅(S40), 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 선별된 디자인 룰의 결함율 제공(S50), 선 별된 모든 디자인 룰에 대해서 S20 내지 S50의 단계를 실시하였는지 여부를 검토(S60)을 반복한다(S64).
이어서, 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정한다(S70).
다수의 결함율 중에서 가장 큰 결함율을 선택하고, 선택된 결함율과 관련된 관심 레이아웃을 수정하되, 상기 관심 레이아웃 내에서 상기 선택된 결함율에 대응하는 디자인 룰을 수정한다.
예를 들어 설명하면, 선정된 관심 레이아웃이 6개, 수율에 결정적인 영향을 주는 디자인 룰이 5개인 경우 S64단계까지를 정리하면 표 2와 같다. 구체적으로, (관심 레이아웃, 디자인 룰)에 대한 결함율을 성분으로 하는 m×l 매트릭스(단, m은 디자인 룰의 개수, l은 관심 레이아웃의 개수, m≥2 및 l≥2)의 형태로 구해질 수 있다.
Figure 112005067698915-pat00009
표 2를 참조하면, 가장 큰 결함율을 갖는 것은 2번째 관심 레이아웃(cell2)의 4번째 룰(rule4)가 1500으로 가장 크다. 따라서, (cell2, rule4) 을 수정한다. 수정 방법은 본 발명의 일 실시예와 같이 (cell2, rule4)의 결함율에 포함되는 다수의 DOEFR(rulei)j×COUNT(rulei)j 중에서 가장 큰 DOEFR(rulei)j×COUNT(rulei)j를 선택하고, 선택된 DOEFR(rulei)j×COUNT(rulei)j 에 대응되는 디자인 룰을 수정할 수 있다.
도 5은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 4과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 산출된 디자인 룰의 결함율을 상기 디자인 룰의 결함율과 관련된 관심 레이아웃의 면적으로 나누어 면적별 결함율을 산출하는 단계(S52)를 더 포함한다. 도 5에서는 선별된 디자인 룰의 결함율을 산출한 후에 바로 이어서 면적별 결함율을 산출하였으나, 이에 제한되는 것은 아니다. 즉, 선별된 디자인 룰의 결함율이 산출되고 레이아웃을 수정하기 전이라면 어느 단계에서 면적별 결함율을 산출하여도 무방하다.
관심 레이아웃을 수정(S70)하는 것은, 다수의 면적별 결함율을 이용하여 관심 레이아웃의 총 면적별 결함율을 제공하고, 다수의 관심 레이아웃의 총 면적별 결함율을 이용하여 수정할 관심 레이아웃을 선택한다.
표 2의 결함율을 각 관심 레이아웃의 면적으로 나누어 면적별 결함율을 산출한 것을 정리하면 표 3과 같다.
Figure 112005067698915-pat00010
표 3을 참조하면, 가장 큰 면적별 결함율을 갖는 것은 1번째 관심 레이아웃(cell1)의 4번째 룰(rule4)와, 3번째 관심 레이아웃(cell3)의 4번째 룰(rule4)가 7로 가장 크다. 따라서, (cell1, rule4), (cell3, rule4)을 수정한다.
이와 같이 면적별 결함율을 산출하는 이유는, 각 관심 레이아웃의 면적은 각기 다르고, 관심 레이아웃의 면적이 클수록 더 큰 결함율을 가질 확률이 높기 때문이다. 즉, 1번째 관심 레이아웃은 2번째, 3번째, 6번째 관심 레이아웃에 비해 작기 때문에 작은 결함율을 갖고 있으나, 면적당 결함율은 상당히 큼을 알 수 있다((cell1, rule3), (cell1, rule4) 참조).
도 6은 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 5과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6를 참조하면, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 산출된 면적별 결함율을 이용하여 관심 레이아웃의 총 면적별 결함율을 제공하는 단계(S61)를 더 포함한다. 한편, 총 면적별 결함율을 제공하는 단계(S61)는 선별된 디자인 룰의 면적별 결함율이 산출되고 레이아웃을 수정하기 전이라면 어느 단계에서 면적별 결함율을 산출하여도 무방하다.
관심 레이아웃을 수정(S70)하는 것은 다수의 총 면적별 결함율 중 가장 큰 총 면적별 결함율을 선택하고, 선택된 총 면적별 결함율과 관련된 관심 레이아웃을 수정할 수 있다.
표 3의 면적별 결함율을 이용하여 총 면적별 결함율을 산출한 것을 정리하면 표 4과 같다. 본 발명의 제5 실시예에서 총 면적별 결함율을 산출하는 것을 각 관심 레이아웃별로 다수의 면적별 결함율을 단순 합산(summation)하였으나, 이에 제한되는 것은 아니다.
Figure 112005067698915-pat00011
표 4를 참조하면, 가장 큰 총 면적별 결함율을 갖는 것은 1번째 관심 레이아웃(cell1)이 12.4로 가장 크다. 따라서, 1번째 관심 레이아웃을 수정하면 되고, 수정 방법은 본 발명의 제1 실시예에서 제시한 방법을 이용할 수 있다.
도 7a은 본 발명의 제6 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다. 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7a를 참조하면, 본 발명의 제6 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 산출된 디자인 룰의 결함율을 이용하여, 디자인 룰별 총 결함율을 산출하는 단계(S66)를 더 포함한다.
다수의 디자인 룰별 총 결함율 중에서 가장 큰 디자인 룰별 총 결함율을 선택하고, 선택된 디자인 룰별 총 결함율과 관련된 다수의 디자인 룰을 수정할 수 있다.
표 2의 결함율을 이용하여, 디자인 룰별 총 결함율을 산출한 것을 정리하면 표 5와 같다. 본 발명의 제6 실시예에서 디자인 룰별 총 결함율을 산출하는 것을 각 룰별로 다수의 결함율을 단순 합산(summation)하였으나, 이에 제한되는 것은 아니다.
Figure 112005067698915-pat00012
표 5를 참조하면, 가장 큰 디자인 룰별 총 결함율을 갖는 것은 4번째 디자인 룰(rule4)가 5060으로 가장 크다. 따라서, 모든 관심 레이아웃에서 4번째 디자인 룰을 수정하면 된다. 예를 들어, 관심 레이아웃에서 4번째 디자인 룰을 내림차순으로 정렬하고, 정렬된 디자인 룰 크기 순으로 수정할 수 있다. 즉, cell2, cell3, cell6, cell1, cell5, cell4 순으로 수정할 수 있다.
이와 같은 방법을 이용하여 관심 레이아웃을 수정하면, 도 7b에서와 같이 실험 디자인 룰 값에 대한 DOEFR(rulei)j×COUNT(rulei)j 은 일정 폭만큼 이동(shift)하게 된다. 여기서, 도면 부호 c는 수정 전이고, d는 수정 후를 나타낸다. 예를 들어, 최소 디자인 룰 값(MDR)인 0.04㎛을 그보다 큰 값(예를 들어, 0.06㎛)의 디자인 룰로 변경시켰기 때문에 이와 같은 그래프 이동이 발생된다.
한편, 도면에서는 표시하지 않았으나, 도 1 내지 도 7b을 참조하여 설명한 반도체 집적 회로 장치의 수율 예측 방법을 이용하여 제조된 마스크 역시 본 발명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
도 8은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 수율 향상 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 수율 향상 시스템(100)은 제1 내지 제6 저장부(110, 112, 114, 116, 118, 119), 입출력 모듈(120), 결함율 제공부(130), 카운터(140), 수정부(150)를 포함하고, 각 부분은 데이터 인터페이스(160) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
제1 저장부(110)는 디자인 룰에 대한 다수의 실험 디자인 룰 값을 저장하고, 제2 저장부(112)는 다수의 실험 디자인 룰 값별 결함율을 저장하고, 제3 저장부(114)는 관심 레이아웃을 저장하고, 제4 저장부(116)는 수율에 결정적인 영향을 주는 디자인 룰을 저장한다. 여기서, 제1 저장부(110)에 저장된 다수의 실험 디자인 룰 값은 제4 저장부(116)에 저장된 디자인 룰의 최소 디자인 룰 값부터 소정 간격씩 증가된 값일 수 있다. 소정 간격은 디자인 그리드 또는 디자인 그리드의 배수일 수 있다.
한편, 제1 내지 제4 저장부(110, 112, 114, 116)에 저장된 데이터들은 입출력 모듈(120)을 통해서 직접 저장된 값일 수 있고, 별도의 연산부(도면 미도시)에 의해서 산출된 값일 수도 있다. 예를 들어, 제2 저장부(112)에 저장된 실험 디자인 룰 값별 결함율은 선별된 디자인 룰을 대표하는 테스트 패턴을 다수의 실험 디자인 룰 값별로 웨이퍼 상에 형성하고, 테스트 패턴 중 결함(예를 들어, 시스템적 결함 또는 파라미터적 결함)이 발생된 테스트 패턴을 다수의 실험 디자인 룰별로 카운팅하여 산출된 값일 수 있다. 한편, 제1 저장부(110)에 저장된 다수의 실험 디자인 룰 값은 입출력 모듈(120)을 통해서 직접 입력된 값일 수도 있으나, 별도의 연산부가 제4 저장부(116)에 저장된 디자인 룰을 이용하여 자동 계산 후 저장시킨 값일 수도 있다.
카운터(140)는 제1 저장부(110), 제3 저장부(114)로부터 각각 다수의 실험 디자인 룰 값과, 관심 레이아웃을 제공받아, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하여, 그 결과를 제5 저장부(118)에 저장한다.
결함율 제공부(130)는 제2 저장부(112)로부터 제공받은 다수의 실험 디자인 룰 값별 결함율과, 제5 저장부(118)로부터 제공받은 피쳐의 수를 이용하여 디자인 룰의 결함율을 산출한 후, 그 결과를 제6 저장부(119)에 저장한다.
수정부(150)는 제6 저장부(119)로부터 제공받은 디자인 룰의 결함율을 이용하여 관심 레이아웃의 수정할 디자인 룰을 제시한다.
도 1의 제1 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
제1 저장부(110)에는 다수의 디자인 룰 각각에 대한 다수의 실험 디자인 룰 값이 저장되어 있고, 제2 저장부(112)는 다수의 실험 디자인 룰 값별 결함율을 저장된다. 따라서, 결함율 제공부(130)는 (관심 레이아웃, 디자인 룰)에 대한 결함율을 성분으로 하는 m×1 매트릭스(단, m은 디자인 룰의 개수, m≥1)를 제공하는데, 각 결함율은 수학식 1 또는 수학식 2를 통해서 산출된다. 여기서, 수정부(150)는 산출된 다수의 결함율 중에서 가장 큰 결함율을 선택하고 선택된 결함율에 대응하는 디자인 룰을 제시하거나, 다수의 결함율을 내림차순으로 배열하고 결함율의 배열 순서를 따라 결함율에 대응하는 디자인 룰을 제시하게 된다.
도 3의 제2 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
도면에는 표시하지 않았으나 반도체 집적 회로 장치의 수율 향상 시스템은 관심 레이아웃의 수율을 산출하는 수율 산출부를 더 포함한다.
수율 산출부는 관심 레이아웃의 수정전 및 수정후에 수학식 3 내지 수학식 5(또는 수학식 6 및 수학식 7)를 통해서 수율을 산출하고, 수정부는 수정전 및 수정후 수율을 비교하여 재수정 여부를 검토한다. 한편, 수율 산출부는 관심 레이아웃의 수정후의 수율을 산출하고, 수정부는 수정후 수율을 소정의 목표 수율과 비교하여 재수정할지 여부를 검토한다.
도 4의 제3 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
제1 저장부는 다수의 (관심 레이아웃, 디자인 룰)(단, 관심 레이아웃은 다수개) 각각에 대한 다수의 실험 디자인 룰 값을 저장한다. 따라서, 결함율 제공부는 (관심 레이아웃, 디자인 룰)에 대한 결함율을 성분으로 하는 m×l 매트릭스(단, m은 디자인 룰의 개수, l은 관심 레이아웃의 개수, m≥2 및 l≥2)를 제공하고, 수정부는 다수의 결함율 중 가장 큰 결함율을 선택하고, 선택된 결함율과 관련된 관심 레이아웃을 선택하여, 상기 관심 레이아웃 내에서 선택된 결함율에 대응하는 디자인 룰을 제시한다.
도 5의 제4 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
도면에는 표시하지 않았으나 반도체 집적 회로 장치의 수율 향상 시스템은 다수의 결함율을, 결함율과 관련된 관심 레이아웃의 면적으로 나누어 면적별 결함율을 산출하는 면적별 결함율 산출부를 더 포함한다.
면적별 결함율 제공부는 (관심 레이아웃, 디자인 룰)에 대한 면적별 결함율을 성분으로 하는 m×l 매트릭스(단, m은 디자인 룰의 개수, l은 관심 레이아웃의 개수, m≥2 및 l≥2)를 제공하고, 수정부는 다수의 면적별 결함율 중 가장 큰 면적별 결함율을 선택하고, 선택된 면적별 결함율과 관련된 관심 레이아웃을 선택하여, 상기 관심 레이아웃 내에서 선택된 면적별 결함율에 대응하는 디자인 룰을 제시한다.
도 6의 제5 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
면적별 결함율 산출부는 다수의 면적별 결함율을 이용하여 관심 레이아웃의 총 면적별 결함율을 더 제공하고, 수정부는 다수의 관심 레이아웃의 총 면적별 결함율을 이용하여 수정할 관심 레이아웃을 제시한다. 즉, 수정부는 다수의 총 면적별 결함율 중 가장 큰 총 면적별 결함율을 선택하고, 선택된 총 면적별 결함율과 관련된 관심 레이아웃을 제시한다.
도 7a의 제6 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시할 경우, 각 부분의 자세한 동작을 설명하면 다음과 같다.
결함율 제공부는 다수의 결함율을 이용하여 디자인 룰별 총 결함율을 더 산출하고, 수정부는 다수의 디자인 룰별 총 결함율 중 가장 큰 디자인 룰별 총 결함율을 선택하고, 선택된 디자인 룰별 총 결함율과 관련된 디자인 룰을 제시한다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템에 따르면, 미리 산출된 디자인 룰의 결함율을 이용하여 관심 레이아웃을 수정 함으로써, 수율이 극대화된 레이아웃을 디자인할 수 있다.

Claims (52)

  1. 디자인 룰에 대한 다수의 실험 디자인 룰 값을 결정하고,
    상기 다수의 실험 디자인 룰 값별 결함율(fail rate)을 측정하고,
    관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 결함율(fault rate)을 제공하고,
    상기 디자인 룰의 결함율을 이용하여 상기 관심 레이아웃을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  2. 제 1항에 있어서,
    상기 디자인 룰은 다수의 디자인 룰 중에서 수율에 결정적인 영향을 주는 디자인 룰인 반도체 집적 회로 장치의 수율 향상 방법.
  3. 제 1항에 있어서,
    상기 다수의 실험 디자인 룰 값을 결정하는 것은 상기 디자인 룰의 최소 디자인 룰 값부터 소정 간격씩 증가된 값인 반도체 집적 회로 장치의 수율 향상 방법
  4. 제 3항에 있어서,
    상기 소정 간격은 디자인 그리드 또는 디자인 그리드의 배수인 반도체 집적 회로 장치의 수율 향상 방법.
  5. 제 1항에 있어서,
    상기 다수의 실험 디자인 룰 값별 결함율을 측정하는 것은 상기 디자인 룰을 대표하는 테스트 패턴을 상기 다수의 실험 디자인 룰 값별로 웨이퍼 상에 형성하고, 상기 테스트 패턴 중 결함이 발생된 테스트 패턴을 상기 다수의 실험 디자인 룰 값별로 카운팅하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  6. 제 5항에 있어서,
    상기 테스트 패턴에 발생되는 결함은 시스템적 결함 또는 파라미터적 결함인 반도체 집적 회로 장치의 수율 향상 방법.
  7. 제 1항에 있어서,
    상기 관심 레이아웃을 수정하기 전에, 상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 제공하는 것을 다수의 디자인 룰에 대해서 반복하는 반도체 집적 회로 장치의 수율 향상 방법.
  8. 제 7항에 있어서,
    상기 관심 레이아웃 수정 전에 관심 레이아웃에 대해 선별된 디자인 룰에 대한 결함율을 성분으로 하는 m×1 매트릭스(단, m은 디자인 룰의 개수, m≥1)를 구하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  9. 제 7항에 있어서,
    상기 디자인 룰의 결함율을 제공하는 것은, i번째 디자인 룰을 rulei, 상기 i번째 디자인 룰의 결함율을 FaultRate(rulei), 상기 다수의 실험 디자인 룰 값의 개수를 n, 상기 i번째 룰에 대한 j번째 실험 디자인 룰 값의 결함율을 DOEFR(rulei)j, 상기 i번째 룰에 대한 j번째 실험 디자인 룰 값에 해당하는 피쳐(feature)의 개수를 COUNT(rulei)j 일 때,
    Figure 112005067698915-pat00013
    인 반도체 집적 회로 장치의 수율 향상 방법.
  10. 제 7항에 있어서,
    상기 관심 레이아웃을 수정하는 것은, 상기 다수의 결함율 중에서 가장 큰 결함율을 선택하고, 상기 선택된 결함율에 대응하는 디자인 룰을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  11. 제 7항에 있어서,
    상기 관심 레이아웃을 수정하는 것은, 상기 다수의 결함율을 내림차순으로 배열하고, 상기 결함율의 배열 순서를 따라 상기 결함율에 대응하는 디자인 룰을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  12. 제 7항에 있어서,
    상기 관심 레이아웃을 수정하기 전에, 상기 관심 레이아웃의 수정전 수율을 산출하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  13. 제 12항에 있어서,
    상기 관심 레이아웃의 수정전 수율을 산출하는 것은, 상기 관심 레이아웃의 총 결함율을 TotalFaultRate, i번째 디자인 룰을 rulei, 상기 i번째 룰의 결함율을 FaultRate(rulei), 선별된 디자인 룰의 수가 m일 때,
    Figure 112005067698915-pat00014
    이고, CYield(단, 0 ≤ CYield ≤1)는 수율 상수라고 할 때 수정전 수율은
    Figure 112005067698915-pat00015
    인 반도체 집적 회로 장치의 수율 향상 방법.
  14. 제 12항에 있어서,
    상기 관심 레이아웃의 수정전 수율을 산출하는 것은, i번째 디자인 룰을 rulei, 상기 i번째 룰의 결함율을 FaultRate(rulei), 선별된 디자인 룰의 수가 m이고, αi는 공정 상수, CYield(단, 0 ≤ CYield ≤1)는 수율 상수일 때, 수정 전 수율은
    Figure 112005067698915-pat00016
    인 반도체 집적 회로 장치의 수율 향상 방법.
  15. 제 12항에 있어서,
    상기 관심 레이아웃을 수정한 후에, 상기 관심 레이아웃의 수정후 수율을 산출하고, 상기 수정후 수율과 상기 수정전 수율을 비교하여 레이아웃을 재수정할지 여부를 검토하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  16. 제 7항에 있어서,
    상기 관심 레이아웃을 수정한 후에, 상기 관심 레이아웃의 수정후 수율을 산출하고, 상기 수정후 수율을 소정의 목표 수율과 비교하여 재수정할지 여부를 검토하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  17. 제 1항에 있어서,
    다수의 관심 레이아웃과 상기 각 관심 레이아웃별로 다수의 디자인 룰을 결정하고, 상기 각 디자인 룰에 대해서 상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 제공하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  18. 제 17항에 있어서,
    상기 관심 레이아웃을 수정하기 전에 관심 레이아웃에 대해 선별된 디자인 룰에 대한 결함율을 성분으로 하는 m×l 매트릭스(단, m은 디자인 룰의 개수, l은 관심 레이아웃의 개수, m≥2 및 l≥2)를 구하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  19. 제 17항에 있어서,
    상기 다수의 관심 레이아웃은 스탠다드 셀 라이브러리 중에서 선정된 셀의 레이아웃인 반도체 집적 회로 장치의 수율 향상 방법.
  20. 제 17항에 있어서,
    상기 관심 레이아웃을 수정하는 것은 상기 다수의 결함율 중 가장 큰 결함율을 선택하고, 상기 선택된 결함율과 관련된 관심 레이아웃을 수정하되, 상기 관심 레이아웃 내에서 상기 선택된 결함율에 대응하는 디자인 룰을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  21. 제 17항에 있어서,
    상기 관심 레이아웃을 수정하기 전에, 상기 다수의 결함율을 상기 결함율과 관련된 관심 레이아웃의 면적으로 나누어 면적별 결함율을 산출하는 반도체 집적 회로 장치의 수율 향상 방법.
  22. 제 21항에 있어서,
    상기 관심 레이아웃을 수정하는 것은 상기 다수의 면적별 결함율을 이용하여 상기 관심 레이아웃의 총 면적별 결함율을 제공하고, 상기 다수의 관심 레이아웃의 총 면적별 결함율을 이용하여 수정할 관심 레이아웃을 선택하는 반도체 집적 회로 장치의 수율 향상 방법.
  23. 제 22항에 있어서,
    상기 다수의 관심 레이아웃의 총 면적별 결함율을 이용하여 수정할 관심 레이아웃을 선택하는 것은 상기 다수의 총 면적별 결함율 중 가장 큰 총 면적별 결함율을 선택하고, 상기 선택된 총 면적별 결함율과 관련된 관심 레이아웃을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  24. 제 17항에 있어서,
    상기 관심 레이아웃을 수정하기 전에, 상기 다수의 결함율을 이용하여 디자인 룰별 총 결함율을 산출하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  25. 제 24항에 있어서,
    상기 다수의 디자인 룰별 총 결함율 중 가장 큰 디자인 룰별 총 결함율을 선택하고, 상기 선택된 디자인 룰별 총 결함율과 관련된 다수의 디자인 룰을 수정하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  26. 삭제
  27. 삭제
  28. 디자인 룰에 대한 다수의 실험 디자인 룰 값을 저장하는 제1 저장부;
    상기 다수의 실험 디자인 룰 값별 결함율(fail rate)을 저장하는 제2 저장부;
    상기 관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하는 카운터;
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 결함율(fault rate)을 제공하는 결함율 제공부; 및
    상기 디자인 룰의 결함율을 이용하여 상기 관심 레이아웃의 수정할 디자인 룰을 제시하는 수정부를 포함하는 반도체 집적 회로 장치의 수율 향상 시스템.
  29. 제 28항에 있어서,
    상기 디자인 룰은 다수의 디자인 룰 중에서 수율에 결정적인 영향을 주는 디자인 룰인 반도체 집적 회로 장치의 수율 향상 시스템.
  30. 제 28항에 있어서,
    상기 다수의 실험 디자인 룰 값은 상기 디자인 룰의 최소 디자인 룰 값부터 소정 간격씩 증가된 값인 반도체 집적 회로 장치의 수율 향상 시스템.
  31. 제 30항에 있어서,
    상기 소정 간격은 디자인 그리드 또는 디자인 그리드의 배수인 반도체 집적 회로 장치의 수율 향상 시스템.
  32. 제 28항에 있어서,
    상기 다수의 실험 디자인 룰 값별 결함율은 상기 디자인 룰을 대표하는 테스트 패턴을 상기 다수의 실험 디자인 룰 값별로 웨이퍼 상에 형성하고, 상기 테스트 패턴 중 결함이 발생된 테스트 패턴을 상기 다수의 실험 디자인 룰 값별로 카운팅하여 산출된 반도체 집적 회로 장치의 수율 향상 시스템.
  33. 제 32항에 있어서,
    상기 테스트 패턴에 발생되는 결함은 시스템적 결함 또는 파라미터적 결함인 반도체 집적 회로 장치의 수율 향상 시스템.
  34. 제 28항에 있어서,
    상기 제1 저장부는 다수의 디자인 룰 각각에 대한 다수의 실험 디자인 룰 값을 저장하는 반도체 집적 회로 장치의 수율 향상 시스템.
  35. 제 34항에 있어서,
    상기 결함율 제공부는 관심 레이아웃에 대해 선별된 디자인 룰에 대한 결함율을 성분으로 하는 m×1 매트릭스(단, m은 디자인 룰의 개수, m≥1)를 제공하는 반도체 집적 회로 장치의 수율 향상 시스템.
  36. 제 34항에 있어서,
    상기 결함율 제공부는 각 디자인 룰의 결함율을
    Figure 112005067698915-pat00017
    (단, rulei는 i번째 디자인 룰, FaultRate(rulei)는 상기 i번째 룰의 결함율, n은 상기 다수의 실험 디자인 룰 값의 개수, DOEFR(rulei)j는 상기 i번째 룰에 대한 j번째 실험 디자인 룰 값의 결함율, COUNT(rulei)j는 상기 i번째 룰에 대한 j번째 실험 디자인 룰 값에 해당하는 피쳐(feature)의 개수)
    를 이용하여 제공하는 반도체 집적 회로 장치의 수율 향상 시스템.
  37. 제 34항에 있어서,
    상기 수정부는 다수의 결함율 중에서 가장 큰 결함율을 선택하고, 상기 선택된 결함율에 대응하는 디자인 룰을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
  38. 제 34항에 있어서,
    상기 수정부는 상기 다수의 결함율을 내림차순으로 배열하고, 상기 결함율의 배열 순서를 따라 상기 결함율에 대응하는 디자인 룰을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
  39. 제 34항에 있어서,
    상기 관심 레이아웃의 수율을 산출하는 수율 산출부를 더 포함하는 반도체 집적 회로 장치의 수율 향상 시스템.
  40. 제 39항에 있어서,
    상기 수율 산출부는 상기 수율을
    Figure 112005067698915-pat00018
    (단, TotalFaultRate는 상기 관심 레이아웃의 총 결함율, rulei는 i번째 디자인 룰, FaultRate(rulei)는 상기 i번째 룰의 결함율, m은 선별된 디자인 룰의 수, CYield(단, 0 ≤ CYield ≤1)는 수율 상수) 를 이용하여 산출하는 반도체 집적 회로 장치의 수율 향상 시스템.
  41. 제 39항에 있어서,
    상기 산출부는 상기 수율을
    Figure 112005067698915-pat00019
    (단, Yield는 수율, i번째 디자인 룰을 rulei, 상기 i번째 룰의 결함율을 FaultRate(rulei), 선별된 디자인 룰의 수가 m이고, αi는 공정 상수, CYield(단, 0 ≤ CYield ≤1)는 수율 상수)를 이용하여 산출하는 반도체 집적 회로 장치의 수율 향상 시스템.
  42. 제 39항에 있어서,
    상기 수율 산출부는 상기 관심 레이아웃의 수정전 및 수정후의 수율을 산출하고, 상기 수정부는 상기 수정전 수율과 상기 수정후 수율을 비교하여 재수정할지 여부를 검토하는 반도체 집적 회로 장치의 수율 향상 시스템.
  43. 제 39항에 있어서,
    상기 수율 산출부는 상기 관심 레이아웃의 수정후의 수율을 산출하고, 상기 수정부는 상기 수정후 수율을 소정의 목표 수율과 비교하여 재수정할지 여부를 검토하는 반도체 집적 회로 장치의 수율 향상 시스템.
  44. 제 28항에 있어서,
    상기 제1 저장부는 다수의 관심 레이아웃에 대해 선별된 디자인 룰(단, 관심 레이아웃은 다수개) 각각에 대한 다수의 실험 디자인 룰 값을 저장하는 반도체 집적 회로 장치의 수율 향상 시스템.
  45. 제 44항에 있어서,
    상기 결함율 제공부는 관심 레이아웃에 대해 선별된 디자인 룰에 대한 결함율을 성분으로 하는 m×l 매트릭스(단, m은 디자인 룰의 개수, l은 관심 레이아웃의 개수, m≥2 및 l≥2)를 제공하는 반도체 집적 회로 장치의 수율 향상 시스템.
  46. 제 44항에 있어서,
    상기 다수의 관심 레이아웃은 스탠다드 셀 라이브러리 중에서 선정된 셀의 레이아웃인 반도체 집적 회로 장치의 수율 향상 시스템.
  47. 제 44항에 있어서,
    상기 수정부는 상기 다수의 결함율 중 가장 큰 결함율을 선택하고, 상기 선택된 결함율과 관련된 관심 레이아웃을 선택하여, 상기 관심 레이아웃 내에서 상기 선택된 결함율에 대응하는 디자인 룰을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
  48. 제 44항에 있어서,
    상기 다수의 결함율을 상기 결함율과 관련된 관심 레이아웃의 면적으로 나누어 면적별 결함율을 산출하는 면적별 결함율 산출부를 더 포함하는 반도체 집적 회로 장치의 수율 향상 시스템.
  49. 제 48항에 있어서,
    상기 면적별 결함율 산출부는 다수의 면적별 결함율을 이용하여 상기 관심 레이아웃의 총 면적별 결함율을 더 제공하고, 상기 수정부는 상기 다수의 관심 레이아웃의 총 면적별 결함율을 이용하여 수정할 관심 레이아웃을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
  50. 제 49항에 있어서,
    상기 수정부는 상기 다수의 총 면적별 결함율 중 가장 큰 총 면적별 결함율을 선택하고, 상기 선택된 총 면적별 결함율과 관련된 관심 레이아웃을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
  51. 제 44항에 있어서,
    상기 결함율 제공부는 상기 다수의 결함율을 이용하여, 디자인 룰별 총 결함율을 더 산출하는 반도체 집적 회로 장치의 수율 향상 시스템.
  52. 제 51항에 있어서,
    상기 수정부는 상기 다수의 디자인 룰별 총 결함율 중 가장 큰 디자인 룰별 총 결함율을 선택하고, 상기 선택된 디자인 룰별 총 결함율과 관련된 디자인 룰을 제시하는 반도체 집적 회로 장치의 수율 향상 시스템.
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