CN114781301A

CN114781301A - 模拟集成电路布局的产生系统与方法

Info

Publication number: CN114781301A
Application number: CN202110827161.8A
Authority: CN
Inventors: 杨宇滔; 周文昇; 彭永州; 庄永旭
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-03-25
Filing date: 2021-07-21
Publication date: 2022-07-22
Also published as: US11763060B2; US20240028810A1; TW202238430A; US20220309221A1

Abstract

一种模拟集成电路布局的自动产生系统与方法，揭示用于产生模拟集成电路的一或多个非最终布局的多种技术。此些技术包括基于元件规格产生模拟集成电路的非最终布局；将非最终布局分区成多个子单元；合并经验证的子单元以形成模拟集成电路的已合并布局；及针对已合并布局执行品质控制检查。或者或另外，产生非最终布局可包括确定不同单元类型的相邻单元之间的可允许间距或将一或更多个填充(filler)单元插入至非最终布局中的填充区域中。

Description

模拟集成电路布局的产生系统与方法

技术领域

本揭露是关于一种模拟集成电路布局的产生系统与方法，特别是关于一种模拟集成电路布局的自动产生系统与方法。

背景技术

在过去数十年中，半导体制造行业一直受到对更大效能(例如，增大处理速度、记忆体容量，等)、缩减外形尺寸、延长电池寿命及降低成本的持续需求的驱动。回应于此需求，行业已持续地减小了半导体元件部件的大小，使得现代集成电路(IC)元件可包括布置在单个半导体晶粒上的数百万或数十亿个半导体元件。

如此，集成电路极其复杂。为了确保IC功能正常且可靠工作，且可以可接受的良率生产，IC的设计必须符合某些限制或设计规则。设计规则定义IC的各种参数。实例设计规则包括各种部件(例如，阱、晶体管)的最小宽度、最小间距要求、栅极长度、单元高度及其他几何形状限制。

由于设计及制造制程的复杂性，以及更快速产生设计的市场压力，在设计制程中广泛使用自动化设计工具。然而，一些设计制程仍需要人工操作，且由于设计制程期间所发生的设计变化，此些人工操作中的一些必须重复执行。

发明内容

本揭露的一态样是提供一种模拟集成电路布局的产生方法，其特征在于包括：通过处理元件接收针对模拟集成电路的多个元件规格；通过处理元件使用此些元件规格产生模拟集成电路的非最终布局；通过处理元件将非最终布局分区成多个子单元；通过处理元件针对此些子单元中的每一子单元执行品质控制检查以产生多个经验证的子单元；通过处理元件将此些经验证的子单元合并以形成模拟集成电路的已合并布局；以及通过处理元件针对已合并布局执行品质控制检查以产生经验证的已合并布局。

本揭露的另一态样是提供一种模拟集成电路布局的产生系统，其特征在于包括：处理元件；以及储存元件，储存元件可操作地连接至处理元件并储存多个指令，当被处理元件执行时，此些指令使多个操作被执行，此些操作包括：接收针对模拟集成电路的元件规格；使用此些元件规格产生模拟集成电路的非最终布局；将非最终布局分区成多个子单元；针对此些子单元中的每一子单元执行品质控制检查以产生经验证的子单元；将此些经验证的子单元合并以形成模拟集成电路的已合并布局；以及针对已合并布局执行品质控制检查以产生经验证的已合并布局。

本揭露的又一态样是提供一种模拟集成电路布局的产生方法，其特征在于包括：通过处理元件接收针对模拟集成电路的元件规格；通过处理元件基于此些元件规格产生模拟集成电路的非最终布局，其中产生非最终布局包括以下各者中的至少一者：通过处理元件确定第一单元类型的第一单元与紧邻第一单元的第二单元类型的第二单元之间的可允许间距；或通过处理元件将填充单元插入至非最终布局中；通过处理元件将非最终布局分区成多个子单元；通过处理元件针对此些子单元中的每一子单元执行品质控制检查以产生经验证的子单元；通过处理元件将此些经验证的子单元合并以形成模拟电路元件的已合并布局；以及通过处理元件针对已合并布局执行品质控制检查以产生经验证的已合并布局。

附图说明

通过以下详细描述结合随附附图得以最佳地理解本揭示案的态样，其中相同元件符号表示相同结构元件。应注意，附图中的各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。

图1根据一些实施例描绘实例设计制程的流程图；

图2根据一些实施例绘示产生子单元的实例方法的流程图；

图3根据一些实施例描绘可用以接收元件规格及/或元件布局的实例使用者界面；

图4A根据一些实施例绘示实例互补金属-氧化物半导体(CMOS)对；

图4B根据一些实施例描绘实例单元类型的表；

图5根据一些实施例绘示实例两个主动扩散区域的分接(TAP)单元；

图6根据一些实施例描绘一个实例主动扩散区域的分接单元；

图7根据一些实施例绘示模拟集成电路的实例方块图；

图8根据一些实施例描绘针对模拟集成电路的实例元件规格的一部分；

图9根据一些实施例绘示模拟集成电路的实例实体布局；

图10根据一些实施例描绘模拟集成电路中的相邻单元；

图11根据一些实施例绘示确定单元的最小间距的实例方法的流程图；

图12根据一些实施例描绘模拟集成电路的非最终布局的实例方块图；

图13根据一些实施例绘示将填充(filler)单元插入至模拟集成电路的非最终布局中的方法的流程图；

图14根据一些实施例描绘适合于在产生非最终布局时使用的实例图形使用者界面；

图15根据一些实施例绘示基于图14中所示的使用者界面中的输入项产生的实例非最终布局；

图16根据一些实施例描绘适合于设计集成电路的实例系统；

图17描绘制造模拟集成电路的实例方法的流程图；

图18根据一些实施例绘示实例集成电路制造系统及制造流程的方块图。

【符号说明】

100:方块

102:方块

104:方块

106:方块

108:方块

110:方块

112:方块

114:方块

200:方块

202:方块

204:方块

206:方块

300:使用者界面

302:显示器

304:输入元件

306:视图元件

308:保存元件

310:面板

312:面板

400:CMOS配对

402:PMOS单元

404:NMOS单元

406:第一单元类型

408:第二单元类型

410:第三单元类型

412:第四单元类型

414:第一电力导轨

416:第二电力导轨

418:区域

420:第一主动扩散区域

422:第二主动扩散区域

424:接触件

426:接触件

428:单元高度

500:两个主动扩散区域的分接单元

502:阱

504:基板

506:第一主动扩散区域

508:np层

510:第二主动扩散区域

512:pp层

514:主动扩散区域线

516:主动扩散区域线

518:第一OD-DMY单元

520:第一OD-DMY单元

600:一个主动扩散区域的分接单元

602:第一主动扩散区域分接单元

604:第二主动扩散区域分接单元

700:模拟IC

702:边界拐角(BC)部分

704:边界拐角(BC)部分

706:边界拐角(BC)部分

708:边界拐角(BC)部分

710:边界水平(BH)部分

712:顶部边缘

714:BH部分

716:底部边缘

718:边界垂直(BV)部分

720:侧边缘

722:BV部分

724:侧边缘

726:分接部分

728:ACT部分

730:ACT部分

800:表

802:部分

804:部分

806:部分

808:部分

810:部分

812:部分

814:部分

816:部分

818:部分

900:实体布局

902:BGC子单元

904:BGV子单元

1000:模拟单元

1002:模拟单元

1004:模拟单元

1006:第一间距

1008:第二间距

1100:方块

1102:方块

1104:方块

1106:方块

1108:方块

1110:方块

1200:非最终布局

1202:缓冲区域

1204:填充区域

1206:填充单元

1208:填充单元

1210:填充单元

1212:填充单元

1214:填充单元

1300:方块

1302:方块

1304:方块

1306:方块

1308:方块

1310:方块

1312:方块

1314:方块

1316:方块

1400:使用者界面

1402:单元放置视图

1404:元件映射视图

1406:列输入项栏位

1408:行输入项栏位

1410:行间距输入项栏位

1412:列间距输入项栏位

1414:放置助手选项

1416:可选要素

1418:可选要素

1420:游标

1422:使用者界面或视图

1424:放大部分

1426:基础图案输入项栏位

1428:检查终端名称输入项栏位

1430:输入要素

1432:输入要素

1500:非最终布局

1600:系统

1602:处理元件

1604:计算机可读储存媒体

1606:可执行指令

1608:制造工具

1610:总线

1612:输入/输出(I/O)接口

1614:网络接口

1616:网络

1618:单元程序库

1620:I/O元件

1622:UI

1700:方块

1702:方块

1800:IC制造系统

1802:设计室

1804:遮罩室

1806:IC晶圆厂

1808:集成电路(IC)

1810:IC设计布局图

1812:遮罩数据准备

1814:遮罩制造

1816:遮罩

1818:晶圆制造

1820:半导体晶圆

具体实施方式

以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。

另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“在……之上”、“上部”、“顶部”、“底部”、“前”、“后”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。因为各种实施例中的部件可以诸多不同定向来定位，所以方向术语是仅用于说明目的而绝非限制性的。当结合集成电路、半导体元件或电子元件的层加以使用时，方向术语旨在广义地进行解释，且因此不应被解释为排除一或更多个中间层或其他中间特征或元件的存在。因此，本文中描述为形成在另一层上、之上或之下，或安置在另一层上、之上或之下的给定层可通过一或更多个额外层与后一层分离开。

本文所揭示的实施例提供用于自动产生模拟集成电路的布局的技术。通常使用单元来构造集成电路，其中单元可含有电路或部件的部分或全部。模拟单元是其中单元的部分或全部包括模拟电路或模拟部件的单元。模拟单元亦称作Pcell(参数化单元)，其中模拟单元的一或更多个参数为可定义的(例如，参数值可变化)。在一个实施例中，通过模拟单元构造集成电路的非最终布局的部分或全部。

以下参考图1至图18论述此些及其他实施例。然而，熟悉此项技术者将容易地了解，本文所给出的关于此些图的详细描述仅出于解释目的，而不应被解释为限制性的。

图1根据一些实施例描绘实例设计制程的流程图。尽管结合模拟集成电路来描述图1，但在其他实施例中，此制程可用于模拟单元。最初，如方块100中所示，接收针对模拟集成电路(IC)的元件规格。元件规格定义模拟IC的参数中的一或更多者。实例参数包括但不限于(若干)单元类型、各种部件(例如，阱、晶体管)的最小宽度、最小间距要求、栅极长度、单元高度、鳍片(nfin)数目、指状物数目(例如，晶体管数目)及其他几何形状限制。

接下来，如方块102中所示，基于元件规格产生非最终布局。此非最终布局为包括关键规格的组合的布局。在方块104处，接着将非最终布局分区(划分)成多个子单元。在一个实施例中，此些子单元是基于元件规格而产生。每一子单元为模拟IC的较小电路或部件。在一些实施例中，所有子单元构成模拟IC。结合图2更详细地描述产生子单元的实例制程。

在方块106处，针对每一子单元执行一或更多个验证或品质控制检查。在一个实施例中，对子单元的验证包括设计规则检查(DRC)、布局对布局(LVL)验证，及/或布局对示意图(LVS)验证。一旦子单元经验证，则将子单元合并以形成模拟IC或模拟单元的已合并布局(方块108)。本质上，合并子单元构造了或重新形成了模拟IC的非最终布局。在方块110处，关于品质控制及可制造性来检查及/或测试已合并布局。在一个实施例中，已合并布局的验证包括DRC、LVS验证及/或LVL验证。在方块112处，将已合并布局提供至制程设计套组(process design kit,PDK)。举例而言，将经验证的子单元及/或经验证的已合并布局提供至用于储存的程序库。可在设计其他类别IC时存取此程序库。在方块114处，基于PDK，制造集成电路。

图2根据一些实施例绘示产生子单元的实例方法的流程图。尽管结合模拟集成电路来描述图2，但在其他实施例中，此制程可用于模拟单元。最初，如在方块200中所示，接收关于模拟集成电路的布局的数据。数据包括模拟IC的布局，及元件规格中的信息的部分或全部(参见图1中的方块100)。举例而言，此信息设定诸如(若干)单元类型、栅极长度、nfin数目、间距最小值及其类似者的参数。在一个实例实施例中，数据被含在通过计算机辅助设计(computer aided design,CAD)软件所创建的图形设计系统(graphic design system,gds)文件中。

接下来，如在方块202中所示，接收针对模拟单元的布局的分区信息。此分区信息是关于布局中的子单元的分区。此分区信息可包括诸如单元名称(例如，单元类型)、一个方向上的切割位置/距离及另一方向上的切割位置/距离的信息。在一个实施例中，分区信息被储存在文件中，此文件是由将布局分区的计算系统(例如，参见图13及图14)接收的。文本文件为在方块202处接收到的文件的实例。使用者界面可设置在计算系统的显示器上，并提供机制或(若干)输入元件以提交分区信息。另外，使用者界面允许迅速地且容易地修改分区信息。结合图3更详细地描述实例使用者界面。

当对模拟集成电路的布局分区时，确定(若干)切割位置且在一或更多个已确定位置处沿第一方向切割布局以产生临时布局(方块204)。在方块206处，确定一或更多个其他切割位置，且在一或更多个已确定位置处沿第二方向在临时布局中进行切割以产生经分区的子单元(方块206)。在一个实施例中，第一方向为水平方向(例如，x方向)且第二方向为垂直方向(例如，y方向)，且通过起点及终点来指定每一切割(例如，指定切割的距离)。可在分区操作之前或之后保存切割的数据。表1提供分区信息的非限制性实例，此分区信息定义将在布局中进行的切割。

表1

名称	X范围起点	X范围终点	Y范围起点	Y范围终点
					子单元1	0	0.51	0	-0.28
子单元2	0.51	1.02	0	-0.28
					子单元3	1.02	1.53	0	-0.28

接下来，如方块208中所示，针对已分区的子单元执行品质控制操作。品质控制制程可包括但不限于DRC、LVS验证及LVL验证。

图3根据一些实施例描绘可用以接收元件规格及/或元件布局的实例使用者界面。在一个实施例中，在图1中的方块100处接收元件规格，且在图2中的方块200处输入元件布局上的数据。在计算设备(例如，图16中的系统1600)的显示器302上显示实例使用者界面300。使用者界面300包括输入元件304、视图元件306及保存元件308。输入元件304使得使用者能够将信息(诸如，元件布局及元件规格)输入至计算机辅助设计程序或自动化设计工具(例如，图16中的指令1606)。可将输入元件304实施为允许使用者向计算系统输入或提交信息的任何适当输入元件。举例而言，输入元件304可为下拉式选项单，此下拉式选项单使得使用者能够选择要输入的文件(例如，上载)、列表框、文本框，或使用者可拖放要提交的信息的输入区域。

使用者可通过选择或启动视图元件306来检视已提交的信息。回应于启动视图元件306，信息可显示在使用者界面300内的面板310中。或者，信息可呈现在与使用者界面300分离的面板312(例如，另一使用者界面视图)中。在一些实施例中，使用者可修改或编辑面板310或面板312中所显示的信息。在编辑信息之后，使用者可通过选择或启动保存元件308而将信息保存至储存元件。

其他实施例可包括在使用者界面中的额外元件。举例而言，使用者界面可包括删除元件，其删除信息的所选部分或全部信息。或者或另外，使用者界面可包括发送元件，其使得使用者能够将信息发送至将模拟集成电路分区的计算设备及/或发送至另一使用者。

图4A根据一些实施例绘示实例互补金属-氧化物半导体(CMOS)配对。CMOS配对用以描述在产生非最终布局时的若干考虑因素。CMOS配对400包括PMOS单元402及NMOS单元404。在一个实施例中，虑及通孔对扩散(VD)及通孔对栅极(VG)的组合以及所有不同的第一金属层计划(例如，M0层计划)。举例而言，图4B列出针对四种不同单元类型的实例M0层计划(“单位：nm”)。第一单元类型406为核心单元，其具有280nm的单元高度、在14nm处的9个电力导轨及在14nm处的9个信号导轨。第二单元类型408为另一核心单元，其具有560nm的单元高度、在40nm处的2个电力导轨及在28nm处的9个信号导轨。第三单元类型410为IO单元，其具有560nm的单元高度、在42nm处的2个电力导轨及在20nm处的5个信号导轨。第四单元类型412为IO单元，其具有840nm的单元高度、在60nm处的2个电力导轨及在28nm处的7个信号导轨。

返回图4A，针对第二单元类型408示出非最终布局400。对于非最终布局400的其他考虑因素包括第一电力导轨414及第二电力导轨416。第一电力导轨414及第二电力导轨416向单元提供一或更多个电压源，诸如，VDD及VSS。在一个实施例中，第一电力导轨414及第二电力导轨416为40nm。

非最终布局400进一步包括在区域418中在28nm处的9个信号导轨。第一主动扩散区域420被包括在PMOS单元402中。第二主动扩散区域422被包括在NMOS单元404中。在一个实施例中，第一主动扩散区域420及第二主动扩散区域422各自包括四个鳍片。接触件424表示VG与主动扩散区域接触件，且接触件426表示VD接触件。在一个实施例中，非最终布局400的单元高度428为560nm，其中PMOS单元402及NMOS单元404中的每一者的单元高度为280nm。

图5根据一些实施例描绘实例两个主动扩散区域的分接单元。分接单元为针对连接至块体连接的单元的单元类型。两个主动扩散区域的分接单元500部分地形成在阱502中及基板504中。阱502及基板504可为任何适当的阱及基板。举例而言，阱502可为n型阱且基板504可为硅基板。在其他实施例中，阱502可为p型阱且基板504可为半导体基板(例如，绝缘层上硅晶基板)或化合物半导体基板(例如，镓砷基板)。

两个主动扩散或氧化物扩散(oxide diffusion,OD)区域的分接单元500包括安置在np层508中的第一主动扩散区域506及形成在pp层512中的第二主动扩散区域510。np层508为具有n+离子布植的层，且pp层512为具有p+离子布植的层。第一主动扩散区域506及第二主动扩散区域510定位在不同的主动扩散区域线514、516中。

两个主动扩散区域的分接单元500进一步包括安置在np层508中的第一OD-DMY单元518及形成在pp层512中的第二OD-DMY单元520。在所绘示实施例中，第一OD-DMY单元518及第二OD-DMY单元520为非功能性单元，其充当填充单元以使得两个主动扩散区域的分接单元500能够通过一或更多个DRC。第一主动扩散区域506及第二主动扩散区域510定位在两个主动扩散区域的分接单元500的相对拐角中，且第一OD-DMY单元518及第二OD-DMY单元520安置在两个主动扩散区域的分接单元500的另外相对拐角中。

两个主动扩散区域的分接单元500通常比一个主动扩散区域的分接单元(参见图6)大。举例而言，两个主动扩散区域的分接单元500可大于二十倍的CPP(接触多晶硅间距)(例如，晶体管栅极间距)。或者或另外，在一些情况下，两个主动扩散区域的分接单元500可比一个主动扩散区域的分接单元遭受更少杂讯但可能更慢。在一个实施例中，与一个主动扩散区域的分接单元(图6)中的np层及pp层相比较而言，np层508及pp层512具有类似的形状及大小。

图6根据一些实施例绘示实例一个主动扩散区域的分接单元。如同图5中所示的两个主动扩散区域的分接单元500，一个主动扩散区域的分接单元600部分地形成在阱502中及基板504中。阱502及基板504可为任何适当的阱及基板。

一个主动扩散区域的分接单元600包括安置在np层602中的第一主动扩散区域分接单元602及形成在pp层512中的第二主动扩散区域分接单元604。第一主动扩散区域分接单元602及第二主动扩散区域分接单元604定位在不同的主动扩散区域线514、516中。一个主动扩散区域的分接单元600通常比两个主动扩散区域的分接单元(参见图5中的500)小。举例而言，一个主动扩散区域的分接单元600可小于十五倍的CPP。或者或另外，在一些情况下，一个主动扩散区域的分接单元600可比两个主动扩散区域的分接单元遭受更多杂讯但可能更快。在一个实施例中，与两个主动扩散区域的分接单元中的np层及pp层相比较而言，np层508及pp层512具有不同的形状及大小。

图7根据一些实施例描绘模拟集成电路的实例方块图。模拟IC 700被布置成单元类型的多个部分，其中每一部分包括此些单元类型中的一或更多者。一个部分为定位在模拟IC 700的每一拐角处的边界拐角(boundary corner,BC)部分702、704、706、708。边界水平(boundary horizontal,BH)部分710是沿BC部分702、704之间的顶部边缘712安置。BH部分714是沿模拟IC 700的在BC部分706、708之间的底部边缘716定位。边界垂直(boundaryvertical,BV)部分718是沿BC部分702、706之间的侧边缘720(例如，左边缘)定位，且BV部分722是沿模拟IC 700的侧边缘724(例如，右边缘)安置。设计BC、BH及BV部分702、704、706、708、710、714、718、722中的单元以保护模拟IC 700的边缘。

分接部分726定位在两个ACT部分728、730之间。分接部分726及ACT部分728、730安置在被BC、BH及BV部分702、704、706、708、710、714、718、722所环绕的区域内。分接部分726包括提供块体连接的一或更多个分接单元。ACT部分728、730包括提供模拟IC 700的电路及部件(例如，功能)的单元。

图8根据一些实施例绘示针对模拟集成电路的实例分区信息的一部分。尽管结合模拟集成电路来描述图8，但在其他实施例中，此制程可用于模拟单元。分区信息通常包括关于与模拟IC的非最终布局相关联的条件的数据，诸如，子单元类型、子单元的定向、子单元的行的最小数目，及子单元的布置。如先前所述，分区信息中的数据(例如，表800)被储存在文件中，当将模拟IC的非最终布局分区成多个子单元时，存取此文件。

表800的部分802被布置在子单元的逻辑视图中。部分804列出子单元的行的行数，且部分806提供此些行中的子单元的定向。晶体管阵列(例如，金属-氧化物-半导体(MOS)阵列)的最低要求小于或等于表800中的行数。部分806中的实例定向包括旋转R0(零旋转)及旋转R180(180度旋转)、x方向上的中间(MX)及y方向上的中间(MY)。部分808包括关于子单元中的指状物的数据。指状物的数目可为多晶硅层(例如，PO)的偶数或奇数倍。举例而言，值“10+13+10”定义在右侧上的10个指状物MOSDMY、在中心处的13个主动金属-氧化物-半导体(MOS)指状物及在左侧中的10个指状物MOSDMY的MOS组合。术语“MOSDMY”意谓作为填充物的非功能性(例如，关断的或未启动的)指状物。

如所示出，部分802包括部分810、812、814、816、818。部分810、812、814、816、818按单元类型列出了子单元。单元类型对应于图7中所示的部分。单元类型包括边界保护拐角(BGC)、边界保护水平(BGH)、边界保护垂直(BGV)、分接(TAP)、CP(CH)(具有指定单元高度(显示280nm的实例单元高度)的PMOS单元)，及CN(CH)(具有指定单元高度的NMOS单元(280nm的实例单元高度))。将BC部分702、704、706、708分区产生了BGC子单元。将BH部分710、714分区以产生BGH子单元。将BV部分718、722分区以产生BGV子单元。将分接部分726分区以产生分接子单元。ACT部分728、730各自经分区以产生CP280(或CP(CH))及CN280(或CN(CH))子单元。

图9根据一些实施例描绘模拟集成电路的实例实体布局。实体布局900对应于图8中所示的表800。示出实例经分区的BGC子单元902及BGV子单元904。

确定模拟IC的布局中的单元的最小间距可为产生模拟IC的元件规格的制程的一部分。图10根据一些实施例绘示模拟集成电路中的相邻单元。模拟单元1000在水平方向(例如，x方向)上紧邻模拟单元1002，且在垂直方向(例如，y方向)上紧邻模拟单元1004。模拟单元1000的单元类型为第一单元类型，且模拟单元1002、1004的单元类型为不同的第二单元类型。模拟单元1002、1004具有相同的单元类型，且此单元类型与模拟单元1000的单元类型不同。

为了降低或最小化晶粒上被浪费的空间的量，确定第一间距1006及第二间距1008的可允许的最小间距。第一间距1006为在水平方向上模拟单元1000与模拟单元1002之间的面积，其中模拟单元1000、1002为不同的单元类型。第二间距1008为在垂直方向上模拟单元1000与模拟单元1004之间的面积，其中模拟单元1000、1004为不同的单元类型。

图11根据一些实施例描绘确定单元的最小间距的实例方法的流程图。尽管结合图10中所示的两种单元类型来描述图11，但其他实施例并不限于此实施。可针对任何数目种不同的单元类型执行图11中所示的制程。

最初，如方块1100中所示，针对一种单元类型产生非最终布局。在一个实施例中，使用元件规格及预定义分接、第一金属层(M0)计划及通孔定位信息来产生非最终布局。接下来，针对非最终布局中的另一单元类型执行自动放置操作(方块1102)。自动放置操作为另一单元类型的各种部件指派位置。在实例实施例中，自动放置操作最初将预设间距设定为零，且模拟单元彼此直接邻接。举例而言，可针对与模拟单元1000相关联的单元类型执行方块1100中的操作，且可针对与模拟单元1002、1004相关联的不同单元类型执行方块1102中的操作(参见图10)。

在方块1104处，针对非最终布局执行DRC。DRC用以确定不同单元类型之间的间距(例如，模拟单元1000与模拟单元1002、1004之间的间距)是否符合模拟IC的设计规则。在方块1106处作出关于非最终布局中的间距是否通过了DRC的决定。若为否，则制程进行至方块1108，此处递增模拟单元之间的至少一个间距。在一个实施例中，以网格递增间距。举例而言，垂直方向上的间距可以鳍片间距网格递增，且水平方向上的间距可以彼单元的最小CPP递增。此方法接着返回至方块1104，且重复方块1104、1106直至非最终布局通过了DRC为止。

当在方块1106处作出非最终布局通过了DRC的决定时，制程继续至方块1110，此处记录最小可允许间距。在一个实施例中，将最小可允许间距记录在包括在元件规格中的邻接指南中。

图12根据一些实施例绘示模拟集成电路的非最终布局的实例方块图。非最终布局1200包括被缓冲区域1202环绕的单元。此些单元为不同的单元类型。单元类型包括保护环_C(BC单元类型)、保护环_V(BV单元类型)、保护环_H(BH单元类型)及主动模拟单元_A(ACT单元类型)。在所绘示实施例中，非最终布局包括填充区域1204。将填充单元(保护环_I)1206、1208、1210、1212、1214插入至填充区域1204中。尽管在图12中示出某些数目个保护环_C、保护环_V、保护环_H、主动模拟单元_A及填充单元(保护环_I)，但其他实施例并不限于此实施。另外，将填充区域1204的形状示为十字或加号形状。在其他实施例中，填充区域的形状可具有任何适当形状。举例而言，填充区域1204的形状可为正方形、矩形、沿水平或垂直方向(例如，沿列或行)伸长的矩形、“L”形或“T”形。

在一个实施例中，由于非最终布局的改变而插入填充单元1206、1208、1210、1212、1214。可在工程改变次序或请求及/或记录设计改变的其他文档中描述此改变。因此，填充单元的数目及/或放置可随时间而改变(例如，对于每一改变而言或对于选择改变而言)。填充单元可包括被包括在主动单元中的一或更多个部件，但此(此些)部件不在填充单元中使用或操作。或者，填充单元可为无任何部件的空白区域。

图13根据一些实施例描绘将填充单元插入至模拟IC的非最终布局中的方法的流程图。图13中所示的制程可为产生模拟IC的非最终布局的制程的一部分。如早先所述，可针对模拟IC的每一设计改变或针对选择设计改变而执行此方法。

最初，如方块1300中所示，确定填充区域的水平及垂直宽度。填充区域为布局的可包括一或更多个填充单元的内部区域。举例而言，如图12中所示，此填充区域为十字或加号形状的填充区域1204，其包括填充单元(保护环_I)1206、1208、1210、1212、1214。填充区域1204的水平宽度为填充单元1206、1208、1210的组合宽度，因为填充区域1204的水平宽度是通过填充单元1206、1208、1212示出。填充区域1204的垂直宽度为填充单元1208、1212、1214的组合宽度，因为填充区域1204的垂直宽度是通过填充单元1208、1212、1214示出。在一些实施例中，当填充区域1204不包括任何填充单元时，确定水平及垂直宽度。

接着，在方块1302处作出关于填充区域的垂直宽度(vertical width,VW)是否小于第一垂直阈值宽度的决定。在非限制性实例中，第一垂直阈值宽度为十五微米。若为此，则制程进行至方块1304，此处不将填充单元插入至填充区域中。

在方块1304之后，方法继续至方块1306，此处作出关于填充区域的水平宽度是否小于第一水平阈值宽度的决定。若为此，则制程进行至方块1308，此处不将填充单元插入至填充区域中。当在方块1306处作出填充区域的水平宽度不小于第一水平阈值宽度的决定时，方法继续至方块1310，此处作出关于填充区域的水平宽度是否大于第二水平阈值宽度的决定。在非限制性实例中，第二水平阈值宽度为六十微米。若填充区域的水平宽度不大于第二水平阈值宽度，则制程进行至方块1308，此处不将填充单元插入至填充区域中。

当在方块1310处作出填充区域的水平宽度大于第二水平阈值宽度的决定时，方法继续至方块1312，此处打破主动扩散区域的宽度且将一或更多个填充单元插入至填充区域中。在一个实施例中，均匀地打破主动扩散区域的宽度，且沿垂直方向(例如，沿y方向)在填充区域中插入一或更多个填充单元。

当在方块1302处作出填充区域的垂直宽度不小于第一垂直阈值宽度的决定时，制程进行至方块1314，此处作出关于垂直宽度是否大于第二垂直阈值宽度的决定。若为否，则方法继续至方块1306。当填充区域的垂直宽度大于第二垂直阈值宽度时，制程进行至方块1316，此处将一或多个填充单元插入至填充区域中。在非限制性实例中，可在填充区域的中心处每隔N微米(例如，每隔十五微米)水平地插入至填充单元。在方块1316之后，方法继续至方块1306。

其他实施例可添加、修改、省去及/或改变图13中所示的方块的次序。举例而言，可省略方块1314，且当垂直宽度不小于第一垂直阈值宽度(例如，垂直宽度大于第一垂直阈值宽度)时，方法进行至方块1316。或者或另外，可在方块1302中的操作之前执行方块1306、1308、1310及1312中的操作。在一些实施例中，可省略方块1306，且制程在方块1304、1314及1316之后进行至方块1310。

图14根据一些实施例绘示适合于在产生非最终布局时使用的实例图形使用者界面。使用者界面1400包括单元放置视图1402、元件映射视图1404、列输入项栏位1406、行输入项栏位1408、行间距输入项栏位1410及列间距输入项栏位1412。在列输入项栏位1406中键入列数以用于产生或重新产生非最终布局。在行输入项栏位1408中键入行数以用于产生或重新产生非最终布局。在行间距输入项栏位1410中键入行的间距距离以用于产生或重新产生非最终布局。在列间距输入项栏位1412中键入列的间距距离以用于产生或重新产生非最终布局。

使用者界面1400可包括放置助手选项1414，当被选中时，此放置助手选项1414使得非最终布局的信息得以显示及/或提供布局图案助手，此布局图案助手可为非最终布局中的单元放置及/或在非最终布局中放置一或更多个单元产生建议。为“展示信息”选项显示可选要素1416，且为“图案助手”选项呈现可选要素1418。当选择可选要素1416、1418中的一者或两者时，选项被呈现在使用者界面1400中或单独的使用者界面或视图(未示出)中。可使用任何适当技术来选择可选要素1416、1418。在非限制性实例中，输入设备(诸如，鼠标)可用以将游标1420定位在相应可选要素1416、1418之上，并按压输入设备上的按钮以选择可选要素1416、1418。或者，可将诸如触控笔的输入设备定位在相应的可选要素1416、1418之上并按压在可选要素1416、1418上。

单元放置视图1402可用以使得使用者能够在单元放置中选择一或更多个单元。在一些实施例中，回应于在单元放置视图1402中选择一或更多个单元，呈现单独的使用者界面或视图1422。使用者界面或视图1422可显示单元放置视图1402的放大部分1424。在非限制性实例中，所选单元为其中将显示信息(例如，使用可选要素1416)的单元及/或具有将被监控的电路或部件的单元。

元件映射视图1404显示单元与特定部件或电路的映射。在所绘示实施例中，元件映射呈现部件或电路(由“元件”列中唯一的名称或编号表示)与表示此部件或电路的符号(例如，P1～P7)之间的关系。使用者界面1400可包括基础图案输入项栏位1426，其可用以选择(例如，经由下拉式选项单)及/或键入基础图案类型(例如，初始图案)。可使用相应的输入项栏位1406、1408、1410、1412来修改基础图案类型的特性，诸如，列数、行数、行间距及/或列间距。

或者或另外，使用者界面1400可包括检查终端名称输入项栏位1428，其可用以检查非最终布局中的一或更多个终端名称。举例而言，可确认非最终布局中的终端名称与元件规格中的终端名称匹配。使用者界面1400亦可包括输入要素1430(例如，核取方块)，其在被选中时使得使用者能够指示非最终布局在共用主动扩散区域(或OD区域)中。在一些实施例中，使用者界面1400包括输入要素1432(例如，核取方块)，其在被选中时使得(若干)虚设元件(例如，填充单元)的设定得以显示。

其他实施例并不限于图14中所示的使用者界面1400的配置。实施例可包括视图、输入项栏位及可选要素中的一些或全部。另外，可提供新的视图、输入项栏位及可选要素。举例而言，用以向输出设备提供非最终布局及/或将使用者界面的数据传输到计算设备或储存设备的可选要素可被包括在使用者界面中。或者或另外，可以不同方式实施数据输入项栏位中的一些或全部。举例而言，可将行间距1410及列间距1412配置为下拉式选项单，此下拉式选项单使得使用者能够自预设定的行及列间距中选择行及列间距。可选要素1416、1418可为无线电钮、核取方块或双态触变钮，而非实例文本按钮。

图15根据一些实施例描绘基于图14中所示的使用者界面中的输入项产生的实例非最终布局。可将非最终布局1500提供至输出设备。举例而言，可将非最终布局1500显示在显示设备上及/或由列印机列印。

在一些实施例中，模拟集成电路的设计是由诸如电子计算机辅助设计(Electronic Computer-Aided Design,ECAD)系统的计算机系统提供。ECAD工具及方法促进在半导体基板(或其他适当基板)上的模拟集成电路中的电路及/或部件的设计、分区及放置。ECAD制程通常包括将模拟集成电路的行为描述转化为功能描述，接着将其分解成逻辑功能并映射至实施逻辑或其他电子功能的单元中。单元通常被储存在单元程序库中。一旦已映射，便执行综合，以将结构设计转化成实体布局。在一些情形下，此设计可为最佳化的后布局。

图16根据一些实施例绘示适合于产生子单元及设计集成电路的实例系统。设计制程可通过计算机系统(诸如，ECAD系统)来实施。本文所述揭示的设计(例如，布局)方法的操作的部分或全部能够被执行，作为在设计室(诸如，以下结合图18所论述的设计室1802)中执行的设计程序的一部分。

在一些实施例中，系统1600包括自动放置与路由(APR)系统。在一些实施例中，系统1600包括处理元件1602及非暂时性的计算机可读储存媒体1604(“储存元件”)。处理元件1602可为(若干)任何适当的处理元件。实例处理元件包括但不限于中央处理单元、微处理器、分散式处理系统、专用集成电路、图形处理单元、现场可程序化门阵列或其组合。

储存元件1604可编码有或储存(例如)计算机程序码(例如，一组可执行指令1606)。由处理元件160对可执行指令1606的执行(至少部分地)表示ECAD工具，其实施本文所述方法的一部分或全部以产生针对本文所揭示的结构及IC的设计。另外，可包括制造工具1608以用于IC的布局及实体实施。在一或更多个实施例中，储存媒体1604为非暂时性的电子的、磁性的、光学的、电磁的、红外线的及/或半导体的系统(或装置或设备)。举例而言，储存元件1604包括半导体或固态的记忆体、磁带、可移除计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘及/或光盘。在使用光盘的一或更多个实施例中，储存元件1604包括紧密光盘-只读记忆体(CD-ROM)、紧密光盘-读取/写入(CD-R/W)及/或数字视频光盘(DVD)。

处理元件1602经由总线1610可操作地连接至储存元件1604。处理元件1602亦通过总线1610可操作地连接至输入/输出(I/O)接口1612及网络接口1614。网络接口1614可操作地连接至网络1616，以使得处理元件1602及储存元件1604能够经由网络1616连接至外部元件。在一或更多个实施例中，网络1616说明任何类型的有线及/或无线网络，诸如，以太网络及/或分散式计算网络(例如，网际网络)。

网络接口1614允许系统1600经由网络1616与其他计算或电子元件(未示出)通讯。网络接口1614包括无线网络接口及/或有线网络接口。实例无线网络接口包括蓝牙、WIFI、WIMAX、GPRS或WCDMA。实例有线网络接口包括以太网络、USB或IEEE-1364。在一或更多个实施例中，本文所揭示的制程及/或方法的部分或全部经由网络1616实施在分散式系统中。

处理元件1602用以执行编码于储存元件1604中的可执行指令1606，以使系统1600可用于执行本文所述制程及/或方法的部分或全部。举例而言，电子设计应用程序(例如，在ECAD系统中或作为独立应用程序)可用以执行图1至图15中所示的方法及技术。虑及集成电路的复杂性，且因为集成电路包括数千、数百万或数十亿个部件，人类大脑无法执行图1至图15中所描绘的方法及技术。不同于人类大脑，电子设计应用程序能够执行与图1至图15相关联的操作。

在一或更多个实施例中，储存元件1604储存用以使系统1600能够执行制程及/或方法的部分或全部的可执行指令1606。在一或更多个实施例中，储存元件1604亦储存信息，此信息促进执行制程及/或方法的一部分或全部。在一或更多个实施例中，储存元件1604储存单元程序库1618，此单元程序库1618(至少部分地)包括标准的及/或先前所设计的单元。

I/O接口1612可操作地连接至I/O元件1620。在一或更多个实施例中，I/O设备1620包括影像撷取设备、麦克风、扫描器、键盘、小键盘、鼠标、触控板、触控式屏幕及/或游标方向键中的一或更多者以将信息及命令传达至处理元件1602。I/O设备1620亦可包括一或更多个显示器、一或更多个扬声器、列印机、头戴式耳机、触感或触觉反馈设备，及其类似者。

系统1600用以经由I/O接口1612接收信息。经由I/O接口1612接收的信息包括指令、数据、设计规则、单元程序库及/或用于由处理元件1602处理的其他参数中的一或更多者。经由总线1610将信息传送至处理元件1602。系统1600用以经由I/O接口1612接收与使用者界面(UI)有关的信息。信息被储存在储存元件1604中，作为UI 1622或用于呈现在UI1622中。

在一些实施例中，将制程及/或方法的一部分或全部实施为用于由处理元件(例如，处理元件1602)执行的独立软件应用程序(例如，EDA)。在一些实施例中，将制程及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，将制程及/或方法的一部分或全部实施为软件应用程序的插件。在一些实施例中，将制程及/或方法中的至少一者实施为是EDA工具的一部分的软件应用程序。在一些实施例中，将制程及/或方法的一部分或全部实施为由系统1600使用的软件应用程序。在一些实施例中，使用诸如可购自CADENCE设计系统有限公司的VIRTUOSO或另一适当的布局产生工具来产生包括标准单元及/或先前所设计单元的布局图。

在一些实施例中，将制程实现为储存在非暂时性的计算机可读记录媒体(例如，储存元件1604)中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM)、记忆卡及其类似者中的一或更多者。

如上所述，系统1600的实施例可包括用于实施储存在储存元件1604中的制程及/或方法的制造工具1608。举例而言，可对设计执行综合，其中通过匹配设计与选自单元程序库1618的单元，将设计所需的行为及/或功能变换成功能等效的逻辑门级电路描述。综合导致功能等效的逻辑门级电路描述，诸如，门级网络连线表。基于门级网络连线表，可产生光微影遮罩，其用以通过制造工具1608制造模拟集成电路。结合图18揭示元件制造的其他态样，图18为根据一些实施例的集成电路制造系统的方块图以及与其相关联的制造流程。在一些实施例中，基于布局图，使用制造系统1800制造如下各者中的至少一者：(a)一或更多个半导体遮罩；或(b)半导体集成电路的层中的至少一个部件。

图17描绘制造模拟集成电路的实例方法的流程图。最初，如在方块1700中所示，接收模拟集成电路的布局图。在一些实施例中，使用图1至图15中所示的一或更多个操作来产生此布局图。举例而言，布局图可为在图1中的方块110处产生的最终布局图。在方块1702处，基于接收到的布局图，制造模拟集成电路。

图18根据一些实施例绘示实例集成电路制造系统及制造流程的方块图。IC制造系统1800包括在与制造集成电路(IC)1808(诸如，本文所揭示的IC)有关的设计、开发及制造循环及/或的服务中彼此交互的实体，诸如，设计室1802、遮罩室1804及IC生产商/制造商(“晶圆厂”)1806。系统1800中的实体通过通讯网络(未示出)可操作地连接。在一些实施例中，通讯网络为单个网络。在其他实施例中，通讯网络为多种不同网络，诸如，内部网络及网际网络。通讯网络包括有线的及/或无线的通讯通道。

每一实体与其他实体中的一或更多者交互，并向其他实体中的一或更多者提供服务及/或自其他实体中的一或更多者接收服务。在一些实施例中，设计室1802、遮罩室1804及IC晶圆厂1806中的两者或更多者由单个较大的公司拥有。在一些实施例中，设计室1802、遮罩室1804及IC晶圆厂1806中的两者或更多者在共用设施中共存且使用共用资源。

设计室(或设计团队)1802产生IC设计布局图1810。IC设计布局图1810包括各种几何形状图案，或为待制造的IC 1808设计的IC布局图。几何形状图案对应于构成待制造的IC1808的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1810的一部分包括待形成在半导体基板(诸如，硅晶圆)中的各种IC特征，诸如，主动区域、栅电极、源极与漏极、导电接线或局部通孔，以及用于接合衬垫的开口；以及安置在半导体基板上的各种材料层。

设计室1802实施恰当的设计程序以形成IC设计布局图1810。设计程序包括逻辑设计、实体设计或放置与路由中的一或更多者。IC设计布局图1810呈现在具有几何形状图案的信息的一或更多个数据文件中。举例而言，IC设计布局图1810可以GDS文件格式、GDSII文件格式或DFII文件格式表述。

遮罩室1804包括遮罩数据准备1812及遮罩制造1814。遮罩室1804使用IC设计布局图1810来制造一或更多个遮罩1816，以用于根据IC设计布局图1810来制造IC 1808的各种层。遮罩室1804执行遮罩数据准备1812，其中IC设计布局图1810被转译成代表性的数据文件(“RDF”)。遮罩数据准备1812向遮罩制造1814提供RDF。遮罩制造1814包括遮罩写入机(未示出)，其将RDF转换成基板上的影像，诸如，在半导体晶圆上的遮罩(主光罩)1816。遮罩数据准备1812操纵IC设计布局图1810以符合遮罩写入机的特定特性及/或IC晶圆厂1806的要求。在图18中，将遮罩数据准备1812及遮罩制造1814绘示为单独元件。在一些实施例中，可将遮罩数据准备1812及遮罩制造1814统称为遮罩数据准备。

在一些实施例中，遮罩数据准备1812包括光学邻近校正(OPC)，其使用微影增强技术来补偿影像误差，诸如，可能由绕射、干涉、其他制程效应及其类似者所引起的影像误差。OPC调整IC设计布局图1810。在一些实施例中，遮罩数据准备1812包括另外的解析度增强技术(RET)，诸如，离轴照射、次解析度辅助特征、相转移遮罩、其他适当技术，及其类似者或其组合。在一些实施例中，亦使用反向微影技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，遮罩数据准备1812包括遮罩规则检查器(MRC)(未示出)，其通过一组遮罩创建规则来检查已经历OPC中的处理的IC设计布局图1810，此些遮罩创建规则含有某些几何形状及/或连接性限制，以确保足够的容限，考虑到半导体制造制程中的易变性，及其类似者。在一些实施例中，MRC修改IC设计布局图1810，以补偿遮罩制造期间的限制，此可撤销OPC所执行的修改的一部分以便符合遮罩创建规则。

在一些实施例中，遮罩数据准备1812包括微影制程检查(LPC)(未示出)，其模拟将由IC晶圆厂1806实施以制造IC 1808的处理。LPC基于IC设计布局图1810来模拟此处理，以创建模拟制造的元件，诸如，IC 1808。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考虑到了各种因素，诸如，空间影像对比度、焦深(“DOF”)、遮罩误差增强因素(“MEEF”)、其他适当因素，及其类似者或其组合。在一些实施例中，在LPC已创建了模拟制造的元件之后，若模拟元件的形状不够充分接近以致不满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1810。

应理解，出于清楚目的，已简化了遮罩数据准备1812的以上描述。在一些实施例中，遮罩数据准备1812包括诸如逻辑运算(LOP)的额外特征，以根据制造规则来修改IC设计布局图1810。另外，可以多种不同次序来执行在遮罩数据准备1810期间应用于IC设计布局图1812的制程。

在遮罩数据准备1812之后且在遮罩制造1814期间，基于IC设计布局图1810来制造遮罩1816或遮罩1816的群组。在一些实施例中，遮罩制造1814包括基于IC设计布局图1810来执行一或更多次微影曝光。在一些实施例中，使用电子束(electron-beam,e-beam)或多个电子束的机制基于IC设计布局图1810在(若干)遮罩1816(光罩或主光罩)上形成图案。可以各种技术形成(若干)遮罩1816。举例而言，在一些实施例中，使用二元技术形成(若干)遮罩1816。在一些实施例中，遮罩图案包括不透明区域及透明区域。用以曝光已涂布在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如，紫外线(UV)光束)被不透明区域阻挡并透射穿过透明区域。在一个实例中，(若干)遮罩1816的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。

在另一实例中，使用相转移技术形成(若干)遮罩1816。在(若干)遮罩1816的相转移遮罩(PSM)版本中，形成于相转移遮罩上的图案中的各种特征用以具有恰当的相位差，以便增强解析度及成像品质。在各种实例中，相转移遮罩可为衰减PSM或交替PSM。通过遮罩制造1814产生的(若干)遮罩1816用于多种制程中。举例而言，(若干)遮罩1816用于离子布植制程中以在半导体晶圆中形成各种掺杂区域，用于蚀刻制程中以在半导体晶圆中形成各种蚀刻区域，及/或用在其他适当制程中。

IC晶圆厂1806包括晶圆制造1818。IC晶圆厂1806为IC制造公司，其包括用于制造多种不同IC产品的一或更多个制造设施。在一些实施例中，IC晶圆厂1806为半导体代工厂。举例而言，可能存在用于多个IC产品的前端制造的制造设施(FEOL制造)，而第二制造设施可提供用于IC产品的互连及封装的后端制造(BEOL制造)，且第三制造设施可为代工厂公司提供其他服务。

IC晶圆厂1806使用由遮罩室1804制造的(若干)遮罩1816来制造IC 1808。因此，IC晶圆厂1806至少间接地使用IC设计布局图1810来制造IC 1808。在一些实施例中，由IC晶圆厂1806使用(若干)遮罩1816来制造半导体晶圆1820以形成IC 1808。在一些实施例中，IC晶圆厂1806包括至少间接地基于IC设计布局图1810来执行一或更多次微影曝光。半导体晶圆1820包括硅基板或其上形成有材料层的其他合适基板。半导体晶圆1820进一步包括各种掺杂区域、介电特征、多层级互连及其类似者(在后续制造步骤中形成)中的一或更多者。

前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文作出各种改变、代替及替换。

在一个态样中，一种方法包括处理元件接收针对模拟集成电路的元件规格。基于元件规格，处理元件产生模拟集成电路的非最终布局。处理元件将非最终布局分区成子单元，并针对此些子单元中的每一子单元执行一或更多个品质控制检查以产生经验证的子单元。处理元件接着将经验证的子单元合并成模拟集成电路的已合并布局。处理元件针对已合并布局执行一或更多个品质控制检查以产生经验证的已合并布局。在一些实施例中，前述的方法进一步包括将经验证的已合并布局提供至制程设计套组。在一些实施例中，前述的将经验证的已合并布局提供至制程设计套组包括：包含每一经验证的子单元于一程序库中。在一些实施例中，前述的将非最终布局分区此些子单元包括：接收非最终布局上的分区信息；基于此些元件规格及分区信息，通过处理元件确定在模拟集成电路的非最终布局中沿第一方向将进行的第一组切割的第一切割位置；基于此些元件规格及分区信息，通过处理元件确定在模拟集成电路的非最终布局中沿第二方向将进行的第二组切割的第二切割位置；通过处理元件在此些第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；以及通过处理元件在此些第二切割位置处切割临时布局以产生多个子单元。在一些实施例中，前述的分区信息包括对每一子单元的单元类型、沿第一方向的起点及终点，及沿第二方向的起点及终点。在一些实施例中，前述的针对此些子单元中的每一子单元执行品质控制检查包括：针对此些子单元中的每一子单元执行设计规则检查。在一些实施例中，前述的针对此些子单元中的每一子单元执行品质控制检查包括：针对此些子单元中的每一子单元执行布局对布局验证。在一些实施例中，前述的针对已合并布局执行品质控制检查包括：对已合并布局执行布局对布局验证。

在另一态样中，一种系统包括处理元件及可操作地连接至此处理元件的记忆体。记忆体储存指令，当由处理元件执行时，此些指令使得操作得以执行。此些操作包括接收针对模拟集成电路的元件规格，及使用元件规格产生模拟集成电路的非最终布局。非最终布局被分区成多个子单元，且针对此些子单元中的每一子单元执行一或更多个品质控制检查以产生经验证的子单元。将经验证的子单元合并以产生模拟集成电路的已合并布局。针对已合并布局执行一或更多个品质控制检查以产生经验证的已合并布局。在一些实施例中，前述的系统进一步包括一显示器；以及储存元件储存用于产生使用者界面并导致使用者界面显示在显示器上的其他指令。在一些实施例中，前述的使用者界面包括：单元放置视图；元件映射视图；列输入项栏位；行输入项栏位；列间距输入项栏位；行间距输入项栏位；以及基础图案输入项栏位。在一些实施例中，前述的储存元件储存用于将经验证的已合并布局提供至制程设计套组的其他指令。在一些实施例中，前述的将非最终布局分区成此些子单元包括：接收非最终布局上的分区信息；基于此些元件规格及分区信息，通过处理元件确定在模拟集成电路的非最终布局中沿第一方向将进行的第一组切割的多个第一切割位置；基于此些元件规格及分区信息，通过处理元件确定在模拟集成电路的非最终布局中沿第二方向将进行的第二组切割的多个第二切割位置；通过处理元件在此些第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；以及通过处理元件在此些第二切割位置处切割临时布局以产生多个子单元。在一些实施例中，前述的针对此些子单元中的每一子单元执行品质控制检查包括针对此些子单元中的每一子单元执行设计规则检查。在一些实施例中，前述的针对已合并布局执行品质控制检查包括对已合并布局执行布局对布局验证。

在又一态样中，一种方法包括处理元件接收针对模拟集成电路的元件规格。基于元件规格，处理元件产生模拟集成电路的非最终布局。产生非最终布局可包括如下各者中的一或更多者：处理元件确定第一单元类型的第一单元与紧邻此第一单元的第二单元类型的第二单元之间的可允许间距；或将填充单元插入至非最终布局中。处理元件将非最终布局分区成子单元，并针对此些子单元中的每一子单元执行一或更多个品质控制检查以产生经验证的子单元。处理元件接着将经验证的子单元合并成模拟集成电路的已合并布局。处理元件针对已合并布局执行一或更多个品质控制检查以产生经验证的已合并布局。在一些实施例中，前述的确定第一单元类型的第一单元与第二单元类型的第二单元之间的可允许间距包括：由处理元件产生第一单元的非最终布局；通过处理元件将第二单元放置在非最终布局中；针对非最终布局执行设计规则检查；通过处理元件确定第一单元与第二单元之间的间距未通过设计规则检查；以及通过处理元件递增第一单元与第二单元之间的间距。在一些实施例中，前述的将填充单元插入至最终布局中包括：通过处理元件确定填充区域的水平宽度及垂直宽度；当水平宽度大于第一阈值宽度或垂直宽度大于第二阈值宽度时将填充单元插入至非最终布局中。

对本说明书中所提供的一或更多个态样的描述及说明并不意欲以任何方式限制或约束如所主张的本揭示案的范畴。本申请案中所提供的态样、实例及细节被视为足以传达所有权并使他人能够作出并使用所主张的揭示内容的最佳模式。所主张的揭示内容不应被解释为限于本申请案中所提供的任何态样、实例或细节。无论组合地还是单独地示出并描述，各种特征(结构及方法)旨在选择性地被包括或省去以产生具有特定特征集合的实施例。在已具备对本申请案的描述及说明的情况下，熟悉此项技术者可设想在本申请案中体现的一般发明概念的更广泛态样的精神内的变化、修改及替代态样，其不脱离所主张的揭示内容的更广泛范畴。

Claims

1.一种模拟集成电路布局的产生方法，其特征在于，该模拟集成电路布局的产生方法包括：

通过一处理元件接收针对一模拟集成电路的多个元件规格；

通过该处理元件使用该些元件规格产生该模拟集成电路的一非最终布局；

通过该处理元件将该非最终布局分区成多个子单元；

通过该处理元件针对该些子单元中的每一子单元执行一品质控制检查以产生多个经验证的子单元；

通过该处理元件将该些经验证的子单元合并以形成该模拟集成电路的一已合并布局；以及

通过该处理元件针对该已合并布局执行一品质控制检查以产生一经验证的已合并布局。

2.根据权利要求1所述的模拟集成电路布局的产生方法，其特征在于，将该非最终布局分区成该些子单元包括：

接收该非最终布局上的分区信息；

基于该些元件规格及该分区信息，通过该处理元件确定在该模拟集成电路的该非最终布局中沿一第一方向将进行的一第一组切割的第一切割位置；

基于该些元件规格及该分区信息，通过该处理元件确定在该模拟集成电路的该非最终布局中沿一第二方向将进行的一第二组切割的第二切割位置；

通过该处理元件在该些第一切割位置处切割该模拟集成电路的该非最终布局以产生一临时布局；以及

通过该处理元件在该些第二切割位置处切割该临时布局以产生多个子单元。

3.根据权利要求2所述的模拟集成电路布局的产生方法，其特征在于，该分区信息包括对每一子单元的一单元类型、沿该第一方向的一起点及一终点，及沿该第二方向的一起点及一终点。

4.根据权利要求1所述的模拟集成电路布局的产生方法，其特征在于，针对该些子单元中的每一子单元执行该品质控制检查包括：针对该些子单元中的每一子单元执行设计规则检查或布局对布局验证。

5.一种模拟集成电路布局的产生系统，其特征在于，该模拟集成电路布局的产生系统包括：

一处理元件；以及

一储存元件，可操作地连接至该处理元件并储存多个指令，当被该处理元件执行时，该些指令使多个操作被执行，该些操作包括：

接收针对一模拟集成电路的多个元件规格；

使用该些元件规格产生该模拟集成电路的一非最终布局；

将该非最终布局分区成多个子单元；

针对该些子单元中的每一子单元执行一品质控制检查以产生多个经验证的子单元；

将该些经验证的子单元合并以形成该模拟集成电路的一已合并布局；以及

针对该已合并布局执行一品质控制检查以产生一经验证的已合并布局。

6.根据权利要求5所述的模拟集成电路布局的产生系统，其特征在于：

该系统进一步包括一显示器；以及

该储存元件储存用于产生一使用者界面并导致该使用者界面显示在该显示器上的其他指令；

其中该使用者界面包括：

一单元放置视图；

一元件映射视图；

一列输入项栏位；

一行输入项栏位；

一列间距输入项栏位；

一行间距输入项栏位；以及

一基础图案输入项栏位。

7.根据权利要求5所述的模拟集成电路布局的产生系统，其特征在于，将该非最终布局分区成该些子单元包括：

接收该非最终布局上的分区信息；

基于该些元件规格及该分区信息，通过该处理元件确定在该模拟集成电路的该非最终布局中沿一第一方向将进行的一第一组切割的多个第一切割位置；

基于该些元件规格及该分区信息，通过该处理元件确定在该模拟集成电路的该非最终布局中沿一第二方向将进行的一第二组切割的多个第二切割位置；

8.一种模拟集成电路布局的产生方法，其特征在于，该模拟集成电路布局的产生方法包括：

通过一处理元件接收针对一模拟集成电路的多个元件规格；

通过该处理元件基于该些元件规格产生该模拟集成电路的一非最终布局，其中产生该非最终布局包括以下各者中的至少一者：

通过该处理元件确定一第一单元类型的一第一单元与紧邻该第一单元的一第二单元类型的一第二单元之间的一可允许间距；或

通过该处理元件将一填充单元插入至该非最终布局中；

通过该处理元件将该非最终布局分区成多个子单元；

通过该处理元件将该些经验证的子单元合并以形成该模拟电路元件的一已合并布局；以及

9.根据权利要求8所述的模拟集成电路布局的产生方法，其特征在于，确定该第一单元类型的该第一单元与该第二单元类型的该第二单元之间的该可允许间距包括：

通过该处理元件产生该第一单元的该非最终布局；

通过该处理元件将该第二单元放置在该非最终布局中；

针对该非最终布局执行设计规则检查；

通过该处理元件确定该第一单元与该第二单元之间的一间距未通过该设计规则检查；以及

通过该处理元件递增该第一单元与该第二单元之间的该间距。

10.根据权利要求8所述的模拟集成电路布局的产生方法，其特征在于，将该填充单元插入至该最终布局中包括：

通过该处理元件确定一填充区域的一水平宽度及一垂直宽度；

当该水平宽度大于一第一阈值宽度或该垂直宽度大于一第二阈值宽度时将该填充单元插入至该非最终布局中。