JP7214440B2 - 検証処理装置、検証処理方法及びプログラム - Google Patents
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Description
以下、第1の実施形態に係る検証処理装置について、図1~図6を参照しながら説明する。
図1は、第1の実施形態に係る検証処理装置の構成を示す図である。
図2は、第1の実施形態に係る検証処理装置のCPUの機能構成を示す図である。
検査対象モデルMODとは、検査対象とするシステム(例えば、鉄道の保安システム)の動作ロジックが規定された情報であり、モデル検査では、ここで規定された動作ロジックにしたがって、システムの網羅的な動作検証が実施される。
また、不安全事象とは、検査対象とするシステムがいかなる場合であっても遷移してはならない状態として定義される状態である。例えば、鉄道の保安システムにおいては、“車両の自動運転制御中に非常ブレーキが効かない”状態、“車両が踏切を走行しているにもかかわらず遮断機が下りていない”状態などが不安全事象として定義される。
図3は、第1の実施形態に係る検査対象モデルの例を示す図である。
図3に示す検査対象モデルMODは、鉄道の保安システムを構成するリレー回路の動作ロジックを模擬する。
図3に示す配線V及び配線Gは、それぞれ、電源線及び接地線(グラウンド)である。また、要素A1、A2、・・はリレースイッチであり、通電に応じてOFF状態またはON状態に遷移する(0(FALSE)=OFF/1(TRUE)=ON)。また、要素X1、X2、・・は、マニュアルスイッチであり、人の操作によってOFF状態またはON状態に遷移する(0=OFF/1=ON)。
要素E1、E2、・・は、各信号線で発生し得る不具合(断線及び混触)を再現するために規定された仮想素子である。例えば、配線V(電源線)と要素X1(マニュアルスイッチ)とを結ぶ信号線上には、要素E1が規定されている。この要素E1は、当該信号線における不具合の一つとして“断線の発生”を再現する(0=断線/1=非断線)。また、要素X1と要素X2(マニュアルスイッチ)とを結ぶ信号線上には、2つの要素E2、E3が規定されている。このうち、要素E2は、当該信号線における“断線の発生”を再現し(0=断線/1=非断線)、要素E3は、当該信号線における“電源線との混触の発生”を再現する(0=非混触/1=混触)。同様に、要素X2と要素A1(リレースイッチ)とを結ぶ信号線上には、2つの要素E4、E5が規定されている。このうち、要素E4は、当該信号線における“断線の発生”を再現し(0=断線/1=非断線)、要素E5は、当該信号線における“電源線との混触の発生”を再現する(0=非混触/1=混触)。
また、マニュアルスイッチである要素X1、X2、・・は、人の操作に従って状態遷移する要素であるため、モデル検査においては、不具合の発生を規定する要素E1、E2、・・と同様に、あらゆるタイミングで同時多発的かつ非同期的な状態遷移が起こり得るものとして規定される。
図4は、第1の実施形態に係る検証処理装置の処理フローを示す図である。
図5及び図6は、第1の実施形態に係る検証処理装置の動作を詳細に説明するための図である。
図4に示す処理フローは、検査対象モデルMODに対するモデル検査の一連の処理の流れを示している。
図5に示す複数の状態STxは、それぞれ、図3で示した検査対象モデルMODの状態を示している。検査対象モデルMODの各状態は、当該検査対象モデルMODに含まれる要素A1、A2、・・、X1、X2、・・、E1、E2、・・の各々の状態(0/1)の組み合わせで規定される。このうち、状態ST1は検査対象モデルMOD(即ち、保安システム)の初期状態である。処理部100は、検査対象モデルMODで規定される論理式(式(1)参照)にしたがい、不安全事象(状態ST2)から初期状態(状態ST1)に到達する状態遷移が存在するかを網羅的に検証する。不安全事象(状態ST2)は、例えば、検査対象モデルMODに含まれる他の要素S1、T1、U1についての論理式(S1&T1&U1=TRUE)を含む状態として規定される。
同一の不安全事象が発生しなかった場合(ステップS06;NO)、ステップS03で選択された要素が除外された結果、不安全事象が発生しなくなったのであるから、当該除外された要素は、不安全事象の発生に寄与する、クリティカルな要素であるといえる。したがって、この場合、再構築部102は、ステップS03で選択された要素を検査対象モデルMODに戻す(ステップS07)。
他方、同一の不安全事象が発生した場合(ステップS06;YES)、ステップS03で選択された要素が除外されたにもかかわらず、依然として不安全事象が発生したのであるから、当該除外された要素は、不安全事象の発生には寄与しない(クリティカルではない)要素といえる。このような要素は、反例解釈の際には除外されていることが望ましいから、再構築部102は、ステップS03で選択された要素を検査対象モデルMODに戻すことなく次のステップに移行する。
全ての要素が選択されていた場合(ステップS08;YES)、選択部101は、不具合リストLにリストアップされた要素のうち、検査対象モデルMODに残った要素を出力する(ステップS09)。
以上の通り、第1の実施形態に係る検証処理装置1は、検査対象モデルMODに対してモデル検査を実施する処理部100と、モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択する選択部101と、を備える。そして、処理部100は、選択部101によって選択された一つの要素を除外してなる検査対象モデル(再構築モデル)に対して再度のモデル検査を実施する。
このようにすることで、モデル検査で示された複数の要素(不具合)のうち、不安全事象の直接的な要因となる不具合のみを抽出することができる(図4のステップS09参照)。したがって、検査対象モデルMODの検証者は、不安全事象の発生に寄与するクリティカルな要素のみを含む反例について反例解釈を行えばよいので、反例解釈の作業負担を軽減することができる。
また、処理部100は、再度のモデル検査で不安全事象に至った場合に、選択された一つの要素を検査対象モデルMODに戻すことなく、当該一つの要素とは異なる要素を検査対象モデルMODから除外してなる検査対象モデルに対して再度のモデル検査を実施する。
このようにすることで、最初の不具合リストLでリストアップされた要素(不具合)の候補のうち、不安全事象に関してクリティカルな要素のみを抽出する作業を自動化することができるので、検証者の負担を一層軽減することができる。
以上、第1の実施形態に係る検証処理装置1について詳細に説明したが、検証処理装置1の具体的な態様は、上述のものに限定されることはなく、要旨を逸脱しない範囲内において種々の設計変更等を加えることは可能である。例えば、第1の実施形態の変形例に係る処理部100は、更に、以下の機能を有してもよい。
例えば、図6に示す不具合リストLの例では、最初のモデル検査の結果、検査対象モデルMODは6回の状態遷移(遷移ステップ数=6)を経て不安全事象(S1&T1&U1=TRUE)に至ることが判明している。なお、最初のモデル検査では、不安全事象に至るあらゆる状態遷移の可能性を網羅する目的で、遷移ステップ数に特段の上限を設けることなく実施される。
ここで、要素数が削減された検査対象モデルMODに対する再度のモデル検査(図4のステップS05)において不安全事象に至るまでの遷移ステップ数が、要素数を削減する前の検査対象モデルMODに対するモデル検査(図4のステップS01)において不安全事象に至るまでの遷移ステップ数よりも大きくなることはない。そこで、図4のステップS05で実施される再度のモデル検査においては、図4のステップS01で実施されたモデル検査で判明した遷移ステップ数を上限として定めたうえで、実施するようにしてもよい。このようにすることで、検査対象モデルMODに対する2回目以降のモデル検査で検証される遷移ステップ数に制限がかかるため、2回目以降のモデル検査に要する処理負荷、処理時間を低減することができる。
次に、第2の実施形態に係る検証処理装置について、図7~図9を参照しながら説明する。
図7は、第2の実施形態に係る検証処理装置のCPUの機能構成を示す図である。
図7に示すように、第2の実施形態に係るCPU10は、更に、特定部103としての機能を発揮する。
特定部103は、再度のモデル検査の結果に基づいて抽出された要素(図4のステップS09参照)から不安全事象の定義に含まれる要素までの最短パスを特定する。
特定部103による処理は、例えば、図4に示す一連の処理の完了後、自動的に実行される態様であってよい。
図8~図9は、第2の実施形態に係る最短パス特定部の動作を詳細に説明するための図である。
図9に示すように、まず、最短パス特定部103は、ロジックシートを参照し、右辺に要素X2を含む論理式を特定する。ここで特定された論理式LC1、LC2によれば、要素X2の状態遷移の影響を受ける要素として、要素B1及び要素B3が特定される(ステップS11)。
次に、最短パス特定部103は、ロジックシートを参照し、右辺に要素B1を含む論理式を特定する(ステップS12)。ここで特定された論理式LC3によれば、要素B1の状態遷移の影響を受ける要素として、要素C1が特定される(ステップS13)。同様に、最短パス特定部103は、ロジックシートを参照し、右辺に要素B3を含む論理式を特定する(ステップS14)。ここで特定された論理式LC3によれば、要素B3の状態遷移の影響を受ける要素として、ステップS13で特定した要素と同一の要素C1が特定される(ステップS15)。
最短パス特定部103は、以上のステップS11からステップS15までの処理を、要素S1に到達するまで繰り返し実行する。これにより、要素X2から要素S1までの最短パスが特定される。
同様に、最短パス特定部103は、要素X2から要素T1までの最短パス、要素X2から要素U1までの最短パス、要素E3から要素S1までの最短パス、要素E3から要素T1までの最短パス、及び、要素E3から要素U1までの最短パスを特定する。
以上の通り、第2の実施形態に係る検証処理装置1によれば、不安全事象を引き起こすクリティカルな不具合(要素)から実際に不安全事象に至るまでの最短パスを自動的に特定することができる。また、第1の実施形態で得られる効果により、最短パス特定部103によって特定される最短パスはいずれも不安全事象に直結する最短パス(クリティカルパス)のみとなり、不安全事象の発生に寄与しない要素からの最短パスは含まれない。これにより、検証者は、最短パス特定部103によって特定されたクリティカルパスについて対策を検討すればよいので、反例検証に要する作業負担を一層軽減することができる。
次に、第3の実施形態に係る検証処理装置について、図10~図12を参照しながら説明する。
図10は、第3の実施形態に係る検証処理装置のCPUの機能構成を示す図である。
図10に示すように、第3の実施形態に係るCPU10は、更に、演算部104としての機能を発揮する。
演算部104は、要素X1、X2、・・E1、E2、・・A1、A2、・・ごとに事前に規定された不具合発生確率λに基づいて、検査対象モデルMODが初期状態から不安全事象に至る確率(到達確率)を演算する。不具合発生確率λは、単位時間(例えば1時間以内)に各要素で不具合が発生する確率である。このような不具合発生確率λは、過去の運用実績やシミュレーションなどによって、要素別に事前に特定されているものとする。
図11~図12は、第3の実施形態に係る演算部の動作を詳細に説明するための図である。
図11は、検査対象モデルMODの要素別に規定される故障モデルの例を示している。図11は、信号線で起こる不具合の一つである“混触の発生”を示す故障モデルである。図11に示す故障モデルによれば、信号線は、混触が発生していない状態(False)から「1-λ」の確率で同状態(False)に留まり、「λ」の確率で混触が発生した状態(True)に遷移する。そして、いったん混触が発生した後は、常に(1の確率で)同状態(True)に留まり続ける。なお、図示を省略するが、信号線における“断線の発生”についても個別に故障モデルが規定される。また、マニュアルスイッチである要素X1についての故障モデル、及び、リレースイッチである要素A1についての故障モデル等も同様に規定されている。
具体的には、演算部104は、不具合リストLに示される1回目の状態遷移が起きる確率(状態遷移確率λ1)を演算する。ここで、演算部104は、1回目の状態遷移で変化した要素の故障モデルを用いて状態遷移確率λ1を演算する(図11参照)。同様に、演算部104は、不具合リストLに示される2回目の状態遷移が起きる確率(状態遷移確率λ2)を演算する。ここで、演算部104は、2回目の状態遷移で変化した要素の故障モデルを用いて状態遷移確率λ2を演算する。以下、同様にして、不安全事象(状態ST2)に至るまでの各状態遷移確率λ3、λ4、・・、λ6を演算する。そして、演算部104は、不具合リストLで示された状態遷移が起こり得る確率、即ち、初期状態(状態ST1)から不安全事象(状態ST2)に至る確率(λ1×λ2×・・×λ6)を演算する。
以上の通り、第3の実施形態に係る検証処理装置1は、要素ごとに規定された不具合発生確率λに基づいて、検査対象モデルMODが初期状態から不安全事象に至る確率を演算する演算部104を更に備える。
これにより、検査対象モデルMODに対する最初のモデル検査(図4のステップS01)の結果として不具合リストLが作成された場合に、その不安全事象に至るすべての確率の総和を求めることができる。そして、その確率に応じて、反例解釈及び対策の優先度を適切に定めることができる。例えば、図4のステップS02で作成された不具合リストに示される状態遷移の発生確率が極めて低い場合(所定の判定閾値に満たない場合)には、図4のステップS03以降の処理を省略し、直ちに別の不具合リストLについての絞り込みや反例検証に移行するという判断を下すことができる。
以上より、検査対象モデルMODの反例解釈の作業について、一層の効率化を図ることができる。
10 CPU
100 処理部
101 選択部
102 再構築部
103 特定部
104 演算部
11 メモリ
12 ディスプレイ
13 入力デバイス
14 ストレージ
MOD 検査対象モデル
L 不具合リスト
Claims (11)
- 検査対象モデルに対してモデル検査を実施する処理部と、
前記モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択する選択部と、
を備え、
前記処理部は、更に、前記一つの要素を除外してなる検査対象モデルに対して再度のモデル検査を実施し、
前記再度のモデル検査で最初のモデル検査と同じ不安全事象に至らなかった場合に、前記一つの要素を前記検査対象モデルに戻し、前記一つの要素とは異なる要素を前記検査対象モデルから除外してなる検査対象モデルに対して再度のモデル検査を実施する、
検証処理装置。 - 前記処理部は、
前記再度のモデル検査で最初のモデル検査と同じ不安全事象に至った場合に、前記一つの要素を前記検査対象モデルに戻すことなく、前記一つの要素とは異なる要素を前記検査対象モデルから除外してなる検査対象モデルに対して再度のモデル検査を実施する
請求項1に記載の検証処理装置。 - 前記処理部は、
前記検査対象モデルに対する最初のモデル検査において特定された、不安全事象に至るまでの遷移ステップ数以下の範囲で、前記再度のモデル検査を実施する
請求項1から請求項2のいずれか一項に記載の検証処理装置。 - 前記再度のモデル検査の結果に基づいて抽出された要素から不安全事象の定義に含まれる要素までの最短パスを特定する特定部を更に備える
請求項1から請求項3のいずれか一項に記載の検証処理装置。 - 要素ごとに規定された不具合発生確率に基づいて、前記検査対象モデルが初期状態から不安全事象に至る確率を演算する演算部を更に備える
請求項1から請求項4のいずれか一項に記載の検証処理装置。 - 前記選択部は、前記確率が所定の判定閾値を下回る場合、前記モデル検査の結果に基づき前記一つの要素を選択する処理を省略する
請求項5に記載の検証処理装置。 - 検査対象モデルに対してモデル検査を実施するステップと、
前記モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択するステップと、
前記一つの要素を除外してなる検査対象モデルに対して再度のモデル検査を実施するステップと、
前記再度のモデル検査で最初のモデル検査と同じ不安全事象に至らなかった場合に、前記一つの要素を前記検査対象モデルに戻し、前記一つの要素とは異なる要素を前記検査対象モデルから除外してなる検査対象モデルに対して再度のモデル検査を実施するステップと、
を有する検証処理方法。 - 検証処理装置のコンピュータに、
検査対象モデルに対してモデル検査を実施するステップと、
前記モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択するステップと、
前記一つの要素を除外してなる検査対象モデルに対して再度のモデル検査を実施するステップと、
前記再度のモデル検査で最初のモデル検査と同じ不安全事象に至らなかった場合に、前記一つの要素を前記検査対象モデルに戻し、前記一つの要素とは異なる要素を前記検査対象モデルから除外してなる検査対象モデルに対して再度のモデル検査を実施するステップと、
を実行させるプログラム。 - 検査対象モデルに対してモデル検査を実施する処理部と、
前記モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択する選択部と、
を備え、
前記処理部は、更に、前記一つの要素を除外してなる検査対象モデルに対して再度のモデル検査を実施し、
前記検査対象モデルに対する最初のモデル検査において特定された、不安全事象に至るまでの遷移ステップ数以下の範囲で、前記再度のモデル検査を実施する
検証処理装置。 - 検査対象モデルに対してモデル検査を実施する処理部と、
前記モデル検査の結果に基づき、不安全事象に至る過程で状態が変化した要素の中から一つの要素を選択する選択部と、
を備え、
前記処理部は、更に、前記一つの要素を除外してなる検査対象モデルに対して再度のモデル検査を実施し、
要素ごとに規定された不具合発生確率に基づいて、前記検査対象モデルが初期状態から不安全事象に至る確率を演算する演算部を更に備える
検証処理装置。 - 前記選択部は、前記確率が所定の判定閾値を下回る場合、前記モデル検査の結果に基づき前記一つの要素を選択する処理を省略する
請求項10に記載の検証処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018206518A JP7214440B2 (ja) | 2018-11-01 | 2018-11-01 | 検証処理装置、検証処理方法及びプログラム |
SG11202103007XA SG11202103007XA (en) | 2018-11-01 | 2019-10-03 | Validation processing device, validation processing method, and program |
PCT/JP2019/039133 WO2020090345A1 (ja) | 2018-11-01 | 2019-10-03 | 検証処理装置、検証処理方法及びプログラム |
US17/278,491 US11347918B2 (en) | 2018-11-01 | 2019-10-03 | Validation processing device, validation processing method, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018206518A JP7214440B2 (ja) | 2018-11-01 | 2018-11-01 | 検証処理装置、検証処理方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020071759A JP2020071759A (ja) | 2020-05-07 |
JP7214440B2 true JP7214440B2 (ja) | 2023-01-30 |
Family
ID=70464004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018206518A Active JP7214440B2 (ja) | 2018-11-01 | 2018-11-01 | 検証処理装置、検証処理方法及びプログラム |
Country Status (4)
Country | Link |
---|---|
US (1) | US11347918B2 (ja) |
JP (1) | JP7214440B2 (ja) |
SG (1) | SG11202103007XA (ja) |
WO (1) | WO2020090345A1 (ja) |
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- 2019-10-03 US US17/278,491 patent/US11347918B2/en active Active
- 2019-10-03 WO PCT/JP2019/039133 patent/WO2020090345A1/ja active Application Filing
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Publication number | Publication date |
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WO2020090345A1 (ja) | 2020-05-07 |
US11347918B2 (en) | 2022-05-31 |
JP2020071759A (ja) | 2020-05-07 |
US20220114314A1 (en) | 2022-04-14 |
SG11202103007XA (en) | 2021-05-28 |
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