JP2005268611A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005268611A
JP2005268611A JP2004080621A JP2004080621A JP2005268611A JP 2005268611 A JP2005268611 A JP 2005268611A JP 2004080621 A JP2004080621 A JP 2004080621A JP 2004080621 A JP2004080621 A JP 2004080621A JP 2005268611 A JP2005268611 A JP 2005268611A
Authority
JP
Japan
Prior art keywords
wafer
manufacturing
semiconductor device
chip
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004080621A
Other languages
English (en)
Inventor
Naoki Yamada
直樹 山田
Kenji Makiuchi
健至 牧内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004080621A priority Critical patent/JP2005268611A/ja
Priority to US11/037,168 priority patent/US20050208684A1/en
Publication of JP2005268611A publication Critical patent/JP2005268611A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】 半導体装置の納期を短縮する。
【解決手段】 半導体装置の設計工程から実際の製品を製造する間の試作工程において、試作品用のウエハの前工程が完了する前に、試作品用のウエハよりも単純な構成を持つパッドマトリックスウエハの前工程を完了し、そのパッドマトリックスウエハを用いて試作品用のウエハの前工程後の試験工程や後工程で使用する条件や評価のためのデータを作成する。これにより、試作品用のウエハの前工程後に移行する時には、その前工程後に使用する条件や評価のデータを用意しておくことができる他、その前工程後に用いる各種の装置の設計変更を済ませておくことができるので、試作品用のウエハの前工程からその後の工程への移行をスムーズに行うことができる。
【選択図】 図２

Description

本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の前工程後の工程で使用する各種の条件出しに適用して有効な技術に関するものである。
半導体装置は、開発計画から始まって、各種の設計工程、レチクルワーク工程、試作・評価工程を経て量産、出荷されるようになっている。試作・評価工程では、レチクルワーク工程を経て作成されたレチクルを用い、試作ラインまたは量産ラインで試作品が作成される。この段階で基本的な機能・性能のチェックを行う他、量産時のばらつきを考慮して試作品が作成され、歩留まり、特性・性能のマージン、信頼性等を把握するとともに、改善や変更が行われる。そして、それらの試作・評価の結果、充分に量産に耐えられると判断された段階で、量産に移行するようになっている。
ところで、上記試作品は、試作品用のウエハを用意し、その試作品用のウエハに製品製造と同じ前工程を経てチップを形成した後、製品製造と同じウエハテスト工程および後工程を経て製造されている。試作品製造におけるウエハテスト工程では、試作品用のウエハ上の各種のパッドの位置データ、上記パッドに当てられるプローブ針の高さ方向の最適な位置データおよび試作品用のウエハのチップの配置データ等が必要となり、また、後工程では、ダイシング条件の評価、アセンブリ条件（ダイボンディング、フリップチップボンディング、ワイヤボンディング）の評価およびアセンブリ後のファイナルパッケージテストのためのパッケージソケットとのコンタクト条件の評価等が必要となるが、それらのデータは、製品製造と同じ前工程を経て製造された試作品用のウエハを用いて作成されている。
なお、半導体ウエハのチップのプロービング時の測定条件の設定技術については、例えば特開平８−３７２１３号公報に開示がある（特許文献１参照）。
特開平８−３７２１３号公報
ところで、近年は顧客の承諾から最初の試作品の提供までの要求期間が益々短くなってきており、上記試作品用のウエハに対するウエハテスト工程や後工程時に用いる各種の条件出しや評価にかかる時間が試作品出荷期間の短縮に対し無視できなくなってきている。特にＳｏＣ（System On Chip）等のようなＡＳＩＣ（Application Specific IC）のように特定システム向けで大規模なＬＳＩ（Large Scale Integrated circuit）は、設計や開発に時間が掛かる一方で、製品の陳腐化も速く、製品寿命が短い場合があるので、如何にしてサイクルタイムを短くし、納期を短縮させるかが重要である。しかし、上記のように製品製造と同じ前工程を経て試作品用のウエハの前工程を完了した後に、その試作品用のウエハを用いて、ウエハテスト工程や後工程時に必要な条件や評価のデータを作成したり、試作品用のウエハの前工程後の工程で使用するプローブカードのデバックや各種の組立装置について条件設定や設計不具合の対策を行ったりしていたのでは、試作品の出荷に遅れが生じ、半導体装置の納期の短縮を阻害するという問題がある。
本発明の目的は、半導体装置の納期を短縮することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、製品ウエハと同一の前工程を経て製造される第１ウエハの提供に先行して、前記第１ウエハの前工程数よりも少ない前工程数で製造され、かつ、前記第１ウエハと同一に配置されたチップおよび外部端子を持つ第２ウエハを提供する工程を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、第１ウエハの提供前に、第２ウエハを用いて、第１ウエハの前工程後に必要な条件や評価のデータを作成したり、第１ウエハの前工程後の工程で使用する各種装置のデバックや設計不具合対策を行ったりすることができるので、半導体装置の納期を短縮することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
なお、本実施の形態において、製品用のウエハ（以下、単に製品ウエハという）は、製品用のチップが形成されるウエハである。試作品用のウエハ（以下、単に試作品ウエハという）は、製品ウエハの製造に用いる試作品用のチップが形成されるウエハである。試作品ウエハのうち、製品ウエハと同一の前工程（または製品ウエハへの前工程数よりも若干工程数が増減する場合を含む）を経て前工程を完了した試作品ウエハをフルプロセスウエハ（第１ウエハ）とも言う。前工程は、ウエハプロセス、拡散工程またはウエハファブリケーションとも呼ばれ、半導体基板（以下、単に基板という）に素子や回路を形成し、プローブ等により電気的試験を行える状態にするまでの工程である。前工程には、成膜工程、不純物導入（拡散またはイオン注入）工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検査工程等がある。ウエハテスト工程は、Ｇ／Ｗ（Good chip/Wafer）チェック工程とも呼ばれ、ウエハに形成された各チップの良否を電気的に判定する試験工程である。後工程（組立工程）は、ウエハテスト工程後の工程であって、チップを封止体（パッケージ）に収納し完成するまでの工程である。後工程には、組立・仕上工程、選別・ＢＴ（Burn-in Test）工程および検査工程がある。組立・仕上工程には、裏面研磨工程、ダイシング工程、チップボンディング工程、ワイヤボンディング工程（またはフリップチップボンディング工程）および封止工程等がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、本実施の形態１の半導体装置の製造フロー図を示している。
まず、製品の開発計画１００から始まって設計工程１０１に移行する。設計工程１０１では、集積回路の機能設計、論理設計、回路設計、デバイスプロセス設計およびマスク設計等を順に行う。機能設計、論理設計および回路設計では、ＣＡＤ（Computer Aided Design）を使用し、製品の設計データを作成する他、各種の検証やシミュレーションによる機能や性能の確保と合わせ込み等を行う。デバイスプロセス設計では、その製品を量産する技術レベル（最小寸法、デバイス構造、プロセス工程、製造装置、製造ライン等）を考慮して、素子単体レベルと小規模ＩＣ（Integrated circuit）とを用い、実験とデータ収集とを繰り返すことにより条件を確定していき、その結果に基づいて「設計基準」と「製造条件」とを決定する。マスク設計では、上記のような「設計基準」に基づいて集積回路を形成するためのマスクパターンをＣＡＤで設計し、その設計データに基づいてマスク基板上にマスクパターンを形成しマスク（レチクルを含む上位概念）を作成する。続く、試作工程１０２および評価工程１０３では、上記マスクを用い、試作ラインまたは量産ラインで試作品を作成する。この段階で半導体装置の基本的な機能、性能のチェックを行う他、量産時のばらつきを考慮して試作品が作成され、歩留まり、特性および性能のマージン、信頼性等を把握するとともに、改善や変更を行う。これらの試作、評価の結果、量産に充分耐えられると判断されて初めて量産工程１０４に移行する。
ところで、半導体装置の通常の試作工程においては、試作品ウエハ（フルプロセスウエハ）の前工程が完了した後、その試作品ウエハを用いて、試作品ウエハの前工程後の試験工程や後工程で使用する条件やデータを作成したり、試作品ウエハの前工程後の試験工程で使用するプローブカードの設計（プローブカードの配線経路やプローブ針の配置等）を半導体装置の設計仕様（外部端子の物理的な配置や寸法の他、信号の配置が製品によって変わる）に合わせて修正（デバッグ）したり、各種の組立装置の設定条件を半導体装置の製造条件に合わせて修正したり、各種の設計不具合の確認や対策を行ったりしているので、試作品の出荷が大幅に遅れてしまう場合がある。特に、プローブカードのデバック作業は時間と労力とを要する面倒な作業となっている。このため、半導体装置の納期短縮を阻害する問題がある。
そこで、本実施の形態１においては、図２に例示するように、試作品ウエハ（フルプロセスウエハ）の前工程の完了に先行して、試作品ウエハよりも単純な構成を持つパッドマトリックスウエハ（第２ウエハ）の前工程を完了し、これを用いて、試作品ウエハや製品ウエハの前工程後のウエハテスト工程および後工程時に用いる条件や評価のデータを作成する。また、試作品ウエハが前工程後の工程に移行する前に、試作品ウエハの前工程後に使用する試験装置や組立装置等のような各種の装置の設定を試作品および製品の製造に最適な設計条件に設定しておく。そして、試作品ウエハの前工程後の工程では、上記パッドマトリックスウエハを用いて作成された条件や評価のデータを用いて各種の処理を行う。なお、上記ウエハテスト工程で用いる条件データには、例えば試作品ウエハ上の各種のパッドの位置データ、上記パッドに当てられるプローブ針の高さ方向の最適な位置データおよび試作品ウエハのチップの配置データ等があり、また、上記後工程時に用いられる評価データには、例えば裏面研磨条件、ダイシング条件、アセンブリ条件（ダイボンディング、フリップチップボンディング、ワイヤボンディング）およびアセンブリ後のファイナルパッケージテストのためのパッケージソケットとのコンタクト条件の評価データ等がある。
このような本実施の形態１によれば、試作品ウエハの前工程が完了する頃には、パッドマトリックスウエハを用いた条件出しや評価により、試作品ウエハのウエハテスト工程および後工程で使用する条件や評価のデータの全部または一部を事前に用意しておくことができる。また、試作品ウエハの前工程が完了する前に、パッドマトリックスウエハ１Ｂを用いて、プローブカードの設計を製品の設計仕様に合わせてデバッグすることができる。また、試作品ウエハの前工程が完了する前に、裏面研磨条件、ダイシング条件、アセンブリ条件およびファイナルテスト条件を、製品の製造条件に合わせて修正したり、各種の設計不具合の確認や対策を行ったりすることもできる。このため、試作品製造において、前工程からその後の工程（ウエハテスト工程および後工程）に、待ち時間をおくことなくスムーズに移行することができる。したがって、試作品ウエハの前工程後のサイクルタイムを短縮でき、試作品出荷期間を短縮できるので、半導体装置の納期を大幅に短縮することができる。
なお、図２の下地プロセスは、基板に素子を形成する工程である。また、パッド形成プロセスは、半導体装置の外部端子を形成する工程である。
次に、上記試作品ウエハ（フルプロセスウエハ）について説明する。図３は上記試作品ウエハ（フルプロセスウエハ）１Ａの一例の全体平面図、図４は図３の試作品ウエハ１Ａの要部拡大平面図をそれぞれ示している。なお、製品ウエハの構成は、試作品ウエハ１Ａと同じなので、その説明を省略する。
試作品ウエハ１Ａは、例えばｐ型のシリコン（Ｓｉ）単結晶からなる基板２ａを薄い円盤状に形成したものである。試作品ウエハ１Ａの直径は、特に限定されるものではないが、例えば３００ｍｍ程度（１２インチ）であり、その外周の一部には、面方位を示すためのＶ字状のノッチ３ａが形成されている。この試作品ウエハ１Ａの主面には、複数のチップ４ａが図３の上下左右方向に規則的に並んで配置されている。各チップ４ａには、試作品段階の所望の集積回路が形成されている。所望の集積回路には、ＳｏＣ等のようなＡＳＩＣの他、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）またはフラッシュメモリ等のようなメモリ回路等を例示できる。各チップ４ａの中央の内部回路領域には、上記集積回路を構成する素子や配線が形成されている。また、各チップ４ａの内部回路領域の外周の周辺回路領域には、複数のパッド（外部端子）５ａｉがチップ４ａの外周に沿って規則的に並んで配置されている。
互いに隣接するチップ４ａの間には、ダイシング領域またはスクライビング領域と呼ばれる切断領域６ａが配置されている。この切断領域６ａには、複数のＴＥＧ（Test Element Group）、パッド（外部端子）５ａｔおよびアライメントマーク７ａが配置されている。ＴＥＧは、素子レベルや集積回路レベルでの基本的な構造、物性、電気的特性、回路動作、信頼性および歩留まり等を評価するための素子群である。パッド５ａｔは、ＴＥＧ用の外部端子であり、配線を通じてＴＥＧと電気的に接続されている。アライメントマーク７ａは、チップ４ａおよびパッド５ａｉ，５ａｔの位置基準となるものであり、例えば４個のチップ４ａに１個の割合で配置されている。
図５は、図３および図４の試作品ウエハ１Ａのチップ４ａの要部断面図の一例を示している。基板２ａの主面には、ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolationと呼ばれる溝型の分離部１０が形成されている。この分離部１０で規定された活性領域には、例えばｎチャネル型のＭＯＳ・ＦＥＴＱｎが形成されている。ＭＯＳ・ＦＥＴＱｎは、ソース、ドレイン用のｎ型の半導体領域１１と、ゲート絶縁膜１２と、ゲート電極１３とを有している。半導体領域１１は、例えばリン（Ｐ）またはヒ素（Ａｓ）が基板２ａに導入されてなり、その上層にはシリサイド層が形成されている。ゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2等）からなる。ゲート電極１３は、例えば低抵抗ポリシリコン上にシリサイド層が形成されてなる。基板２ａに形成される素子はｎチャネル型のＭＯＳ・ＦＥＴＱｎに限定されるものではなく、例えばｐチャネル型のＭＯＳ・ＦＥＴやダイオード等のような能動素子の他、抵抗や容量等のような受動素子がある。
基板２ａの主面上には、絶縁層１５ａ〜１５ｆおよび配線層１６ａ〜１６ｅが基板２ａの厚さ方向に交互に積み重ねられるようにして形成されている。絶縁層１５ａ〜１５ｆは、例えば酸化シリコンからなる。配線層１６ａ〜１６ｅは、主配線材料とその上下に形成されたバリアメタル層とを有している。配線層１６ａ〜１６ｅの主配線材料は、例えばアルミニウム（Ａｌ）またはアルミニウム合金からなり、バリアメタル層は、例えば窒化チタン（ＴｉＮ）の単体膜または窒化チタンおよびチタン（Ｔｉ）の重ね膜からなる。配線層１６ａ〜１６ｅは、上記主配線材料およびバリアメタル層を堆積した後、その導体層を、レジスト膜をエッチングマスクとしたエッチング法によりパターニングすることで形成されている。最上の配線層には上記パッド５ａｉ，５ａｔが形成されている。パッド５ａｉ，５ａｔの材料および形成方法は、上記配線層１６ａ〜１６ｅと同じである。また、最上の配線層には、上記パッド５ａｉ，５ａｔを覆うように表面保護層１７が形成されている。表面保護層１７の一部には開口部１８が形成されており、そこからパッド５ａｉ，５ａｔの一部が露出されている。パッド５ａｉ，５ｂｔにおいて、開口部１８から露出する部分ではバリアメタル層も除去され、下層の主配線材料が露出されている。表面保護層１７は、保護層１７ａ，１７ｂを有している。下層の保護層１７ａは、例えば窒化シリコン（Ｓｉ3Ｎ4等）、酸化シリコンまたはそれらの積み重ねにより形成されている。上層の保護層１７ｂは、例えば感光性ポリイミド樹脂からなる。配線−基板（またはゲート電極）間、配線層間、配線−パッド間等はプラグ１９ａ〜１９ｆを通じて電気的に接続されている。プラグ１９ａ〜１９ｆは、絶縁層に開口された孔内に形成されており、主配線材料とその側面および底面に形成されたバリアメタル層とを有している。プラグ１９ａ〜１９ｆの主配線材料は、例えばタングステン（Ｗ）等のような金属からなり、バリアメタル層は、例えばチタン（Ｔｉ）および窒化チタンの重ね膜からなる。
次に、上記パッドマトリックスウエハについて説明する。図６は上記パッドマトリックスウエハ（第２ウエハ）１Ｂの一例の全体平面図、図７は図６のパッドマトリックスウエハ１Ｂの要部拡大平面図をそれぞれ示している。
上記のようにパッドマトリックスウエハ１Ｂは、上記試作品ウエハ１Ａの前工程後に使用する条件や評価のデータを作成したり、試作品ウエハ１Ａの前工程後に使用する試験装置の設計を製品の設計仕様に合わせてデバックしたり、試作品ウエハ１Ａの前工程後に使用する組立装置の設定条件を製品の製造条件に合わせて設定したり、設計不具合の確認や対策を行ったりする等、試作品または製品製造上の補助的なウエハである。パッドマトリックスウエハ１Ｂの基板２ｂは、試作品ウエハ１Ａと同様、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。また、パッドマトリックスウエハ１Ｂの直径や厚さは、試作品ウエハ１Ａと同じであり、その外周の一部には試作品ウエハ１Ａと同様にノッチ３ｂが形成されている。このパッドマトリックスウエハ１Ｂの主面にも、複数のチップ４ｂが図６の上下左右方向に規則的に並んで配置されている。このチップ４ｂの全体的な配置、位置座標、個数および平面寸法等は、試作品ウエハ１Ａのチップ４ａと同じである。パッドマトリックスウエハ１Ｂの前工程（露光工程）で使用するマスクは、試作品ウエハ１Ａの前工程で使用するものを使用している。ただし、パッドマトリックスウエハ１Ｂのチップ４ｂは、試作ウエハ１Ａの前工程での工程数よりも少ない工程数で作成されている。このチップ４ｂには、試作品ウエハ１Ａのチップ４ａの集積回路のような複雑な回路は形成されておらず、チップ４ａ内の集積回路よりも簡単な回路が形成されている。チップ４ｂの縦構成例については後ほど説明する。
また、チップ４ｂの領域内には複数のパッド（外部端子）５ｂｉが配置されている。パッド５ｂｉは、試作品ウエハ１Ａのパッド５ａｉに相当する部分であり、パッド５ｂｉの全体的な配置、位置座標、個数、平面寸法、材料および形成方法等は、試作品ウエハ１Ａのパッド５ａｉと同じである。また、チップ４ｂの周囲の切断領域６ｂには複数のパッド（外部端子）５ｂｔおよびアライメントマーク７ｂが配置されている。このパッド５ｂｔおよびアライメントマーク７ｂは、試作品ウエハ１Ａのパッド５ａｔおよびアライメントマーク７ｂに相当する部分である。パッド５ｂｔ、アライメントマーク７ｂおよび切断領域６ｂの全体的な配置、位置座標、個数、平面寸法、材料および形成方法等は、試作品ウエハ１Ａのパッド５ａｔ、アライメントマーク７ａおよび切断領域６ａと同じである。
図８は、図６および図７のパッドマトリックスウエハ１Ｂのチップ４ｂ（または切断領域６ｂ）部分の要部断面図の一例を示している。
ｐ型の基板２ｂの主面には、複数のｎ型の半導体領域２１が形成されており、これによりｐｎ接合ダイオードＤが形成されている。基板２ｂの主面上には、絶縁層２２ａ，１５ａが形成されている。絶縁層２２ａは、例えば酸化シリコンからなる。絶縁層１５ａ上には、上記パッド５ｂｉ（またはパッド５ｂｔ）が形成されている。パッド５ｂｉ（またはパッド５ｂｔ）は、プラグ１９ａを通じてｎ型の半導体領域２１と電気的に接続されている。また、絶縁層１５ａ上には、パッド５ｂｉ，５ｂｔを覆うように表面保護層１７が形成されている。表面保護層１７の一部には開口部１８が形成されており、そこからパッド５ｂｉ（またはパッド５ｂｔ）の一部が露出されている。なお、絶縁層１５ａ、プラグ１９ａおよび表面保護層１７の構成は上記試作ウエハ１Ａで説明したのと同じである。
図９はパッドマトリックスウエハ１Ｂの回路の直流（ＤＣ）等価回路図を示し、図１０は図９の等価回路をさらに簡略化した等価回路図を示している。複数のパッド５ｂｉ間は、抵抗Ｒ１，Ｒ２（Ｒ２ａ〜Ｒ２ｄ）およびｐｎ接合ダイオードＤを介して電気的に接続されている。抵抗Ｒ１は基板２ｂの抵抗、抵抗Ｒ２ａはｎ型の半導体領域２１の拡散抵抗、抵抗Ｒ２ｂはプラグ１９ａのバリアメタル層の抵抗、抵抗Ｒ２ｃはプラグ１９ａの主配線材料の抵抗、抵抗Ｒ２ｄはパッド５ｂｉ（またはパッド５ｂｔ）の抵抗を示している。図１０の抵抗Ｒ２は、抵抗Ｒ２ａ〜Ｒ２ｄの総和を示している。
本実施の形態１では、上記ｐｎ接合ダイオードＤ（すなわち、ｐ型の基板２ｂとｎ型の半導体領域２１との接合部）にバイアス（電圧）を印加した際に発生する電流を利用することにより、下記のオープンコンタクトテストおよびショートコンタクトテストを行うことができるようになっている。オープンコンタクトテストは、プローブカードのプローブ針と、パッドマトリックスウエハ１Ｂのパッド５ｂｉ，５ｂｔとの接続状態を測定するテスト工程である。また、ショートコンタクトテストは、パッドマトリックスウエハ１Ｂのパッド５ｂｉ，５ｂｔの短絡不良を検出するテスト工程である。これらのテスト工程で得られた測定結果に基づいて評価や必要データの作成およびプローブカードのデバッグを行う。
このようなｐｎ接合ダイオードＤを用いたテスト工程は、半導体装置の入出力回路部に形成されている保護ダイオードの原理を応用している。図１１は、半導体装置の入力回路部の回路図を示している。入力用のパッド５ｃｉは、配線を通じて入力インバータ回路ＩＮＶの入力と電気的に接続されている。この入力用のパッド５ｃｉと入力インバータ回路ＩＮＶとを接続する配線と、電源配線ＬVcc，ＬVssとの間には、保護ダイオードＤｐ１，Ｄｐ２が電気的に接続されている。保護ダイオードＤｐ１，Ｄｐ２は、内部回路を静電気等のような過電圧から保護するための素子であり、通常は、基板２ａに形成されたｐｎ接合ダイオードで形成されている。入力用のパッド５ｃｉに電源電圧Ｖｃｃよりも高い電圧が印加されると、入力用のパッド５ｃｉから保護ダイオードＤｐ１を介して電源配線ＬVccに電流Ｉ１が流れる。一方、入力用のパッド５ｃｉに基準電圧Ｖｓｓよりも低い電圧が印加されると、今度は、電源配線ＬVssから保護ダイオードＤｐ２を介して入力用のパッド５ｃｉ側に電流Ｉ２が流れる。これにより、半導体装置の入力インバータ回路ＩＮＶやその後段の内部回路が保護されるようになっている。本実施の形態１は、このような保護ダイオードＤｐ１，Ｄｐ２の動作原理を応用している。以下、パッドマトリックスウエハ１Ｂを用いたオープンコンタクトテストおよびショートコンタクトテストの具体的な原理を説明する。
図１２は、オープンコンタクトテストおよびショートコンタクトテスト時のパッドマトリックスウエハ１Ｂの要部断面図を示している。いずれのテスト工程も、共に、電圧固定の電流モニタ方式（ＶＦＩＭ）と、電流固定の電圧モニタ方式（ＩＦＶＭ）とがある。図１２において、左側のパッド５ｂｉ（またはパッド５ｂｔ）を被測定用のパッド、右側のパッド５ｂｉ（またはパッド５ｂｔ）をリファレンス用のパッドとする。テスト工程時には、これら被測定用およびリファレンス用のパッド５ｂｉ（またはパッド５ｂｔ）にプローブカードのプローブ針２５が接触される。
まず、オープンコンタクトテストの原理を説明する。図１３は、オープンコンタクトテスト時のパッドマトリックスウエハ１Ｂの回路のＤＣ等価回路図を示している。また、図１４はオープンコンタクトテスト時における上記ＶＦＩＭ方式の説明図を示し、図１５はオープンコンタクトテスト時における上記ＩＦＶＭ方式の説明図を示している。リファレンス用のパッド５ｂｉ（またはパッド５ｂｔ）は、基準電圧（例えば接地電位で０Ｖ）Ｖｓｓおよび基準電流Ｉｓｓ（０Ａ）で固定する。この状態で、上記ＶＦＩＭ方式では、図１４に示すように、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に印加するバイアス（電圧Ｖｐ）の値を、基準電圧Ｖｓｓから電圧Ｖｐｓに向かって負の方向に変えていった時に、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）側に流れる電流Ｉｐを測定する。その結果、基板２ｂからｐｎ接合ダイオードＤを介して被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に、ある一定以上の電流Ｉｐが流れた場合は、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）はオープン（非接触）ではないと判定することができる。同様にＩＦＶＭ方式では、図１５に示すように、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に印加する電流Ｉｐの値を、基準電流Ｉｓｓから電流Ｉｐｓに向かって正の方向に変えていった時に、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）で測定される電圧Ｖｐを測定し、その電圧Ｖｐの値が一定以上に到達すればその被測定用のパッド５ｂｉ（またはパッド５ｂｔ）はオープン（非接触）ではないと判定することができる。このようなテストにより、例えばプローブカードのプローブ針２５と被測定用のパッド５ｂｉ（またはパッド５ｂｔ）との接続状態の良否を判定できる。また、プローブカードまたはプローブ針２５とパッド５ｂｉ（またはパッド５ｂｔ）とがしっかりと電気的に接続されるのに最適な相対位置関係、すなわち、プローブカードやプローブ針２５の高さ位置座標（パッドマトリックスウエハ１Ｂの主面に対して垂直な方向の位置座標）を測定することができる。また、その測定結果に基づいてプローブカードのデバッグを行うことができる。
次に、ショートコンタクトテストの原理を説明する。図１６は、ショートコンタクトテスト時のパッドマトリックスウエハ１Ｂの回路のＤＣ等価回路図を示している。また、図１７はショートコンタクトテスト時における上記ＶＦＩＭ方式の説明図を示し、図１８はショートコンタクトテスト時における上記ＩＦＶＭ方式の説明図を示している。リファレンス用のパッド５ｂｉ（またはパッド５ｂｔ）を、基準電圧（例えば接地電位で０Ｖ）Ｖｓｓおよび基準電流Ｉｓｓ（０Ａ）で固定した状態で、上記ＶＦＩＭ方式では、図１７に示すように、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に印加するバイアス（電圧Ｖｐ）の値を、基準電圧Ｖｓｓから電圧Ｖｐｓに向かって正の方向に変えていった時に、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）側に流れる電流Ｉｐを測定する。その結果、基板２ｂからｐｎ接合ダイオードＤを介して被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に、電流Ｉｐが流れた場合は、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）は他の部分とショート（短絡）していると判定でき、電流Ｉｐが流れない場合は、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）は他の部分とショートしていないと判定することができる。同様にＩＦＶＭ方式では、図１８に示すように、被測定用のパッド５ｂｉ（またはパッド５ｂｔ）に印加する電流Ｉｐの値を、基準電流Ｉｓｓから電流Ｉｐｓに向かって正の方向に変えていった時に、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）で測定される電圧Ｖｐを測定し、電圧Ｖｐが測定された場合は、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）は他の部分とショートしていると判定でき、電圧Ｖｐが測定されない場合は、その被測定用のパッド５ｂｉ（またはパッド５ｂｔ）は他の部分と短絡していないと判定できる。このようなテストにより、例えば被測定用のパッド５ｂｉ（またはパッド５ｂｔ）と他の部分とのショート不良の有無を判定できる。
次に、上記パッドマトリックスウエハ１Ｂの製造工程（前工程）の一例を図１９〜図２７により説明する。なお、図１９〜図２７は、パッドマトリックスウエハ１Ｂの前工程中の要部断面図を示している。
まず、ｐ型のシリコン等からなるインゴット（基板結晶体）を切断し、パッドマトリックスウエハ１Ｂ用のウエハ（ウエハ状の基板２ｂ）を用意する。本実施の形態１では、パッドマトリックスウエハ１Ｂ用のウエハ（ウエハ状の基板２ｂ）を、試作品ウエハ１Ａ用のウエハ（ウエハ状の基板２ａ）を切り出すためのインゴットとは別のインゴットから切り出して用いる。パッドマトリックスウエハ１Ｂ用の基板２ｂを、試作品ウエハ１Ａ用のインゴットから切り出しても良いが、試作品ウエハ１Ａの基板２ａは高いデバイス特性が要求されるため高価である。これに対して、パッドマトリックスウエハ１Ｂ用の基板２ｂは、物理的形状が保てる程度の機械的強度を持ち、かつ、ｐｎ接合が形成されるものであれば良く、試作品ウエハ１Ａ用の基板２ａほどの高いデバイス特性が要求されない。そこで、パッドマトリックスウエハ１Ｂ用の基板２ｂを、試作品ウエハ１Ａ用のインゴットとは別の安価なインゴットから切り出す。これにより、半導体装置のコストを低減できる。
続いて、図１９に示すように、ウエハ状のｐ型の基板２ｂの主面上に、例えば酸化シリコンからなる絶縁層２２ａを熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法等により形成した後、その上に、例えば酸化シリコンからなる絶縁層１５ａをＣＶＤ法等により形成する。絶縁層１５ａは、酸化シリコンに代えて、酸化シリコンよりも誘電率が低い絶縁材料で形成しても良い。絶縁層１５ａの材料は試作品ウエハ１Ａおよび製品ウエハの絶縁層１５ａの材料と同一とする。続いて、絶縁層１５ａ上に、フォトレジスト膜（以下、レジスト膜という）ＰＲ１を回転塗布法等により形成した後、露光および現像等の一連のフォトリソグラフィ工程を経てレジスト膜ＰＲ１のパターンを形成する。このレジスト膜ＰＲ１のパターンは、スルーホール形成用のパターンであり、スルーホール形成領域以外を覆うようなパターン形状とされている。なお、この露光処理では、上記製品製造で使用するマスクを用いる。
続いて、上記レジスト膜ＰＲ１をエッチングマスクとして、絶縁層１５ａ，２２ａにエッチング処理を施し、レジスト膜ＰＲ１から露出する絶縁層１５ａ，２２ａの一部を除去することにより、図２０に示すように、絶縁層１５ａ，２２ａに基板２ｂの主面の一部が露出されるようなスルーホール２７を形成する。その後、レジスト膜ＰＲ１を除去した後、図２１に示すように、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような不純物をスルーホール２７を通じて基板２ｂの主面にイオン注入法等により導入する。これにより、基板２ｂの主面にｎ型の半導体領域２１をスルーホール２７に対して自己整合的に形成する。
次いで、図２２に示すように、基板２ｂの主面上に、例えばチタン層および窒化チタン層を下層から順にスパッタリング法等により形成した後、さらに、その上に、例えばタングステン層をＣＶＤ法等により形成することにより導体層１９を形成する。続いて、その導体層１９を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により研磨し、絶縁層１５ａ上の導体層１９を除去することにより、図２３に示すように、スルーホール２７内にプラグ１９ａを形成する。プラグ１９ａは、半導体領域２１と電気的に接続されている。
続いて、図２４に示すように、基板２ｂの主面上に、例えばチタン層、窒化チタン層、アルミニウム層、窒化チタン層を下層から順にスパッタリング法等により形成することにより導体層５を形成した後、導体層５上に、レジスト膜ＰＲ２を回転塗布法等により形成し、上記フォトリソグラフィ工程を経てレジスト膜ＰＲ２のパターンを形成する。このレジスト膜ＰＲ２のパターンは、パッド形成用のパターンであり、パッド形成領域を覆うようなパターン形状とされている。なお、この露光処理でも、上記製品製造で使用するマスクを用いる。その後、上記レジスト膜ＰＲ２をエッチングマスクとして、導体層５にエッチング処理を施し、レジスト膜ＰＲ２から露出する導体層５の一部を除去することにより、図２５に示すように、導体層５からなる複数のパッド５ｂｉ，５ｂｔを形成する。
次いで、レジスト膜ＰＲ２を除去した後、基板２ｂの主面上に、パッド５ｂｉ，５ｂｔを覆うように、例えば窒化シリコンからなる保護層１７ａをＣＶＤ法等により堆積した後、その上に、上記と同様にしてレジスト膜ＰＲ３のパターンを形成する。レジスト膜ＰＲ３のパターンは、パッド５ｂｉ，５ｂｔの一部を露出させる開口部形成用のパターンであり、開口部形成領域以外の領域を覆うようなパターン形状とされている。なお、この露光処理でも、上記製品製造で使用するマスクを用いる。
続いて、上記レジスト膜ＰＲ３をエッチングマスクとして、保護層１７ａにエッチング処理を施し、レジスト膜ＰＲ３から露出する保護層１７ａの一部を除去することにより、図２６に示すように、保護層１７ａにパッド５ｂｉ，５ｂｔの一部が露出されるような開口部１８を形成する。その後、レジスト膜ＰＲ３を除去した後、図２７に示すように、基板２ｂの主面上に、例えば感光性ポリイミド樹脂等からなる保護層１７ｂを回転塗布法等により形成した後、この保護層１７ｂに直接露光、現像処理を施すことにより、図８に示したように開口部１８を形成する。なお、この露光処理でも、上記製品製造で使用するマスクを用いる。このようにしてパッドマトリックスウエハ１Ｂの前工程を完了する。
上記のように本実施の形態１では、試作品ウエハ１Ａの全前工程の完了前に、パッドマトリックスウエハ１Ｂの全前工程が完了し、そのパッドマトリックスウエハ１Ｂを用いて試作品ウエハ１Ａや製品ウエハの前工程後の検査・組立等のデバッグ、条件出しおよび評価が行えるようにされている。この前提が守られているならば、パッドマトリックスウエハ１Ｂと試作品ウエハ１Ａとで同一プロセスを施す工程部分（例えばパッドマトリックスウエハ１Ｂの半導体領域２１の形成のためのイオン注入工程と試作品ウエハ１Ａの保護ダイオードＤｐ１，Ｄｐ２形成のためのイオン注入工程、絶縁層１５ａの形成工程、絶縁層１５ａに開口部を形成する工程、プラグ１９ａの形成工程および各種のフォトリソグラフィ工程等）では、双方のウエハを同一のロットで編成し処理を施すようにしても良い。しかし、パッドマトリックスウエハ１Ｂと、試作品ウエハ１Ａとを同一ロットにすると双方のウエハの完成時期が同時になってしまうような管理体制の場合には、上記パッドマトリックスウエハ１Ｂと、試作品ウエハ１Ａとは別のロットで編成することが好ましい。
次に、パッドマトリックスウエハ１Ｂを用いた上記各種の条件および評価出し方法の一例を説明する。
まず、パッドマトリックスウエハ１Ｂのチップ４ｂ内のパッド５ｂｉおよびＴＥＧ領域内のパッド５ｂｔの平面位置座標のデータを作成する。この工程では、プローブカードのプローブ針の先端をモニタの画像で認識しながら、全てまたは一部のプローブ針の先端の座標を入力する。その座標データはモニタ上で表示される十字をプローブ針の先端に合わせることで自動的に認識できるようになっている。続いて、代表のチップ４ｂをモニタ上の画像で認識しながら、全てまたは一部のパッド５ｂｉ（またはパッド５ｂｔ）の座標を入力する。その座標データは、モニタ上で表示されるポリゴンと称する矩形枠体を合わせることで自動的に認識できるようになっている。続いて、上記プローブ針の先端の座標と、パッド５ｂｉ（またはパッド５ｂｔ）の座標との相対位置関係を処理することにより、プローブ針とパッド５ｂｉ（またはパッド５ｂｔ）との大まかな位置を整合する。続いて、プローブ針をパッド５ｂｉ（またはパッド５ｂｔ）に接触させて、パッド５ｂｉ（またはパッド５ｂｔ）に残されたプローブ痕をモニタの画像で観測した上で微調整を行う。最終的にプローブ針の先端の座標、パッド５ｂｉ（またはパッド５ｂｔ）の座標、そられの相対位置関係のデータを作成する。
次に、パッドマトリックスウエハ１Ｂのチップ４ｂの平面位置座標のデータ（チップマトリクスデータ）を作成する。この工程では、チップ４ｂの画像をモニタで認識しながら、１つのチップ４ｂの基点となる画像を認識する。その画像データは、モニタ上に表示される十字を画像に合わせることで自動的に認識できるようになっている。続いて、チップサイズを入力することで、インデックスサイズ（縦横に１マスの長さ）を認識する。続いて、上記の工程で得られたデータに基づいて、パッドマトリックスウエハ１Ｂの画像をモニタで認識しながら全ての有効なチップ４ｂの座標を入力する。この座標入力では、モニタ上でチップサイズと同寸法のポリゴンをパッドマトリックスウエハ１Ｂの最外周のチップ４ｂに沿って認識させることにより、それらの内部を含めた全てのチップ４ｂを有効なチップ４ｂの領域として認識するようになっている。
次に、上記パッド５ｂｉ，５ｂｔの平面位置座標データおよびチップマトリクスデータを作成した後、パッドマトリックスウエハ１Ｂ上のチップ４ｂのパッド５ｂｉ（またはパッド５ｂｔ）とプローブカードのプローブ針とを接触させて、上記したオープンコンタクトテストおよびショートコンタクトテストを行い、パッドマトリックスウエハ１Ｂの主面に垂直な方向におけるプローブカード（プローブ針）の位置とパッドマトリックスウエハ１Ｂの位置との間隔を微調整し、評価、検証（パッド５ｂｉ（またはパッド５ｂｔ）とプローブ針との接触上の最適化のための検証）を実行し、プローブ針先端の最適な高さ位置座標のデータを作成する。
このようにして作成されたパッド５ｂｔの座標データは、試作品ウエハ１Ａおよび製品ウエハのウエハテスト工程のスクライブテストキー測定時にウエハプローバのパッド座標（パッド５ａｔの平面座標）データとして使用できる。また、パッド５ｂｉの座標データは、試作品ウエハ１Ａおよび製品ウエハのウエハテスト工程のチップに対するプローブテスト時にウエハプローバのパッド座標（パッド５ａｉの平面座標）データとして使用できる。また、プローブ針先端の最適な高さ位置座標のデータは、試作品ウエハ１Ａおよび製品ウエハのウエハテスト工程のスクライブテストキー測定時およびチップに対するプローブテスト時に、ウエハプローバのプローブカードのコンタクトオーバードライブ条件（すなわち、プローブカード（プローブ針）の最適移動量）として使用できる。また、上記オープンコンタクトテストおよびショートコンタクトテストによって得られたデータは、例えばプローブカードのデバッグに使用できる。プローブカードのデバッグとは、プローブカードのプローブ針先端の座標の設計値と、実物との比較検証のことである。すなわち、プローブカードとパッドマトリックスウエハ１Ｂとの間で、オープンコンタクトテストおよびショートコンタクトテストのパスを確認することにより、プローブカードのプローブ針先端の座標とチップ４ｂのパッド５ｂｉ，パッド５ｂｔの座標とが物理的に合っているか否か、また、プローブカードを介して、テスタのテストヘッドとチップ４ｂのパッド５ｂｉ，５ｂｔとの間で導通がとれているか否か等について検証することができる。この際、万が一上記を満足しない場合は、プローブカードの再設計や再作製を行うことになるので、試作品ウエハ１Ａを用いてプローブカードのデバッグを行うと試作品の納品が大幅に遅れてしまう。これに対して、本実施の形態１では、試作品ウエハ１Ａの前工程の完了前に、パッドマトリックスウエハ１Ｂを用いて、プローブカードのデバッグを行うことができるので、試作品の納期を大幅に短縮できる。
次に、パッドマトリックスウエハ１Ｂを用いて、裏面研磨（バックラッピングまたはバックグラインド）処理の評価および条件出しを行う。図２８および図２９は、裏面研磨処理前後のパッドマトリックスウエハ１Ｂの全体斜視図である。この条件出しでは、パッドマトリックスウエハ１Ｂの裏面を実際に研削または研磨することにより、試作品ウエハ１Ａおよび製品ウエハのバックグラインド処理時に使用する最適な裏面研磨条件（例えば研磨量（研磨時間）、加圧量、研磨材料、研磨パッド材料等）のデータを作成する。
次に、パッドマトリックスウエハ１Ｂを用いて、ダイシング処理の評価および条件出しを行う。図３０は、ダイシング処理後のパッドマトリックスウエハ１Ｂの全体斜視図である。格子状の破線は切断線を示している。この条件出しでは、パッドマトリックスウエハ１Ｂの切断領域６ｂをダイシングソーのダイシング刃で実際に切断することにより、試作品ウエハ１Ａおよび製品ウエハのダイシング処理時に使用する最適なダイシング条件（例えばダイシング刃の回転数、ダイシング刃の移動速度等）のデータを作成する。
次に、ダイシング処理後のパッドマトリックスウエハ１Ｂを用いて、チップ４ｂのピックアップ時の評価および条件出しを行う。この条件出しでは、上記ダイシング処理により切り分けられた個々のチップ４ｂを真空吸着法等により実際にピックアップすることにより、試作品ウエハ１Ａおよび製品ウエハのダイシング処理後のチップのピックアップ処理時に使用する最適なピックアップ条件（真空吸引度、チップの裏面を押すピンの押圧力（最適突出高さ量）等）のデータを作成する。
次に、パッドマトリックスウエハ１Ｂから切り出されたチップ４ｂを用いて、チップ４ｂをチップ搭載領域にボンディングする時の評価および条件出しを行う。図３１は、このチップ４ｂをリードフレーム３０のチップ搭載領域３０ａに搭載する時の様子の一例を示した全体斜視図である。符号の３０ｂはリードを示している。この条件出しでは、上記チップ４ｂの裏面をリードフレーム３０のチップ搭載領域３０ａに実際にボンディングすることにより、試作品ウエハ１Ａおよび製品ウエハのチップボンディング処理時に使用する最適なボンディング条件（ボンディング位置座標、ボンディング圧力、ボンディング材料、ボンディング材の塗布量等）のデータを作成する。
次に、チップ４ｂとリードフレーム３０のリード３０ｂとをボンディングワイヤで接続する時の評価および条件出しを行う。図３２は、チップ４ｂのワイヤボンディング工程および封止工程後の様子の一例を示した全体斜視図である。符号の３１はボンディングワイヤ、符号の３２は樹脂封止体を示している。図３２では図面を見易くするために樹脂封止体３２の内部を透かして見せている。この条件出しでは、チップ４ｂのパッド５ｂｉとリードフレーム３０のリード３０ａとをボンディングワイヤ３１を用いて実際に接続することにより、試作品ウエハ１Ａおよび製品ウエハのワイヤボンディング処理時に使用する最適なボンディング条件（ボンディング位置座標、ボンディング圧力、ワイヤループの高さ等）のデータを作成する。
次に、チップ４ｂを封止する時の評価および条件出しを行う。この条件出しでは、チップ４ｂを、例えばエポキシ系樹脂からなる樹脂封止体３２により実際に封止することにより、試作品ウエハ１Ａおよび製品ウエハのチップの封止処理時に使用する最適な封止条件（封止樹脂材の粘性、温度、封止圧力等）のデータを作成する。また、封止工程後のリード切断および成型に関するデータを作成する。
次に、封止工程後のチップ４ｂとパッケージソケットとのコンタクト条件（ファイナルテスト条件）の評価および条件出しを行う。図３３は、チップ４ｂを含む樹脂封止体３２をパッケージソケット３３に装着した後の様子の一例を示した全体斜視図である。図３３でも図面を見易くするために樹脂封止体３２およびパッケージソケット３３の内部を透かして見せている。符号の３３ａはソケット端子を示している。この条件出しでは、チップ４ｂを内蔵する樹脂封止体３２をパッケージソケット３３に実際に装着することにより、試作品ウエハ１Ａおよび製品ウエハのファイナルテスト時に使用する最適なパッケージソケット３３のコンタクト条件のデータを作成する。パッドマトリックスウエハ１Ｂのチップ４ｂを用いたパッケージソケットのコンタクト条件および評価出しは、上記オープンコンタクトテストおよびショートコンタクトテストと同様に行う。
次に、試作品の製造方法および製造形態について説明する。なお、製品の製造方法および製造形態は試作品の製造方法および製造形態と同じなので説明を省略する。
図３４は、試作品の製造工程と製造形態の一例を示している。符号のＯＰはオプションを意味している。まず、前工程（ウエハファブリケーション）２００では、ｐ型のシリコン等からなるインゴットを切断し、試作品ウエハ１Ａ用のウエハ（ウエハ状の基板２ａ）を用意し、これに製品ウエハの前工程と同様にしてチップを形成し試作品ウエハ（フルプロセスウエハ）１Ａを作成する。この前工程は、一般的に、ウエハファブ（ウエハ工場）ＷＦで行い、アセンブリファブ（アセンブリ工場）ＡＦやテストハウスＴＨでは行っていない。
続いて、ウエハテスト工程２０１では、プローバを用いてテストキー測定およびチップ測定を順に行う。テストキー測定では、プローバのプローブ針２５を試作品ウエハ１Ａの切断領域６ａのパッド５ａｔに接触させてＴＥＧを用いた検査を行う。また、チップ測定では、プローバのプローブ針２５を試作品ウエハ１Ａのチップ４ａ内のパッド５ａｉに接触させてチップ４ｂの良否等を検査する。これらの測定時に、上記パッドマトリックスウエハ１Ｂを用いて作成された、パッド座標やチップ座標のデータを使用する。このウエハテスト工程は、ウエハファブＷＦ、アセンブリファブＡＦおよびテストハウスＴＨのいずれかで行う場合がある。ウエハテスト工程をアセンブリファブＡＦやテストハウスＴＨで行う場合は、試作品ウエハ１Ａに対するウエハテスト工程前に、パッドマトリックスウエハ１Ｂで得られた上記各種のデータをアセンブリファブＡＦやテストハウスＴＨに提供するか、あるいはパッドマトリックスウエハ１Ｂ自体をアセンブリファブＡＦやテストハウスＴＨに提供し、テスト工程の条件を決めるように依頼する。その後、試作品ウエハ１ＡをアセンブリファブＡＦやテストハウスＴＨに提供し、上記パッドマトリックスウエハ１Ｂで得られた各種のテスト条件により試作品ウエハ１Ａのテストをするように依頼する。これにより、試作品ウエハ１Ａの前工程からウエハテストへの移行をスムーズに行うことができ、試作品の納期を短縮できる。
その後、裏面研磨工程およびダイシング工程２０２では、試作品ウエハ１Ａの裏面に対して研削・研磨処理を施した後、試作品ウエハ１Ａの切断領域６ａをダイシングソーのダイシング刃で切断し、個々のチップ４ａを切り出す。これらの工程時に、上記パッドマトリックスウエハ１Ｂを用いて作成された裏面研磨条件やダイシング条件を使用する。この裏面研磨工程およびダイシング工程は、ウエハファブＷＦおよびアセンブリファブＡＦのいずれかで行う場合がある。これらの工程をアセンブリファブＡＦで行う場合は、試作品ウエハ１Ａに対する裏面研磨工程前に、パッドマトリックスウエハ１Ｂで得られた上記裏面研磨条件やダイシング条件のデータをアセンブリファブＡＦに提供するか、あるいはパッドマトリックスウエハ１Ｂ自体をアセンブリファブＡＦに提供し、上記後工程時の条件を決めるように依頼する。その後、試作品ウエハ１ＡをアセンブリファブＡＦに提供し、上記パッドマトリックスウエハ１Ｂで得られた各種の条件により試作品ウエハ１Ａに対して各処理をするように依頼する。
その後、組立（アセンブリ）工程２０３では、試作品ウエハ１Ａから切り出された良品のチップ４ａをリードフレーム３０のチップ搭載領域３０ａにボンディングした後、ワイヤボンディング工程、樹脂封止工程、リード切断工程およびリード成型工程を経て試作品３５を製造する。これらの工程時に、上記パッドマトリックスウエハ１Ｂを用いて作成されたチップボンディング条件、ワイヤボンディング条件、樹脂封止条件、リード切断および成型条件を使用する。これらの工程は、ウエハファブＷＦおよびアセンブリファブＡＦのいずれかで行う場合がある。これらの工程をアセンブリファブＡＦで行う場合は、試作品３５の組立工程前に、パッドマトリックスウエハ１Ｂで得られた上記各種の条件のデータをアセンブリファブＡＦに提供するか、あるいはパッドマトリックスウエハ１Ｂ自体をアセンブリファブＡＦに提供し、上記後工程時の条件を決めるように依頼する。その後、試作品ウエハ１ＡをアセンブリファブＡＦに提供し、上記パッドマトリックスウエハ１Ｂで得られた各種の条件により試作品ウエハ１Ａに対して各処理をするように依頼する。
その後、ファイナルテスト工程２０４では、チップ４ａを内蔵する樹脂封止体３２をパッケージソケットに装着し、試作品３５に対して電気的な試験を行う。この工程時に、上記パッドマトリックスウエハ１Ｂのチップ４ｂを用いて作成されたパッケージソケットのコンタクト条件を使用する。この工程は、ウエハファブＷＦ、アセンブリファブＡＦおよびテストハウスＴＨのいずれかで行う場合がある。これらの工程をアセンブリファブＡＦやテストハウスＴＨで行う場合は、試作品３５のファイナルテスト工程前に、パッドマトリックスウエハ１Ｂで得られたパッケージソケットのコンタクト条件のデータをアセンブリファブＡＦやテストハウスＴＨに提供するか、あるいはパッドマトリックスウエハ１Ｂ自体をアセンブリファブＡＦやテストハウスＴＨに提供し、上記テスト工程時の条件を決めるように依頼する。その後、試作品ウエハ１ＡをアセンブリファブＡＦまたはテストハウスＴＨに提供し、上記パッドマトリックスウエハ１Ｂで得られた各種のテスト条件により試作品ウエハ１Ａに対してテストをするように依頼する。
（実施の形態２）
本実施の形態２では、製品のチップの配線構成がダマシン配線構成とされている場合の一例を説明する。
図３５は、試作品ウエハ１Ａのチップ４ａの要部断面図の一例を示している。なお、本実施の形態２の試作品ウエハ１Ａの平面構成は前記実施の形態１と同じなので説明を省略する。また、本実施の形態２の製品ウエハの構成も本実施の形態２で説明する試作品ウエハ１Ａと同じなので、その説明を省略する。
絶縁層１５ａ上には、複数層の絶縁層３８と絶縁層３９とが交互に積層されている。絶縁層３８は、例えば窒化シリコンからなり、絶縁層３９は、例えば酸化シリコンからなる。絶縁層３９を、酸化シリコンよりも低誘電率な絶縁材料で形成しても良い。その低誘電率な絶縁材料としては、例えばポリアリルエーテル（ＰＡＥ）系材料のＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁耐圧＝３．０〜３．５ＭＶ／Ｖｍ）またはＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）等がある。ＰＡＥ系材料に代えて、ＳｉＯＣ系材料、ＳｉＯＦ系材料、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。ＳｉＯＣ系材料としては、例えばＢｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝２．７〜２．４、耐熱温度＝４５０℃）、ＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）等がある。
絶縁層３８，３９には、孔や配線溝等のような配線開口部が形成されており、その配線開口部内に導体が埋め込まれることでプラグ４０や複数層の配線層（埋込配線）４１ａ〜４１ｅが形成されている。下層の配線層４１ａ，４１ｂは、配線溝内に導体が埋め込まれて成り、シングルダマシン法で形成されている。すなわち、配線層４１ａ，４１ｂは、絶縁層３８，３９に配線溝を形成した後、配線溝内を含む絶縁層３９上に導体層を形成し、さらに配線溝内のみに導体層が残されるように、導体層をＣＭＰ法で研磨することで形成されている。配線層４１ａの主配線材料は、例えばタングステンからなり、その外周（側面および底面）は、例えばチタンとその上の窒化チタンとの積層膜で形成されたバリアメタル層で覆われている。配線層４１ｂの主配線材料は、例えば銅（Ｃｕ）からなり、その外周（側面および底面）は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）または窒化チタン等のような銅の拡散抑制用のバリアメタル層で覆われている。上層の配線層４１ｃ〜４１ｅは、配線溝および孔内に導体が埋め込まれて成り、デュアルダマシン法で形成されている。すなわち、配線層４１ｃ〜４１ｅは、絶縁層３８，３９に配線溝とその配線溝の底面から下層の配線層に達する孔とを形成した後、配線溝および孔内を含む絶縁層３９上に導体層を形成し、さらに配線溝および孔内のみに導体層が残されるように、導体層をＣＭＰ法で研磨することで形成されている。配線層４１ｃ〜４１ｅの構成材料自体は、配線層４１ｂと同じである。
次に、このようなダマシン配線構成を有する半導体装置の場合のパッドマトリックスウエハ１Ｂの一例を説明する。図３６は、本実施の形態２のパッドマトリックスウエハ１Ｂの要部断面図の一例を示している。基板２ｂからプラグ１９ａが形成されている層までの構成は、前記実施の形態１の図８と同じである。ここでは３層配線構成を例示している。下層から配線層４１ａ，４１ｃおよびパッド５ｂｉ（またはパッド５ｂｔ）が設けられており、これらは互いに電気的に接続されている。絶縁層３８，３９については、試作品および製品の絶縁層３８，３９に合わせる。例えば試作品および製品で絶縁層３９の材料として低誘電率な絶縁材料を採用する場合は、パッドマトリックスウエハ１Ｂの絶縁層３９も低誘電率な絶縁材料とする。絶縁層３９の材料が低誘電率な絶縁材料の場合、基板や他の部材との接合強度が酸化シリコンの場合に比べて弱いので事前に接合強度の試験や評価が必要である。本実施の形態２の場合、パッドマトリックスウエハ１Ｂを用い、低誘電率な絶縁材料からなる絶縁層３９と各部材（例えば基板２ｂ，配線層４１ａ〜４１ｅ）との接合強度の評価や条件出しができる。それ以外のパッドマトリックスウエハ１Ｂを用いた各種条件および評価出し方法、それによって得られたデータを用いて試作品や製品を製造する方法等は前記実施の形態１と同じなので説明を省略する。
本実施の形態２によれば、製品がダマシン配線構成を有する場合でも試作品出荷期間を短縮できるので、半導体装置の納期を短縮することができる。
（実施の形態３）
本実施の形態３においては、製品のチップがウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術を用いて製造される場合の適用例について説明する。ＷＰＰ技術は、前工程を経てウエハに形成された複数のチップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す工程を有する技術である。
最初に、ＷＰＰによる試作品の製造工程の一例を図３７〜図４１により説明する。図３７〜図４１はＷＰＰによる試作品の製造工程の説明図である。なお、製品の製造方法は試作品の製造方法と同じなので説明を省略する。
図３７は、前工程後の試作品ウエハ１Ａの全体平面図の一例を示している。ここでは、試作品ウエハ１Ａの主面の各チップ４ａの幅方向中央に複数のパッド５ａｉがチップ４ａの長手方向に沿って配置されている場合（センターパッド配置）が例示されている。
続く図３８は、再配置配線層形成工程後の試作品ウエハ１Ａの全体平面図の一例を示している。再配置配線４５は、チップ４ａのパッド５ａｉと、チップ４ａを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線であって、前工程の寸法に律則されるパッド５ａｉと、パッケージング工程の寸法に律則される実装電極との寸法上の整合をとる機能を有する配線である。すなわち、上記実装電極の寸法（電極自体の寸法および隣接間隔やピッチ等）は配線基板側の寸法に律則されるため、パッド５ａｉの寸法（パッド自体の寸法および隣接間隔やピッチ等）よりも相対的に大きな寸法が必要となる。このため、前工程に律則される微細なパッド５ａｉをそのまま実装電極に使用することはできない。そこで、パッド５ａｉを再配置配線４５を通じてチップ４ａ主面の比較的大面積の空き領域に引き出し、その領域に相対的に大きな寸法の実装電極を配置するようにしてある。
図３９は、図３８の試作品ウエハ１Ａの要部断面図の一例を示している。上記再配置配線４５は、表面保護層１７上に形成されており、表面保護層１７に形成された開口部１８を通じてパッド５ａｉと電気的に接続されている。再配置配線４５は、例えばクロム等のようなバリアメタル層上に銅等のような主配線形成用導体層が堆積されることで形成されている。ただし、再配置配線４５のバリアメタル層は、クロム（Ｃｒ）に限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン（ＴｉＷ）、窒化チタンまたはタングステンでも良い。また、表面保護層１７上には、封止樹脂層４６が再配置配線４５を覆うように形成されている。この封止樹脂層４６は、例えば感光性ポリイミド樹脂等からなる。この封止樹脂層４６の一部には開口部４７が形成されており、その開口部４７を通じてバンプ下地金属層４８と再配置配線４５とが電気的に接続されている。バンプ下地金属層４８は、例えばクロム、クロム−銅合金および金（Ａｕ）を下層から順に形成してなる。なお、絶縁層１５には、前記図５や図３５と同様に配線層が形成されているが、図面を見易くするため省略する。
続く図４０は、半田バンプ電極形成工程後の試作品ウエハ１Ａの一例の全体平面図を示している。また、図４１は、図４０の試作品ウエハ１Ａの要部断面図を示している。半田バンプ電極４９は、例えば鉛−錫等からなる断面突状の電極であり、バンプ下地金属層４８と電気的に接続されている。
以上のような工程の後、上記裏面研磨およびダイシング工程を経て、試作品ウエハ１Ａからチップ４ａを切り出す。各チップ４ａは、この段階で既にＣＳＰ（Chip Size Package）構造となる。続いて、チップ４ａを配線基板上に実装する。この時、チップ４ａの半田バンプ電極形成面を配線基板に向け、チップ４ａの半田バンプ電極４９を、配線基板のランドと接合し、これらを電気的に接続する（フリップチップボンディング）。
次に、製品のチップがＷＰＰ技術を用いて製造される場合に使用するパッドマトリックスウエハ１Ｂの一例を説明する。図４２は、本実施の形態３のパッドマトリックスウエハ１Ｂの要部断面図の一例を示している。基板２ｂから表面保護層１７までの構成は、前記実施の形態１の図８と同じである。表面保護層１７上には再配置配線４５が形成されている。再配置配線４５は開口部１８を通じてパッド５ｂｉ（またはパッド５ｂｔ）と電気的に接続されている。また、表面保護層１７上には、再配置配線４５を覆うように封止樹脂層４６が形成されている。封止樹脂層４６上には、バンプ下地金属層４８が形成されている。バンプ下地金属層４８は、開口部４７を通じて再配置配線４５と電気的に接続されている。バンプ下地金属層４８上には半田バンプ電極４９が形成されている。本実施の形態３では、パッドマトリックスウエハ１Ｂを用いて、上記フリップチップボンディング時の条件および評価出しができる。それ以外のパッドマトリックスウエハ１Ｂを用いた各種条件および評価出し方法、それによって得られたデータを用いて試作品や製品を製造する方法等は前記実施の形態１と同じなので説明を省略する。
本実施の形態３によれば、製品がＷＰＰ技術を用いる場合でも試作品出荷期間を短縮できるので、半導体装置の納期を短縮することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１，２では、チップと実装部材（リードフレームや配線基板）とを電気的に接続する手法としてワイヤボンディング法を用いた場合ついて説明したが、これに限定されるものではなく、チップと実装基板とをバンプ電極により電気的に接続するフリップチップボンディング法を用いても良い。この場合、チップ２ａのパッド５ａｉおよびチップ２ｂのパッド５ｂｉに、パッド下地金属層４８を介して半田バンプ電極４９が接続されるような構成とされる。
また、前記実施の形態１〜３では、１つのチップを１つのパッケージ内に封止する構成の半導体装置の製造方法に適用した場合について説明したが、これに限定されるものではなく、例えばＳＩＰ（System In Package）やモジュール等のように複数のチップを１つのパッケージ内に封止し、１パッケージ内に所望のシステムを構成するような半導体装置の製造方法にも適用できる。この場合、システムを構成する複数のチップの組立工程時に使用する条件や評価出しを先行して行えるので、試作品出荷期間を大幅に短縮でき、半導体装置の納期を大幅に短縮できる。
また、チップのパッドのピッチが狭い製品、パッドの数が多い製品、パッドの配置が頻繁に変更される製品などに適用することが好ましい。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば液晶装置やマイクロマシンの製造方法にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の製造フロー図である。 本発明の一実施の形態である半導体装置の製造工程における第１ウエハおよび第２ウエハの製造タイミングを説明する説明図である。 第１ウエハの一例の全体平面図である。 図３の第１ウエハの要部拡大平面図である。 図３および図４の第１ウエハの一例の要部断面図である。 第２ウエハの一例の全体平面図である。 図６の第２ウエハの要部拡大平面図である。 図６および図７の第２ウエハの一例の要部断面図である。 図８の第２ウエハの回路の等価回路図である。 図９の等価回路図をさらに簡略して示した等価回路図である。 半導体装置の入力回路部の回路図である。 オープンコンタクトテストおよびショートコンタクトテスト時の第２ウエハの要部断面図である。 オープンコンタクトテスト時の第２ウエハの回路の直流等価回路図である。 オープンコンタクトテスト時における電圧固定の電流モニタ方式の説明図である。 オープンコンタクトテスト時における電流固定の電圧モニタ方式の説明図である。 ショートコンタクトテスト時の第２ウエハの回路の直流等価回路図である。 ショートコンタクトテスト時における電圧固定の電流モニタ方式の説明図図である。 ショートコンタクトテスト時における電流固定の電圧モニタ方式の説明図である。 第２ウエハの製造工程中の要部断面図である。 図１９に続く第２ウエハの製造工程中の要部断面図である。 図２０に続く第２ウエハの製造工程中の要部断面図である。 図２１に続く第２ウエハの製造工程中の要部断面図である。 図２２に続く第２ウエハの製造工程中の要部断面図である。 図２３に続く第２ウエハの製造工程中の要部断面図である。 図２４に続く第２ウエハの製造工程中の要部断面図である。 図２５に続く第２ウエハの製造工程中の要部断面図である。 図２６に続く第２ウエハの製造工程中の要部断面図である。 裏面研磨処理前の第２ウエハの全体斜視図である。 裏面研磨処理後の図２８の第２ウエハの全体斜視図である。 ダイシング処理後の第２ウエハの全体斜視図である。 第２ウエハから切り出されたチップをリードフレームのチップ搭載領域に搭載する時の様子の一例を示した全体斜視図である。 第２ウエハから切り出されたチップのワイヤボンディング工程および封止工程後の様子の一例を示した全体斜視図である。 第２ウエハから切り出されたチップの封止工程後のファイナルテスト時の様子の一例を示した全体斜視図である。 第１ウエハの製造工程の一例の説明図である。 本発明の他の実施の形態である半導体装置の製造工程における第１ウエハの一例の要部断面図である。 図３５の構成の半導体装置の製造工程で用いる第２ウエハの一例の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程における第１ウエハの一例の全体平面図である。 再配置配線層形成工程後の第１ウエハの一例の全体平面図である。 図３８の第１ウエハの一例の要部断面図である。 図３８に続く半田バンプ電極形成工程後の第１ウエハの一例の全体平面図である。 図４０の第１ウエハの一例の要部断面図である。 図４１の構成の半導体装置の製造工程で用いる第２ウエハの一例の要部断面図である。
符号の説明
１Ａ 試作品用のウエハ（第１ウエハ）
１Ｂ パッドマトリックスウエハ（第２ウエハ）
２ａ，２ｂ 半導体基板
３ａ，３ｂ ノッチ
４ａ，４ｂ チップ
５ 導体層
５ａｉ，５ｂｉ パッド（外部端子）
５ａｔ，５ｂｔ パッド（外部端子）
５ｃｉ パッド
６ａ，６ｂ 切断領域
７ａ，７ｂ アライメントマーク
１０ 分離部
１１ ｎ型の半導体領域
１２ ゲート絶縁膜
１３ ゲート電極
１５ａ〜１５ｆ 絶縁層
１６ａ〜１６ｅ 配線層
１７ 表面保護層
１７ａ，１７ｂ 保護層
１８ 開口部
１９ 導体層
１９ａ〜１９ｆ プラグ
２１ ｎ型の半導体領域
２２ａ 絶縁層
２５ プローブ針
２７ スルーホール
３０ リードフレーム
３０ａ チップ搭載領域
３０ｂ リード
３１ ボンディングワイヤ
３２ 樹脂封止体
３３ パッケージソケット
３３ａ ソケット端子
３５ 試作品
３８ 絶縁層
３９ 絶縁層
４０ プラグ
４１ａ〜４１ｅ 配線層
４５ 再配置配線
４６ 封止樹脂層
４７ 開口部
４８ バンプ下地金属層
４９ 半田バンプ電極
Ｑｎ ＭＯＳ・ＦＥＴ
Ｄ ｐｎ接合ダイオード
Ｄｐ１，Ｄｐ２ 保護ダイオード
ＬVcc，ＬVss 電源配線
ＩＮＶ 入力インバータ回路
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
Ｉ１，Ｉ２ 電流
Ｖｓｓ 基準電圧
Ｉｓｓ 基準電流
Ｖｐｓ 電圧
Ｉｐ 電流
Ｉｐｓ 電流
Ｖｐ 電圧
ＰＲ１〜ＰＲ３ フォトレジスト膜
ＷＦ ウエハファブ
ＡＦ アセンブリファブ
ＴＨ テストハウス

Claims (15)

  1. 製品ウエハと同一の前工程を経たチップ及び外部端子を持つ第１ウエハの後工程またはテスト工程に先行して、前記第１ウエハの前工程数より少ない前工程数で形成されるチップを持ち、かつ、前記第１ウエハの前記チップおよび前記外部端子と同一に配置されたチップおよび外部端子を持つ第２ウエハを用いて前記後工程またはテスト工程の製造条件を決める工程を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記第２ウエハの前工程は、前記第２ウエハにｐｎ接合を形成するための半導体領域を形成する工程、前記第２ウエハ上に配線を形成する工程、またはそれらの両方の工程を有することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件は、前記第１ウエハの前記外部端子、前記チップまたは前記外部端子および前記チップの両方の平面位置座標データを含むことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件は、前記第１ウエハの前記ウエハテストで用いるプローブカードのプローブ針の高さ位置座標データを含むことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記プローブ針の高さ位置座標データは、前記第２ウエハに形成されたｐｎ接合部にバイアスを加えた際に測定された電気的測定値に基づいて作成されることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件を用いて、前記第１ウエハに対する後工程を行うことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件は、前記第１ウエハの裏面研磨工程、ダイシング工程または前記裏面研磨工程およびダイシング工程の両方の工程時に使用する処理条件データを含むことを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件は、前記第１ウエハから切り出されたチップのピックアップ工程、前記第１ウエハから切り出されたチップのボンディング工程、前記第１ウエハから切り出されたチップの外部端子のボンディング工程または前記第１ウエハから切り出されたチップの封止工程あるいはそれらの工程のうちの選択された２つ以上の工程に用いる処理条件データを含むことを特徴とする半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、前記第２ウエハを用いて作成された前記製造条件は、前記第１ウエハから切り出されたチップを封止した後、前記パッケージングされたチップを試験する際に用いるデータを含むことを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記データは、前記第２ウエハに形成されたｐｎ接合部にバイアスを加えた際に測定された電気的測定値に基づいて作成されることを特徴とする半導体装置の製造方法。
  11. （ａ）製品ウエハと同一の前工程を経て前工程を完了した第１ウエハを用意する工程と、
    （ｂ）前記第１ウエハの前工程後の工程時に使用される製造条件作成に寄与する第２ウエハを、前記第１ウエハの前工程完了前に用意する工程とを有することを特徴とする半導体装置の製造方法。
  12. （ａ）製品ウエハと同一の前工程を経て前工程を完了した第１ウエハを用意する工程と、
    （ｂ）前記第１ウエハに対する前工程後の工程時に使用される製造条件作成に寄与する第２ウエハを、前記第１ウエハの前工程完了前に用意する工程と、
    （ｃ）前記第２ウエハを用いて、前記第１ウエハの前工程後の工程時に使用される製造条件を作成する工程と、
    （ｄ）前記第２ウエハを用いて作成された前記製造条件を用いて、前記第１ウエハに対する前工程後の工程の各種の処理を行い、試作品を製造する工程と、
    （ｅ）前記試作品に基づいて、第３ウエハに製品用のチップを形成する工程とを有することを特徴とする半導体装置の製造方法。
  13. 請求項１４記載の半導体装置の製造方法において、前記第１、第２、第３ウエハのチップおよび外部端子の配置が同一であることを特徴とする半導体装置の製造方法。
  14. 第１の製造会社において、製品ウエハと同一の前工程を経たチップ及び外部端子を持つ第１ウエハの製造が完了する前に、前記第１ウエハの前工程数より少ない前工程数で形成されるチップを持ち、かつ、前記第１ウエハの前記チップおよび前記外部端子と同一に配置されたチップおよび外部端子を持つ第２ウエハを第２の製造会社またはテスト会社に送って、前記第１ウエハの組立工程またはテスト工程の条件を決めるよう依頼し、しかる後、前記第１の製造会社から前記第１ウエハを前記第２の製造会社または前記テスト会社へ送って、前記組立条件またはテスト条件を用いて前記第１ウエハへの組立またはテストを依頼することを特徴とする半導体装置の製造方法。
  15. 第２の製造会社またはテスト会社は、第１の製造会社において製品ウエハと同一の前工程を経たチップ及び外部端子を持つ第１ウエハの製造が完了する前に、前記第１ウエハの前工程数より少ない前工程数で形成されるチップを持ち、かつ、前記第１ウエハの前記チップおよび前記外部端子と同一に配置されたチップおよび外部端子を持つ第２ウエハを入手して、前記第１ウエハの組立工程またはテスト工程の条件を決定し、しかる後、前記第１の製造会社から提供される前記第１ウエハについて前記組立条件またはテスト条件にて前記第１ウエハの組立またはテストを行うことを特徴とする半導体装置の製造方法。
JP2004080621A 2004-03-19 2004-03-19 半導体装置の製造方法 Pending JP2005268611A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004080621A JP2005268611A (ja) 2004-03-19 2004-03-19 半導体装置の製造方法
US11/037,168 US20050208684A1 (en) 2004-03-19 2005-01-19 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004080621A JP2005268611A (ja) 2004-03-19 2004-03-19 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005268611A true JP2005268611A (ja) 2005-09-29

Family

ID=34986877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004080621A Pending JP2005268611A (ja) 2004-03-19 2004-03-19 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050208684A1 (ja)
JP (1) JP2005268611A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173419A (ja) * 2005-12-21 2007-07-05 Matsushita Electric Ind Co Ltd 半導体装置
JP2007258429A (ja) * 2006-03-23 2007-10-04 Fujitsu Ltd レイアウト決定方法、半導体装置の製造方法、プログラム及び記憶媒体
CN111354744A (zh) * 2020-04-03 2020-06-30 武汉华星光电技术有限公司 阵列基板检测键及显示面板

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268440B2 (en) * 2005-01-09 2007-09-11 United Microelectronics Corp. Fabrication of semiconductor integrated circuit chips
JP2006196668A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 半導体装置及びその製造方法
JP2006210438A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置およびその製造方法
JP2006303242A (ja) * 2005-04-21 2006-11-02 Orion Denki Kk プリント基板を備えた電子機器
JP4744980B2 (ja) * 2005-08-25 2011-08-10 株式会社東芝 パターン検証方法、そのプログラム、半導体装置の製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP5123559B2 (ja) * 2007-05-11 2013-01-23 株式会社日立製作所 半導体装置およびその製造方法
US20080315436A1 (en) * 2007-06-20 2008-12-25 Broadcom Corporation Semiconductor wafer that supports multiple packaging techniques
KR100891531B1 (ko) * 2007-09-10 2009-04-03 주식회사 하이닉스반도체 패턴 정렬 불량 검출 장치
US8056025B1 (en) * 2008-02-21 2011-11-08 Altera Corporation Integration of open space/dummy metal at CAD for physical debug of new silicon
US7955877B2 (en) * 2009-03-17 2011-06-07 Freescale Semiconductor, Inc. Method for simulating long-term performance of a non-volatile memory by exposing the non-volatile memory to heavy-ion radiation
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
IT1400096B1 (it) * 2010-05-12 2013-05-17 St Microelectronics Srl Processo di fabbricazione di circuiti elettronici integrati e circuiti cosi' ottenuti
US8710681B2 (en) 2012-05-31 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation rings for blocking the interface between package components and the respective molding compound
US9048149B2 (en) * 2013-07-12 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-alignment structure for wafer level chip scale package
US9772372B2 (en) * 2014-01-30 2017-09-26 Texas Instruments Incorporated Kill die subroutine at probe for reducing parametric failing devices at package test
JP6377936B2 (ja) * 2014-04-01 2018-08-22 エイブリック株式会社 半導体ウェハ
CN112103203B (zh) * 2020-11-10 2021-02-23 晶芯成(北京)科技有限公司 半导体测试结构及其形成方法、半导体器件的测试方法
CN116909590B (zh) * 2023-09-07 2023-12-01 宜宾本信电子科技有限公司 一种液晶屏otp烧录治具

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173419A (ja) * 2005-12-21 2007-07-05 Matsushita Electric Ind Co Ltd 半導体装置
JP4663510B2 (ja) * 2005-12-21 2011-04-06 パナソニック株式会社 半導体装置
JP2007258429A (ja) * 2006-03-23 2007-10-04 Fujitsu Ltd レイアウト決定方法、半導体装置の製造方法、プログラム及び記憶媒体
US7587703B2 (en) 2006-03-23 2009-09-08 Fujitsu Microelectronics Limited Layout determination method, method of manufacturing semiconductor devices, and computer readable program
CN111354744A (zh) * 2020-04-03 2020-06-30 武汉华星光电技术有限公司 阵列基板检测键及显示面板
CN111354744B (zh) * 2020-04-03 2021-04-27 武汉华星光电技术有限公司 阵列基板检测键及显示面板
WO2021196307A1 (zh) * 2020-04-03 2021-10-07 武汉华星光电技术有限公司 阵列基板检测键及显示面板
US11527450B2 (en) 2020-04-03 2022-12-13 Wuhan China Star Optoelectronics Technology Co., Ltd. TEG test key of array substrate and display panel

Also Published As

Publication number Publication date
US20050208684A1 (en) 2005-09-22

Similar Documents

Publication Publication Date Title
US20050208684A1 (en) Manufacturing method of semiconductor device
US11476203B2 (en) Die-to-die routing through a seal ring
US10775426B2 (en) System and method for electrical testing of through silicon vias (TSVs)
KR101998927B1 (ko) Esd 테스트를 위한 반도체 디바이스 및 집적 회로와 이를 테스트하는 방법
US10161965B2 (en) Method of test probe alignment control
US7456479B2 (en) Method for fabricating a probing pad of an integrated circuit chip
US7934429B2 (en) Stress-distribution detecting semiconductor package group and detection method of stress distribution in semiconductor package using the same
US10283424B1 (en) Wafer structure and packaging method
US8710630B2 (en) Mechanisms for marking the orientation of a sawed die
US20140065729A1 (en) Semiconductor apparatus having tsv and testing method thereof
US20030034489A1 (en) Apparatus and method for a production testline to monitor CMOS SRAMs
US6734572B2 (en) Pad structure for bonding pad and probe pad and manufacturing method thereof
US9455190B2 (en) Semiconductor apparatus having TSV and testing method thereof
JP3395747B2 (ja) 半導体集積回路の製造方法
US8237450B2 (en) Method of testing insulation property of wafer-level chip scale package and TEG pattern used in the method
Jozwiak et al. Integrating through-wafer interconnects with active devices and circuits
US6348364B1 (en) Navigation using 3-D detectable pattern
KR100920041B1 (ko) 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법
WO2024035717A1 (en) Bonded debugging elements for integrated circuits and methods for debugging integrated circuits using same
CN117790471A (zh) 半导体器件和包括该半导体器件的半导体封装
Reiter et al. Bad vias are the cause for electrical test yield losses after plastic chip assembly
JM Veendrick et al. Testing, yield, packaging, debug and failure analysis