CN117790471A - 半导体器件和包括该半导体器件的半导体封装 - Google Patents

Abstract

提供了一种半导体器件和包括该半导体器件的半导体封装，该半导体器件包括：基板，包括元件区和限定元件区的划道区；以及一个或更多个测试元件组，布置在基板上，并且包括用于特性评估的一个或更多个测试元件和用于施加测试信号以测试一个或更多个测试元件的一个或更多个测试焊盘，其中所有的所述一个或更多个测试焊盘在水平方向上与元件区间隔开。

Description

半导体器件和包括该半导体器件的半导体封装

技术领域

发明构思的方面涉及半导体器件和包括该半导体器件的半导体封装，更具体地，涉及包括测试焊盘的半导体器件和包括该半导体器件的半导体封装。

背景技术

如在这里描述的，半导体器件可以指半导体芯片或半导体封装，或者可以指例如在被分离之前形成在晶片上的一组半导体芯片。在集成了许多单位半导体芯片的传统半导体器件中，单位半导体芯片可以排列成阵列，通过形成在相邻单位半导体芯片之间的划道(scribe lane)被分离，用于单个晶体管元件等的特性评估元件可以形成在每个单位半导体芯片上，并且用于施加测试信号以测试特性评估元件的一个或更多个测试焊盘被包括在芯片区中。额外的测试焊盘和测试电路可以被包括在划道区中。每个半导体芯片可以在沿着划道区被锯切的同时被分离。

通常，在诸如硅的半导体基板上形成的半导体器件通过一系列单元工艺制造，该系列单元工艺包括多个层的层压工艺、杂质的掺杂工艺、用于这些层的图案化的光刻工艺、和蚀刻工艺。为了确定每个单元工艺是否已经被精确地执行以适合设计，可以使用测试电路和测试焊盘来检测在每个单元工艺结束时制造的半导体器件诸如晶体管、电容器、电阻器和电感器中的缺陷，或者评估这些器件的参数特性。

发明内容

发明构思的方面提供了具有改善的可靠性的半导体器件和包括该半导体器件的半导体封装。

发明构思的方面提供了具有减少的工艺操作的半导体器件和包括该半导体器件的半导体封装。

根据发明构思的一方面，一种半导体器件包括：基板，包括元件区和限定并围绕元件区的划道区；以及一个或更多个测试电路，布置在基板上，并且包括用于特性评估的一个或更多个测试元件和用于施加测试信号的一个或更多个测试焊盘，该测试信号用于测试所述一个或更多个测试元件，其中所有的所述一个或更多个测试焊盘在水平方向上与元件区间隔开。

根据发明构思的另一方面，一种半导体器件包括：基板，该基板包括元件区和限定并围绕该元件区的划道区；以及一个或更多个测试元件电路，布置在基板上，并且包括用于特性评估的一个或更多个测试元件、以及电连接到所述一个或更多个测试元件中的第一测试元件并且用于施加测试信号的一个或更多个第一测试焊盘，该测试信号用于测试所述一个或更多个测试元件，其中所有的所述一个或更多个第一测试焊盘布置于在水平方向上在元件区外部的焊盘区中，所述一个或更多个测试元件包括布置在划道区中的一个或更多个第一测试元件和布置在元件区中的一个或更多个第二测试元件，所述一个或更多个测试元件电路进一步包括布置在元件区中并电连接到所述一个或更多个相应的第二测试元件的一个或更多个第二焊盘，所述一个或更多个第二焊盘形成在与所述一个或更多个第一测试焊盘相同的垂直高度处，并且在第一水平方向上，所述一个或更多个第一测试焊盘中的每个测试焊盘的至少一个边缘比所述一个或更多个第二焊盘中的每个第二焊盘的每个边缘的长度长。

根据发明构思的另一方面，一种半导体封装包括：中介层(interposer)；第一半导体芯片，布置在中介层上并包括元件区和限定并围绕元件区的划道区；多个第二半导体芯片，顺序堆叠在第一半导体芯片上；模制层，在第一半导体芯片上围绕所述多个第二半导体芯片；以及一个或更多个测试元件组，布置在第一半导体芯片上，并且包括用于特性评估的一个或更多个测试元件和用于施加测试信号的一个或更多个测试焊盘，该测试信号用于测试所述一个或更多个测试元件。所有的所述一个或更多个测试焊盘在水平方向上与元件区间隔开。

附图说明

通过以下结合附图的详细描述，发明构思的实施例将被更清楚地理解，其中：

图1是根据一实施例的包括测试元件组的半导体器件的平面布局；

图2A是根据一实施例的由图1的“II”指示的部分的放大平面布局；

图2B是根据一实施例的由图1的“III”指示的部分的放大平面布局；

图3是根据一实施例的包括测试元件组的半导体器件的平面布局；

图4是根据一实施例的由图3的“IV”指示的部分的放大平面布局；

图5是根据一实施例的包括测试元件组的半导体器件的平面布局；

图6是根据一实施例的图5的部分VI的放大平面布局；和

图7是根据一实施例的半导体封装的截面图。

具体实施方式

在下文中，将参照附图详细描述发明构思的实施例。在附图中，相同的附图标记用于相同的部件，并且将省略其多余的描述。

图1是根据一实施例的包括测试元件组的半导体器件的平面布局。图2A是根据一实施例的图1的部分II的放大平面布局，图2B是根据一实施例的图1的部分III的放大平面布局。

参照图1和图2A，半导体器件100可以包括布置在基板102上的测试元件组110和保护环120。

基板102包括元件区CR(也称为芯片区)和划道区SCR。划道区SCR是划道的在半导体基板(诸如晶片)上的元件区CR之间形成的部分。划道区SCR在切单(singulation)之后保留在个体化的器件(例如，芯片)上，并且对于每个器件，可以沿着基板102的边缘布置以围绕元件区CR。因此，划道区SCR可以限定元件区CR。例如，可以在晶片上以阵列图案形成的半导体器件之间(例如，在半导体芯片之间)形成划道，并且当半导体器件被从彼此切单(例如，切割)时，它们可以沿着划道被切割，并且划道的部分可以保留在切单后的半导体器件上以形成划道区SCR。

基板102可以包括硅(Si)或由硅(Si)形成。可选地，基板102可以包括半导体材料或由半导体材料形成，半导体材料是诸如锗(Ge)、或者化合物半导体诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)形成。基板102可以具有有源表面和与有源表面相对的非有源表面。包括各种类型的独立器件的半导体器件可以形成在基板102的有源表面上。多个独立器件可以包括各种微电子器件(诸如金属氧化物半导体场效应晶体管(MOSFET)，诸如互补金属绝缘体半导体(CMOS)晶体管)、图像传感器(诸如大规模集成电路(LSI)、CMOS成像传感器(CIS)等)、微机电系统(MEMS)、有源器件、无源器件等。

多个独立的器件可以电连接到基板102的导电区域。导电区域可以指包括用于在独立器件和另一半导体器件之间进行通信的连接端子或其他导电元件的区域。半导体器件可以进一步包括至少两种不同类型的多个独立器件，并且可以包括将多个独立器件与基板102的导电区域电连接的导电布线或导电插塞。此外，多个独立器件可以分别通过绝缘层与其他相邻的独立器件电分离。

在切单之前，基板102可以包括一个或更多个半导体芯片SC。尽管图1示出了一个基板102包括四个半导体芯片SC，但是本公开不限于此。例如，在切单之前，一个基板102可以包括三个或更少的半导体芯片SC，或者五个或更多的半导体芯片SC。因此，在切单之后，划道区SCR可以围绕每个单个半导体芯片SC的元件区。

半导体芯片SC可以是例如中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。半导体芯片SC例如是动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或电阻随机存取存储器(RRAM)芯片。

测试元件组110可以是图案或电路(例如，测试电路)，用于测试半导体器件的制造工艺和完整制造的半导体器件的特性，例如，在从晶片进行半导体器件的切单之前。测试元件组110可以包括多个测试元件112、多个测试焊盘114和多个测试布线116。在一些实施例中，多个测试元件112可以构成一个测试元件组模块(未示出)，并且测试元件组模块可以构成一个测试元件组110。

例如，测试元件112可以是具有源极/漏极和栅极的MOS晶体管。例如，测试元件112可以是P沟道晶体管、N沟道晶体管、场N沟道晶体管、场P沟道晶体管、电容器、接触链和/或电阻器。例如，测试元件112可以布置在元件区CR和/或划道区SCR中。多个测试元件112中的布置在元件区CR中的测试元件112可以被称为第一测试元件112-1或芯片区测试元件，多个测试元件112中的布置在划道区SCR中的测试元件112可以被称为第二测试元件112-2或划道测试元件。将理解，尽管术语第一、第二、第三等可以在这里用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该受到这些术语限制。除非上下文另有说明，这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来，例如仅用作命名惯例。因此，在不脱离本发明的教导的情况下，在说明书的一部分中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分中或在权利要求中被称为第二元件、部件、区域、层或部分。此外，在某些情况下，即使在说明书中术语没有使用“第一”、“第二”等来描述，它在权利要求中仍可以被称为“第一”或“第二”，以便将不同的要求保护的元件彼此区分开来。这里描述的测试元件可以形成在基板102之中或之上。

第一测试元件112-1布置在元件区CR内。一些第一测试元件112-1可以不电连接到布置在划道区SCR的焊盘区PR中的任何测试焊盘114。其他第一测试元件112-1可以电连接到布置在划道区SCR的焊盘区PR中的测试焊盘114。此外，布置在划道区SCR中的第二测试元件112-2可以电连接到布置在焊盘区PR中的一些测试焊盘114。第一测试元件112-1可以不电连接到半导体器件100的外部。例如，一个或更多个绝缘层可以布置在半导体芯片SC的最下层和/或半导体芯片SC的最上层上，或者在切单之后布置在半导体芯片的侧表面上，以防止第一测试元件112-1和半导体器件100的外部之间的电连接。

用于测试测试元件112的测试信号可以通过测试焊盘114施加。因此，用于测试工序的测试元件112和测试焊盘114可以彼此电连接。如这里所使用的，被描述为“电连接”的部件被配置成使得电信号能够从一个部件传输到另一部件(尽管这种电信号在传输时强度可能被衰减，并且可以被选择性地传输)。此外，“直接电连接”的部件通过一个或更多个导体(诸如，例如，导线、焊盘、内部电线、贯穿通路等)的电连接而共享公共电节点。这样，直接电连接的部件不包括通过有源元件诸如晶体管或二极管电连接的部件。测试焊盘114可以由例如金属、金属氮化物和/或其组合制成。在一些实施例中，在切单之前，至少一个测试焊盘114同时连接到多个元件区CR的测试元件112(例如，第一测试元件112-1)。结合图2B可以看到对此的进一步讨论。

例如，测试焊盘114可以布置在划道区SCR中。在一些实施例中，既在切单之前又在切单之后，测试焊盘114可以不布置在元件区CR内。因此，在一些实施例中，测试焊盘114仅布置在划道区SCR中，而不布置在元件区CR中。例如，根据一些实施例，在与元件区间隔开且形成在划道区SCR中的测试焊盘相同的垂直高度处，没有测试焊盘形成在元件区CR中。其中布置有测试焊盘114的区域可以被称为焊盘区PR。例如，焊盘区PR可以仅布置在划道区SCR中。

例如，每个测试焊盘114可以具有如图1和图2所示的正方形形状。在另一实施例中，测试焊盘114可以具有矩形、菱形、圆形和/或椭圆形的形状。由于半导体器件100被沿着基板102的划道区SCR切割，所以在切单后的测试焊盘114可以被布置为使得第一水平方向(X方向)的宽度不同于第二水平方向(Y方向)的宽度。例如，在切割晶片期间，每个测试焊盘114的一部分可以被切割，并且每个测试焊盘可以被分成在两个单独的切单后的半导体芯片上的两个单独的部分。结果，例如，测试焊盘114可以布置成矩形形状，其中在沿着半导体芯片SC的主边缘延伸方向的一个方向(例如，第一方向)上的宽度大于在垂直于第一方向的第二方向上的宽度。

在本公开中，水平方向(X方向和/或Y方向)可以指平行于基板102的主表面的方向，垂直方向(Z方向)可以指垂直于水平方向(X方向和/或Y方向)的方向。

测试布线116可以提供电路径，使得测试元件112分别电连接到相应的测试焊盘114。例如，测试布线116可以包括铜和/或铝或者由铜和/或铝形成。测试布线116可以布置在焊盘区PR内部和/或元件区CR内部，并且可以从焊盘区延伸到元件区。因此，在一些实施例中，尽管测试焊盘114没有布置在元件区CR内部，但是例如电连接到元件区CR外部的测试焊盘114的元件112和/或测试布线116可以布置在元件区CR内部。这将在下面结合图2B更详细地描述。

保护环120可以沿着元件区CR的边缘布置在元件区CR中。保护环120可以具有整体延伸而不被切割的形状(例如，闭环形状)。保护环120可以不布置在半导体芯片SC的最上层上。保护环120可以包括例如在垂直方向(Z方向)上堆叠的多个金属通路。例如，保护环120可以在其整个圆周上具有恒定的垂直高度，并且可以在元件区CR内沿着元件区CR的边缘延伸。另一方面，保护环120的顶表面是平坦的。从平面角度来看，多个第一测试元件112-1中的每个可以位于由保护环120限定的水平空间内。在另一实施例中，从平面角度来看，多个第一测试元件112-1中的每个可以位于由保护环120限定的水平空间之外。尽管在图1中，保护环被示出为在水平方向(X方向和/或Y方向)上连续连接，但是保护环可以包括在水平方向(X方向和/或Y方向)上分离的多个通路。

在普通半导体器件中，测试焊盘布置在元件区内部和焊盘区内部。因此，需要额外的工艺来将测试焊盘放置在元件区内部。

在该实施例的半导体器件100中，测试焊盘114仅布置在焊盘区PR内部，从而可以有助于形成测试焊盘114的工艺。现在将结合图2B讨论测试焊盘114和测试元件112之间的示例连接的更详细的说明。

如图1和图2B所示，根据一些实施例，在划道区SCR中形成的测试焊盘114可以电连接到第一半导体芯片的元件区CR中的第一芯片区测试元件112-1A、第二半导体芯片的元件区CR中的第二芯片区测试元件112-1B、第一半导体芯片的划道区SCR中的第一划道测试元件112-2A以及第二半导体芯片的划道区SCR中的第二划道测试元件112-2B。在一些实施例中，第一划道测试元件112-2A和第二划道测试元件112-2B可以各自在沿Y方向它们所连接到的两个测试焊盘114之间，使得在切割期间，第一划道测试元件112-2A和第二划道测试元件112-2B被切穿。

如图2B所示，每个测试焊盘114可以连接到一个芯片区测试元件112-1和一个划道测试元件112-2，使得每个测试焊盘114能够用于测试元件区CR中的测试元件和划道区SCR中的测试元件两者。以这种方式，不需要元件区CR中的测试焊盘，因为划道区SCR中的测试焊盘114能够用于测试元件区中的测试元件。第一测试布线116-1A、第二测试布线116-1B、第三测试布线116-2A和第四测试布线116-2B可以用于将测试焊盘114连接到测试元件112-1A、112-1B、112-2A和112-2B。例如，第一测试焊盘114-1和第二测试焊盘114-2可以通过第三测试布线116-2A连接到第一划道测试元件112-2A，第三测试焊盘114-3和第四测试焊盘114-4可以通过第四测试布线116-2B连接到第二划道测试元件112-2B，第一测试焊盘114-1和第三测试焊盘114-3可以连接到第二芯片区测试元件112-1B，第二测试焊盘114-2和第四测试焊盘114-4可以通过第一测试布线116-1A连接到第一芯片区测试元件112-1A。因此，探针可以连接到第一测试焊盘114-1和第二测试焊盘114-2以测试第一划道测试元件112-2A，探针可以连接到第三测试焊盘114-3和第四测试焊盘114-4以测试第二划道测试元件112-2B，探针可以连接到第一测试焊盘114-1和第三测试焊盘114-3以测试第二芯片区测试元件112-1B，探针可以连接到第二测试焊盘114-2和第四测试焊盘114-4以测试第一芯片区测试元件112-1A。在切单之后，各种测试焊盘114可以被切穿，并且在一些情况下，划道测试元件112-2可以被切穿。随后，可以用绝缘材料覆盖每个切单后的半导体芯片上的剩余部分的测试焊盘114，以防止对其的电访问，并且将芯片区测试元件112-1与半导体芯片的外部电隔离。

图3是根据一实施例的包括测试元件组的半导体器件的平面布局。图4是根据一实施例的图3的部分IV的放大平面布局。

参照图3和图4，半导体器件100a可以包括布置在基板102上的测试元件组110a和保护环120。除了测试元件组110a之外，图3和图4的基板102和保护环120可以包括与图1以及图2A和图2B的基板102和保护环120相同的结构和部件，并且这里，下面将仅描述测试元件组110a。

测试元件组110a可以包括多个测试元件112a、多个测试焊盘114和测试布线116。测试元件112a可以包括第一测试元件112-1a和第二测试元件112-2。例如，第一测试元件112-1a可以具有矩形结构，其中第二水平方向(Y方向)上的宽度大于第一水平方向(X方向)上的宽度。例如，第一测试元件112-1a在第二水平方向(Y方向)上的宽度可以是测试焊盘114在第一水平方向(X方向)上的宽度的大约两倍、三倍或四倍。第一测试元件112-1a的形状是一示例，在另一实施例中，第一测试元件112-1a可以具有矩形结构，其中第一水平方向(X方向)上的宽度大于第二水平方向(Y方向)上的宽度。例如，在一些实施例中，第一测试元件112-1a可以在第一水平方向(X方向)和/或第二水平方向(Y方向)上与三个或更多个测试焊盘114重叠。

图5是根据一实施例的包括测试元件组的半导体器件的平面布局。图6是根据一实施例的图5的部分VI的放大平面布局。

参照图5和图6，半导体器件100b可以包括基板102、布置在基板102上的测试元件组110b和保护环120。除了测试元件组110b之外，图5和图6的基板102和保护环120可以包括与图1以及图2A和图2B的基板102和保护环120相同的结构和部件，并且这里，下面将仅描述测试元件组110b。

测试元件组110b可以包括多个测试元件112、多个第一焊盘114、多个测试布线116和多个第二焊盘118。图5和图6的第一焊盘114可以与图1至图4的测试焊盘114相同或相似。第二焊盘118可以被称为辅助焊盘118。

第二焊盘118可以覆盖多个通路的顶表面和/或多个通路的底表面以进行保护。第二焊盘118可以是布置在元件区CR内部的焊盘。第二焊盘118可以形成在与第一焊盘114相同的垂直高度处。布置在元件区CR内部的第二焊盘118和测试布线116可以彼此连接，并且可以连接到元件区CR中的测试元件112-1。第一焊盘114可以电连接到划道区SCR中的测试元件112-2，而不电连接到元件区CR中的测试元件112-1。至少在切单期间切割第一焊盘114之前，第二焊盘118的水平面积可以不同于第一焊盘114的水平面积。例如，第二焊盘118的水平面积可以小于第一焊盘114的水平面积。例如，第二焊盘118可能非常小，使得半导体芯片内部的电路检查(EDS测试)和半导体器件100b的半导体器件检查是不可能的。例如，第二焊盘118可以具有测试探针不能接触以进行检查的水平区域。例如，测试探针的水平宽度可以是大约10微米。第一焊盘114在第一水平方向(X方向)上的边缘的宽度可以不同于其在第二水平方向(Y方向)上的边缘的宽度。例如，第一焊盘114的边缘中的至少一个边缘(例如，相对长的边缘)可以具有第一水平宽度W1。第一水平宽度W1，其是第一水平方向(X方向)和/或第二水平方向(Y方向)的宽度，可以在从大约20微米到大约60微米的范围。此外，第二水平宽度W2，其是第二焊盘118在第一水平方向(X方向)和/或第二水平方向(Y方向)上的宽度，可以在大约10微米或更小的范围。例如，第一焊盘114的边缘中的至少一个边缘可以大于第二焊盘118的第二水平宽度W2。当测试探针的水平宽度的范围改变时，第一焊盘114的第一水平宽度W1和第二焊盘118的第二水平宽度W2也可以改变。因此，在第一水平方向上，每个第一焊盘14的至少一个边缘比一个或更多个第二焊盘118中的每个第二焊盘的每个边缘的长度长。

第二焊盘118可以包括与第一焊盘114相同的材料。例如，第二焊盘118可以是诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)或其合金的金属，但是不限于此。在另一实施例中，第二焊盘118可以包括与第一焊盘114的材料不同的材料。

图7是示出根据发明构思的一实施例的半导体封装的部件的布置的布局图。

参照图1和图7，本实施例的半导体封装10可以包括中介层200、布置在中介层200上的第一半导体芯片210、布置在第一半导体芯片210上的多个第二半导体芯片300、以及布置在第二半导体芯片300上的散热结构400。第一半导体芯片210、或者一个或更多个第二半导体芯片300可以是参照图1至图6描述的半导体芯片SC、SCa和SCb。

在图7中，一个半导体封装10被示为包括一个第一半导体芯片210和四个第二半导体芯片300，但不限于此。例如，半导体封装10可以包括多个第一半导体芯片210、和/或三个或更少或者五个或更多的第二半导体芯片300。例如，半导体封装10可以包括多于四个的第二半导体芯片300。多个第二半导体芯片300可以在垂直方向(Z方向)上顺序布置在第一半导体芯片210上。第一半导体芯片210和多个第二半导体芯片300中的每个可以顺序堆叠，同时其有源表面面朝下，朝向中介层200。

中介层200可以是包括多个封装基板焊盘的印刷电路板(PCB)。然而，中介层200不限于PCB的结构和材料，并且可以包括各种类型的基板。中介层200可以包括基层201、以及分别布置在基层201的顶表面和底表面上的多个中介层顶部焊盘202和多个中介层底部焊盘204。中介层200可以包括穿过基层201将多个中介层顶部焊盘202与多个中介层底部焊盘204电连接的多个布线路径203。中介层200的水平面积可以具有大于由第一半导体芯片210和多个第二半导体芯片300中的每个所占据的面积的值。

在一些实施例中，基层201可以包括半导体材料、玻璃、陶瓷或塑料。在一些实施例中，中介层200可以是硅中介层，其中基层201由硅半导体基板形成。在另一实施例中，中介层200可以是再分布层(RDL)中介层。

多个中介层顶部焊盘202和多个中介层底部焊盘204可以包括铜、镍、不锈钢或铜合金诸如铍铜，或者可以由铜、镍、不锈钢或铜合金诸如铍铜形成。

在一些实施例中，多个布线路径203可以包括垂直穿透基层201的至少一部分的多个中介层贯通电极。多个中介层贯通电极可以电连接多个中介层顶部焊盘202与多个中介层底部焊盘204。多个中介层贯通电极中的每个可以包括穿过基层201的导电插塞和围绕导电插塞的导电阻挡层。导电插塞可以具有圆柱形状，并且导电阻挡层可以具有围绕导电插塞的侧壁的圆筒形状。多个通路绝缘层可以安置在基层201和多个中介层贯通电极之间，以围绕多个中介层贯通电极的侧壁。

多个封装连接端子150连接到多个中介层顶部焊盘202，并且多个外部连接端子206可以连接到多个中介层底部焊盘204。多个封装连接端子150可以电连接中介层200与第一半导体芯片210。连接到多个中介层底部焊盘204的多个外部连接端子206可以将半导体封装10连接到外部。

在一些实施例中，多个封装连接端子150可以由导电材料形成，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)或焊料，但它们不限于此。多个封装连接端子150可以由多层或单层形成。例如，多个封装连接端子150中的每个可以包括凸块下金属(under bumpmetallurgy，UBM)层和在UBM层上的中介层导电盖。

在一些实施例中，第一半导体芯片210可以不包括存储单元。第一半导体芯片210可以包括串-并转换电路、可测性设计(DFT)、诸如联合测试工作组(JTAG)的测试逻辑电路、存储器内置自测(MBIST)以及诸如物理层(PHY)的信号接口电路。多个第二半导体芯片300可以包括存储单元。例如，第一半导体芯片210可以是用于控制多个第二半导体芯片300的缓冲器芯片。

多个第二半导体芯片300可以是诸如DRAM、SRAM或垂直联接晶体管(VCT)动态随机存取存储器DRAM的易失性存储器，诸如PRAM、MRAM、铁电随机存取存储器(FeRAM)或RRAM的非易失性存储器。这里，VCT DRAM可以指其中沟道层的沟道长度从基板沿垂直方向延伸的结构。

在一些实施例中，第一半导体芯片210可以是用于控制高带宽存储器(HBM)DRAM的缓冲器芯片，多个第二半导体芯片300可以是具有由第一半导体芯片210控制的HBM DRAM的单元的存储单元芯片。第一半导体芯片210可以被称为缓冲器芯片或主芯片，多个第二半导体芯片300可以被称为从芯片或存储单元芯片。第一半导体芯片210和堆叠在第一半导体芯片210上的多个第二半导体芯片300可以一起被称为HBM DRAM元件。

第一半导体芯片210和/或第二半导体芯片300可以包括图1至图6的测试元件112和112a、测试布线116和/或保护环120。测试元件112和112a可以包括布置在第一半导体芯片210的元件区中的第一测试元件112-1和112-1a以及布置在第一半导体芯片210的划道区中的第二测试元件112-2。保护环120沿着第一半导体芯片120的边缘布置，测试元件112和112a在水平方向(X方向和/或Y方向)上与保护环120间隔开。保护环120可以被布置为具有恒定的垂直高度。

在一个实施例中，第一半导体芯片210的测试元件112和112a、测试布线116和/或保护环120在垂直方向(Z方向)上不与多个第二半导体芯片300重叠。例如，当在平面图中观察时，第一半导体芯片210的测试元件112和112a、测试布线116和/或保护环120可以布置在与多个第二半导体芯片300对应的位置的在水平方向(X方向和/或Y方向)上向外延伸的部分上。例如，当在平面图中观察时，第一半导体芯片210的测试元件组110、110a和110b可以布置于在水平方向(X方向和/或Y方向)上扩展到与多个第二半导体芯片300对应的位置之外的部分上。

布置在第一半导体芯片210中的第一测试元件112-1和112-1a可以不电连接到中介层200和/或多个第二半导体芯片300。在另一实施例中，尽管未示出，但是图5的辅助焊盘118可以布置在第一半导体芯片210内部。当图5的测试元件112和辅助焊盘118布置在第一半导体芯片210上时，布置在第一半导体芯片210上的第一测试元件112-1可以电连接到中介层200和/或多个第二半导体芯片300中的每个。

在一些实施例中，第一半导体芯片210的上表面可以位于比保护环120的上表面更高的垂直水平。例如，第一半导体芯片210的下表面可以位于比保护环120的下表面更低的垂直水平。绝缘层布置在保护环120的上表面和下表面上，以使测试元件组110、110a和110b电绝缘。第一半导体芯片210包括第一基板212、多个第一前连接焊盘214、多个第一后连接焊盘216和多个第一贯通电极218。第二半导体芯片300包括第二基板302、多个第二前连接焊盘304、多个第二后连接焊盘306和多个第二贯通电极308。

第一基板212和第二基板302可以包括硅(Si)或由硅(Si)形成。或者，第一基板212和第二基板302可以包括诸如锗(Ge)的半导体元素，或者化合物半导体，诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)。第一基板212和第二基板302可以具有有源表面和与有源表面相对的无源表面。

第一基板212和第二基板302可以在其有源表面上包括多种不同类型的独立器件。多个独立器件可以包括各种微电子器件，诸如MOSFET(诸如CMOS)晶体管、图像传感器(诸如LSI、CIS等)、微机电系统(EMS)、有源器件和/或无源器件等。

第一和第二半导体器件可以形成在第一和第二基板212和302的有源表面上，多个第一和第二前连接焊盘214和304以及多个第一和第二后连接焊盘216和306可以分别布置在第一和第二基板212和302的有源表面和无源表面上。

多个第一和第二贯通电极218和308可以垂直穿透第一和第二基板212和302的至少一部分，以电连接多个第一和第二前连接焊盘214和304与多个第一和第二后连接焊盘216、306。

多个芯片连接端子250可以附接到第二半导体芯片300的多个第二前连接焊盘304。多个芯片连接端子250可以放置在第一半导体芯片210的多个第一后连接焊盘216和第二半导体芯片300的多个第二前连接焊盘304之间，和/或在第二前连接焊盘304和第二后连接焊盘306之间，以电连接第一半导体芯片210与第二半导体芯片300。

在一些实施例中，在多个第二半导体芯片300当中，位于离第一半导体芯片210最远的最上端的第二半导体芯片300H可以不包括第二后连接焊盘306和第二贯通电极308。

绝缘粘合层260可以放置在第一半导体芯片210和最下面的第二半导体芯片300之间和/或在多个第二半导体芯片300中的相邻的第二半导体芯片之间。绝缘粘合层260可以附接到多个第二半导体芯片300中的每个的底表面，以将多个第二半导体芯片300彼此连接。绝缘粘合层260可以包括非导电膜(NCF)、非导电膏(NCP)、绝缘聚合物或环氧树脂。绝缘粘合层260可以围绕芯片连接端子250并填充多个第二半导体芯片300之间的间隙。在另一实施例中，绝缘粘合层260可以填充在第一半导体芯片210与多个第二半导体芯片300中最下面的第二半导体芯片300之间和/或在多个第二半导体芯片300中的相邻的第二半导体芯片之间的间隙。

每个第一半导体芯片210的一部分可以从多个第二半导体芯片300的外表面突出。例如，所有的多个第二半导体芯片300可以在垂直方向(Z方向)上与第一半导体芯片210重叠。

散热结构400可以布置在多个第二半导体芯片300上。散热结构400的厚度可以大于第一半导体芯片210和第二半导体芯片300中的每个的厚度。当散热结构400的厚度增加时，半导体封装10的热量可以更好地释放。

散热结构400可以由半导体材料制成。例如，散热结构400可以包括硅(Si)。可选地，散热结构400可以包括诸如锗(Ge)的半导体元素，或者诸如SiC、GaAs、InAs和InP的化合物半导体。例如，散热结构400可以由与第一基板212相同的材料制成。

散热结构400可以由具有比第一半导体芯片210和第二半导体芯片300高的导热率的材料形成。例如，散热结构400可以包括铜。例如，散热结构400可以包括电镀铜(Cu)。电镀铜可以通过电解在散热结构400上形成为金属涂层。

散热结构400可以由多个层形成。多个层可以由相同的材料形成，或者可以由不同的材料形成。当然，散热结构400的材料不限于铜。例如，散热结构400可以由具有良好导热性的金属形成。例如，散热结构400可以包括金属，诸如镍(Ni)、金(Au)、银(Ag)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等，或它们的合金。

根据发明构思的一实施例，最上面的第二半导体芯片300H和散热结构400可以通过热界面材料(TIM)410彼此接合。

制造半导体器件的方法如下。首先，可以准备包括元件区CR和划道区SCR的基板102。然后，测试元件112可以形成在元件区CR中，并且测试焊盘114可以形成在划道区SCR中。然后，测试元件112和测试焊盘114可以通过测试布线116电连接。测试信号可以通过测试焊盘114被施加到测试元件112。此后，测试布线116可以被电断开。因此，元件区CR中的测试元件112和划道区SCR中的测试焊盘114可以电分离。在测试元件112的测试工艺之后，可以执行后续的半导体工艺。例如，后续的半导体工艺可以包括用于将基板102个体化成各个半导体芯片的切单工艺，以及用于封装半导体芯片的封装工艺。通过在基板102上执行后续的半导体工艺，可以完成半导体器件。

半导体封装10可以进一步包括在第一半导体芯片210上围绕多个第二半导体芯片300的模制层500。模制层500可以由例如环氧模塑化合物(EMC)形成。在一些实施例中，模制层500可以一起覆盖多个第二半导体芯片300的侧表面、绝缘粘合层的侧表面和最上面的第二半导体芯片300H的顶表面。

在一些实施例中，模制层500可以覆盖多个第二半导体芯片300的侧表面，但是可以不覆盖散热结构400的侧表面。例如，散热结构400的下表面和模制层500的上表面可以基本上在同一平面内。根据发明构思的一实施例，模制层500的侧表面可以与第一半导体芯片210的侧表面基本共面。

例如，已经描述了图1至图6的半导体器件100、100a和100b和/或半导体芯片SC、SCa和SCb形成HBM器件，但是本公开的技术思想不限于此。例如，不用说，图1至图6的半导体器件100、100a和100b和/或半导体芯片SC、SCa和SCb可以对应于各种形状因素来使用。

尽管已参照发明构思的实施例具体示出和描述了发明构思，但将理解，在不脱离权利要求的精神和范围的情况下，可在其中进行形式和细节方面的各种改变。

如在这里使用的术语，诸如“相同”、“相等”、“平面”或“共面”，当涉及取向、布局、位置、形状、尺寸、组成、数量或其他度量时，不一定意味着完全相同的取向、布局、位置、形状、尺寸、组成、数量或其他度量，而是旨在涵盖在可接受的变化范围内几乎相同的取向、布局、位置、形状、尺寸、组成、数量或其他度量，该可接受的变化例如由于制造工艺而可能发生。术语“基本上”可以在这里使用来强调该含义，除非上下文或其他陈述另有说明。例如，描述为“基本相同”、“基本相等”或“基本平坦”的项目可以是完全相同、相等或平坦，或者可以是在例如由于制造工艺而可能发生的可接受的变化范围内的相同、相等或平坦。诸如“大约”或“近似”的术语可以反映仅仅以相对较小的方式和/或以没有显著改变某些元件的操作、功能或结构的方式变化的数量、尺寸、取向或布局。例如，从“大约0.1到大约1”的范围可以涵盖诸如围绕0.1的0％-5％偏差和围绕1的0％-5％偏差的范围，特别是如果这种偏差保持与所列范围相同的效果。

相关申请的交叉引用

本申请基于2022年9月27日在韩国知识产权局提交的第10-2022-0122872号韩国专利申请，并要求该韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：

基板，包括元件区、和限定并围绕所述元件区的划道区；以及

一个或更多个测试电路，布置在所述基板上并包括用于特性评估的一个或更多个测试元件以及用于施加测试信号的一个或更多个测试焊盘，所述测试信号用于测试所述一个或更多个测试元件，

其中所有的所述一个或更多个测试焊盘在水平方向上与所述元件区间隔开。

2.根据权利要求1所述的半导体器件，其中所述一个或更多个测试元件布置在所述元件区中。

3.根据权利要求1所述的半导体器件，其中所述一个或更多个测试焊盘中的至少第一测试焊盘电连接到所述一个或更多个测试元件中的第一测试元件，所述第一测试元件形成在所述元件区中。

4.根据权利要求3所述的半导体器件，其中所述第一测试焊盘电连接到所述第一测试元件和形成在所述划道区中的第二测试元件。

5.根据权利要求1所述的半导体器件，其中所述一个或更多个测试焊盘中的每个被布置为在第一水平方向上具有第一水平方向宽度，所述第一水平方向宽度不同于在第二水平方向上的第二水平方向宽度。

6.根据权利要求5所述的半导体器件，其中所述一个或更多个测试焊盘中的至少一个测试焊盘的所述第一水平方向宽度和所述第二水平方向宽度之间的相对较长的水平宽度在从20微米到60微米的范围。

7.根据权利要求1所述的半导体器件，进一步包括在所述元件区内沿着所述元件区的边缘布置的保护环。

8.一种半导体器件，包括：

基板，包括元件区、和限定并围绕所述元件区的划道区；以及

一个或更多个测试元件电路，布置在所述基板上，并且包括用于特性评估的一个或更多个测试元件以及电连接到所述一个或更多个测试元件中的第一测试元件并且用于施加测试信号的一个或更多个第一测试焊盘，所述测试信号用于测试所述一个或更多个测试元件，其中：

所有的所述一个或更多个第一测试焊盘布置于在水平方向上在所述元件区外部的焊盘区中，

所述一个或更多个测试元件包括布置在所述划道区中的一个或更多个第一测试元件和布置在所述元件区中的一个或更多个第二测试元件，

所述一个或更多个测试元件电路进一步包括布置在所述元件区中并电连接到所述一个或更多个相应的第二测试元件的一个或更多个第二焊盘，

所述一个或更多个第二焊盘形成在与所述一个或更多个第一测试焊盘相同的垂直高度处，以及

在第一水平方向上，所述一个或更多个第一测试焊盘中的每个第一测试焊盘的至少一个边缘比所述一个或更多个第二焊盘中的每个第二焊盘的每个边缘的长度长。

9.根据权利要求8所述的半导体器件，其中所述一个或更多个第一测试焊盘中的每个具有足以允许通过具有特定尺寸的测试探针进行测试的水平面积，并且所述一个或更多个第二焊盘中的每个具有不足以使具有所述特定尺寸的测试探针进行测试的水平面积。

10.根据权利要求8所述的半导体器件，其中所述一个或更多个第二焊盘的水平宽度在10微米或更小的范围内。

11.根据权利要求8所述的半导体器件，其中，

在所述一个或更多个第一测试焊盘的每个中，所述第一水平方向上的边缘的长度不同于第二水平方向上的边缘的长度，以及

所述一个或更多个第一测试焊盘中的每个第一测试焊盘的相对长的边缘的长度在从20微米到60微米的范围。

12.根据权利要求8所述的半导体器件，其中所述一个或更多个第二焊盘中的每个由与所述一个或更多个第一测试焊盘相同的材料形成。

13.根据权利要求8所述的半导体器件，其中所述一个或更多个第二焊盘中的每个包括与所述一个或更多个第一测试焊盘的材料不同的材料。

14.根据权利要求8所述的半导体器件，其中所述一个或更多个第一测试焊盘不电连接到所述一个或更多个第二测试元件。

15.根据权利要求8所述的半导体器件，进一步包括：

在所述元件区中沿着所述元件区的所述边缘布置的保护环，其中，

从平面角度来看，所述保护环围绕所述一个或更多个第一测试元件。

16.一种半导体封装，包括：

中介层；

第一半导体芯片，布置在所述中介层上，并且包括元件区和限定并围绕所述元件区的划道区；

多个第二半导体芯片，顺序堆叠在所述第一半导体芯片上，

模制层，在所述第一半导体芯片上围绕所述多个第二半导体芯片；以及

一个或更多个测试元件组，布置在所述第一半导体芯片上，并且包括用于特性评估的一个或更多个测试元件和用于施加测试信号的一个或更多个测试焊盘，所述测试信号用于测试所述一个或更多个测试元件，

其中所述一个或更多个测试焊盘在水平方向上与所述元件区间隔开，以及

其中所述一个或更多个测试焊盘中的至少第一测试焊盘电连接到所述一个或更多个测试元件中的第一测试元件，所述第一测试元件形成在所述元件区中。

17.根据权利要求16所述的半导体封装，其中，从平面角度来看，所述一个或更多个测试元件组在垂直方向上不与所述多个第二半导体芯片重叠。

18.根据权利要求16所述的半导体封装，其中，所述一个或更多个测试元件布置在所述第一半导体芯片的所述元件区中，并且不电连接到所述多个第二半导体芯片或所述中介层。

19.根据权利要求16所述的半导体封装，进一步包括：

沿着所述第一半导体芯片的边缘布置的保护环，其中：

所述一个或更多个测试元件和所述保护环在水平方向上彼此间隔开。

20.根据权利要求19所述的半导体封装，其中所述保护环被布置为具有恒定的垂直高度。