KR20230039144A - 반도체 패키지 - Google Patents

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KR20230039144A
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semiconductor
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    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

본 발명에 따른 반도체 패키지는, 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층, 상기 베이스 재배선층 상에 위치하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 수직 방향으로 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제2 반도체 칩을 각각 포함하는 적어도 두 개의 칩 스택, 상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층, 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되고, 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 수직 방향으로 오버랩되는 제3 반도체 칩, 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되어 상기 베이스 재배선층과 상기 제1 반도체 칩을 전기적으로 연결하며 상기 제3 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트, 및 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에서 상기 메인 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 복수의 반도체 칩을 함께 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자가 다양한 기능을 포함할 것이 요구되고 있으나, 반도체 소자의 고집적화에 한계가 도달하고 있다. 이에 따라 다양한 기능을 포함하기 위하여 다른 종류의 반도체 칩들을 포함하는 반도체 패키지가 개발되고 있다.
또한, 반도체 소자의 대용량화에 대한 요구가 더욱 높아짐에 따라, 동일한 종류의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 소형화되고 동작 신뢰성이 확보된 복수의 반도체 칩을 포함하는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층; 상기 베이스 재배선층 상에 위치하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 수직 방향으로 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제2 반도체 칩을 각각 포함하는 적어도 두 개의 칩 스택; 상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층; 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되고, 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 수직 방향으로 오버랩되는 제3 반도체 칩; 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되어 상기 베이스 재배선층과 상기 제1 반도체 칩을 전기적으로 연결하며, 상기 제3 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트; 및 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에서, 상기 메인 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층; 상기 베이스 재배선층 상에 위치하는 연결 재배선층; 상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되는 그래픽 처리 장치 칩인 메인 반도체 칩; 상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되어 상기 베이스 재배선층과 상기 연결 재배선층을 전기적으로 연결하며, 상기 메인 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트; 상기 연결 재배선층과 전기적으로 연결되며, 상기 메인 반도체 칩과 수직 방향으로 적어도 일부분이 오버랩되도록 상기 연결 재배선층 상에 부착되며 메모리 반도체 칩을 포함하는 적어도 하나의 칩 스택; 상기 연결 재배선층의 상면을 덮으며 상기 복수의 서브 반도체 칩의 적어도 일부분을 감싸는 제1 몰딩층; 및 상기 베이스 재배선층과 상기 연결 재배선층 사이를 채우며, 상기 메인 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층; 상기 베이스 재배선층 상에 위치하는 연결 재배선층; 상기 연결 재배선층 상에 부착되며 제1 활성면을 가지는 제1 반도체 칩; 상기 제1 활성면과 마주보는 제2 활성면을 가지며 상기 제1 반도체 칩 상에 수직 방향으로 적층되는 복수의 제2 반도체 칩을 각각 포함하며, 수평 방향으로 서로 이격되는 적어도 두 개의 칩 스택; 상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층; 상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되며 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 상기 수직 방향으로 오버랩되는 제3 반도체 칩; 상기 베이스 재배선층과 상기 연결 재배선층 사이에 상기 제3 반도체 칩과 상기 수평 방향으로 이격되도록 배치되며, 상기 베이스 재배선층과 상기 연결 재배선층을 전기적으로 연결하는 복수의 연결 포스트; 및 상기 베이스 재배선층과 상기 연결 재배선층 사이에서, 상기 제3 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함하며, 상기 제1 몰딩층, 상기 제1 반도체 칩, 상기 연결 재배선층, 상기 제2 몰딩층, 및 상기 베이스 재배선층 각각의 서로 대응되는 측면은 상기 수직 방향으로 서로 정렬되고, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩은 HBM를 구성하고, 상기 제3 반도체 칩은 그래픽 처리 장치 칩이다.
본 발명에 따른 반도체 패키지는, 메인 반도체 칩이 칩 스택과 수직 방향으로 오버랩되게 배치되므로, 반도체 패키지의 크기를 최소화할 수 있고, 전기적 연결 경로가 단축되어 고속 동작이 가능해지고 동작 신뢰성이 향상될 수 있다. 또한 본 발명에 따른 반도체 패키지는 실리콘 인터포저를 사용하지 않을 수 있어, 제조 비용이 감소될 수 있다.
본 발명에 따른 반도체 패키지는, 메인 반도체 칩을 부착하기 전에 전기적 테스트를 수행하여 칩 스택을 형성하는 과정에서 발생할 수 있는 불량을 미리 확인할 수 있어, 수율 향상 및 제조 비용의 절감이 가능하다. 또한 본 발명에 따른 반도체 패키지는, 메인 반도체의 칩 두께를 최소화할 수 있어 전체 부피를 감소화시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 8a 내지 도 8h는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 1a 및 도 1b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 1a 및 도 1b를 함께 참조하면, 반도체 패키지(1)는 베이스 재배선층(500), 베이스 재배선층(500) 상에 배치되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 베이스 재배선층(500)과 제1 반도체 칩(100) 사이에 배치되는 제3 반도체 칩(400)을 포함할 수 있다. 일부 실시예에서, 제3 반도체 칩(400)과 제1 반도체 칩(100) 사이에는 연결 재배선층(300)이 개재될 수 있다.
일부 실시예에서, 반도체 패키지(1)는 베이스 재배선층(500) 상에 배치되며 수평 방향으로 서로 이격되는 적어도 2개의 칩 스택(200ST)을 포함할 수 있다. 적어도 2개의 칩 스택(200ST) 각각은 수직 방향으로 적층되는 복수의 제2 반도체 칩(200)을 포함할 수 있다. 일부 실시예에서, 반도체 패키지는 2의 배수 개의 칩 스택(200ST)을 포함할 수 있다. 예를 들면, 반도체 패키지(1)는 2개의 칩 스택(200ST), 4개의 칩 스택(200ST), 또는 8개의 칩 스택(200ST)을 포함할 수 있다.
제1 반도체 칩(100)의 제1 활성면(110F)과 복수의 제2 반도체 칩(200)의 제2 활성면(210F)이 서로 마주보도록, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 순차적으로 적층될 수 있다. 제1 반도체 칩(100)의 제1 배선층(120)과 복수의 제2 반도체 칩(200)의 제2 배선층(220)은 서로 마주볼 수 있다.
제3 반도체 칩(400)은 메인 반도체 칩이라 호칭할 수 있고, 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)은, 함께 복수의 서브 반도체 칩이라 호칭할 수 있다.
제1 반도체 칩(100)은 제1 기판(110), 제1 배선층(120), 및 복수의 제1 관통 전극(130)을 포함한다. 제1 반도체 칩(100)의 상면에는 복수의 제1 전면 칩 패드(142)가 배치될 수 있다.
제2 반도체 칩(200)은 제2 기판(210), 제2 배선층(220), 및 복수의 제2 관통 전극(230)을 포함한다. 제2 반도체 칩(200)의 하면에는 복수의 제2 전면 칩 패드(242)가 배치될 수 있고, 상면에는 복수의 후면 연결 패드(244)가 배치될 수 있다.
일부 실시예에서, 제1 반도체 칩(100)의 하면에도 제2 반도체 칩(200)의 복수의 후면 연결 패드(244)와 유사한 복수의 후면 연결 패드가 배치될 수 있으나 이에 한정되지 않으며, 제1 반도체 칩(100)의 하면에는 복수의 후면 연결 패드가 배치되지 않을 수 있다.
제1 기판(110) 및 제2 기판(210)은 Si (silicon)을 포함할 수 있다. 또는 제1 기판(110) 및 제2 기판(210)은 Ge(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(110)은 제1 활성면(110F)과 제1 활성면(110F)에 반대되는 제1 비활성면(110B)을 가질 수 있고, 제2 기판(210)은 제2 활성면(210F)과 제2 활성면(210F)에 반대되는 제2 비활성면(210B)을 가질 수 있다.
제1 기판(110) 및 제2 기판(210)은 제1 활성면(110F) 및 제2 활성면(210F)에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 상기 복수의 개별 소자가 구성하는 제1 반도체 소자(112) 및 제2 반도체 소자(212)를 포함할 수 있다. 제1 반도체 소자(112)는 제1 활성면(110F)에 배치될 수 있고, 제2 반도체 소자(212)는 제2 활성면(210F)에 배치될 수 있다.
칩 스택(200ST)은 메모리 칩을 포함할 수 있다. 제1 반도체 칩(100)이 포함하는 제1 반도체 소자(112)는 메모리 셀을 포함하지 않을 수 있고, 복수의 제2 반도체 칩(200)이 포함하는 제2 반도체 소자(212)는 메모리 셀을 포함하는 메모리 칩일 수 있다. 제1 반도체 칩(100)이 포함하는 상기 제1 반도체 소자는, 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(100)은 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있다.
일부 실시예에서, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)은 HBM(High Bandwidth Memory)를 구성할 수 있다. 예를 들면, 제1 반도체 칩(100)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(100)은 버퍼 칩, 마스터 칩, 또는 HBM 제어 다이(HBM controller die)라 호칭할 수 있고, 제2 반도체 칩(200)은 메모리 칩, 슬레이브 칩, DRAM 다이스(DRAM dice), 또는 DRAM 슬라이스(DRAM slice)라고 호칭일 수 있다. 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)을 함께 HBM DRAM 소자, 또는 HBM DRAM 칩이라 호칭할 수 있다.
제1 배선층(120)은, 제1 활성면(110F) 상에 배치될 수 있다. 복수의 제1 전면 칩 패드(142)는 제1 배선층(120)의 상면에 배치될 수 있다. 예를 들면, 제1 반도체 칩(100)의 상면에는 복수의 제1 전면 칩 패드(142)가 배치될 수 있다.
제1 배선층(120)은 복수의 제1 배선 패턴(122), 복수의 제1 배선 비아(124), 및 제1 배선간 절연층(126)을 포함할 수 있다. 복수의 제1 배선 비아(124)는 복수의 제1 배선 패턴(122)의 상면 및/또는 하면과 연결될 수 있다. 일부 실시예에서, 복수의 제1 배선 패턴(122)은 서로 다른 수직 레벨이 이격되며 배치될 수 있으며, 복수의 제1 배선 비아(124)는, 서로 다른 수직 레벨에 배치되는 제1 배선 패턴(122)들 사이를 연결할 수 있다. 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)는, 복수의 제1 관통 전극(130)과 전기적으로 연결될 수 있다. 제1 배선간 절연층(126)은, 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)를 감쌀 수 있다.
복수의 제1 관통 전극(130)은, 제1 기판(110)의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 칩 패드(142)와 전기적으로 연결될 수 있다. 일부 실시예에서, 예를 들면, 복수의 제1 관통 전극(130)은 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)를 통하여 복수의 제1 전면 칩 패드(142)와 전기적으로 연결될 수 있다. 복수의 제1 관통 전극(130)은 연결 재배선층(300)과 전기적으로 연결될 수 있다. 예를 들면, 복수의 제1 관통 전극(130)은 복수의 연결 재배선 라인 패턴(320) 및 복수의 연결 재배선 비아(340)를 복수의 제1 전면 칩 패드(142)와 전기적으로 연결할 수 있다.
제2 배선층(220)은, 제2 활성면(210F) 상에 배치될 수 있다. 복수의 제2 전면 칩 패드(242)는 제2 배선층(220)의 상면에 배치될 수 있다. 복수의 후면 연결 패드(242)는 제2 비활성면(210B) 상에 배치될 수 있다.
제2 배선층(220)은 복수의 제2 배선 패턴(222), 복수의 제2 배선 비아(224), 및 제2 배선간 절연층(226)을 포함할 수 있다. 복수의 제2 배선 비아(224)는 복수의 제2 배선 패턴(222)의 상면 및/또는 하면과 연결될 수 있다. 일부 실시예에서, 복수의 제2 배선 패턴(222)은 서로 다른 수직 레벨이 이격되며 배치될 수 있으며, 복수의 제2 배선 비아(224)는, 서로 다른 수직 레벨에 배치되는 제2 배선 패턴(222)들 사이를 연결할 수 있다. 복수의 제2 배선 패턴(222) 및 복수의 제2 배선 비아(224)는, 복수의 제2 관통 전극(230)과 복수의 후면 연결 패드(244)를 전기적으로 연결할 수 있다. 제2 배선간 절연층(226)은, 복수의 제2 배선 패턴(222) 및 복수의 제2 배선 비아(224)를 감쌀 수 있다.
복수의 제2 관통 전극(230)은, 제2 기판(210)의 적어도 일부분을 수직으로 관통하여 복수의 제2 전면 칩 패드(242)와 복수의 후면 연결 패드(244)를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제2 전면 칩 패드(242)와 복수의 후면 연결 패드(244)는, 복수의 제2 관통 전극(230), 제2 배선 패턴(222), 및 제2 배선 비아(224)를 통하여 전기적으로 연결될 수 있다.
복수의 제1 배선 패턴(122), 복수의 제1 배선 비아(124), 복수의 제2 배선 패턴(222), 및 복수의 제2 배선 비아(224)는, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 코발트(Co), 니켈(Ni) 등과 같은 금속, 이들의 합금, 또는 이들 금속의 질화물을 포함할 수 있다. 제1 배선간 절연층(126) 및 제1 배선간 절연층(126)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer)으로 이루어질 수 있다.
복수의 제1 관통 전극(130) 및 복수의 제2 관통 전극(230) 각각은, 도전성 플러그와, 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 Cu 또는 W를 포함할 수 있다. 예를 들면 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 도전성 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다.
일부 실시예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(200)로부터 가장 멀리 배치되는 최상단의 제2 반도체 칩(200H)은 후면 연결 패드(244)와 제2 관통 전극(230)을 포함하지 않을 수 있다. 일부 실시예에서, 최상단의 제2 반도체 칩(200H)의 두께는, 나머지 제2 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
복수의 제2 전면 칩 패드(242) 상에는 복수의 제1 칩 연결 부재(250)가 부착될 수 있다. 복수의 제1 칩 연결 부재(250) 각각은, 서로 대향하는 제1 전면 연결 패드(144)와 제2 전면 칩 패드(242)의 사이, 또는 서로 대향하는 제2 전면 칩 패드(242)와 후면 연결 패드(242) 사이에 개재될 수 있다. 구체적으로 복수의 제1 칩 연결 부재(250)는, 복수의 제1 전면 칩 패드(142)와 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)의 복수의 제2 전면 칩 패드(242) 사이, 및 복수의 제2 반도체 칩(200) 중 나머지 제2 반도체 칩(200)의 복수의 제2 전면 칩 패드(242)와 그 하측의 다른 제2 반도체 칩(200)의 복수의 후면 연결 패드(244) 사이에 개재되어, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 전기적으로 연결할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이, 즉 제1 반도체 칩(100)과 최하단의 제2 반도체 칩(200) 사이, 그리고 복수의 제2 반도체 칩(200) 중 인접하는 2개의 반도체 칩(200) 사이에는 절연성 접착층(260)이 개재될 수 있다. 절연성 접착층(260)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(260)은, 제1 칩 연결 부재(250)를 감싸며 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)의 사이를 채울 수 있다.
제1 반도체 칩(100)의 수평 폭 및 수평 면적은 복수의 제2 반도체 칩(200) 각각의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 복수의 제2 반도체 칩(200) 각각의 가장자리는, 제1 반도체 칩(100)의 가장자리와 수직 방향으로 정렬되지 않을 수 있다. 복수의 제2 반도체 칩(200) 각각의 가장자리는 수직 방향으로 서로 정렬될 수 있다. 예를 들면, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)과 수직 방향으로 모두 중첩될 수 있다.
반도체 패키지(1)는 제1 반도체 칩(100) 상에서, 복수의 제2 반도체 칩(200) 및 절연성 접착층(260)을 감싸는 제1 몰딩층(290)을 더 포함할 수 있다. 제1 몰딩층(290)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 일부 실시예에서, 제1 몰딩층(290)은 복수의 제2 반도체 칩(200)의 측면, 및 절연성 접착층(260)의 측면을 덮되, 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200H)의 상면을 덮지 않을 수 있다. 예를 들면, 제1 몰딩층(290)의 상면과 최상단의 제2 반도체 칩(200H)의 상면, 즉 제2 비활성면(210B)은 동일 평면을 이룰 수 있다. 다른 일부 실시예에서, 제1 몰딩층(290)은 복수의 제2 반도체 칩(200)의 측면, 절연성 접착층(260)의 측면, 및 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200H)의 상면을 함께 덮을 수 있다.
제1 반도체 칩(100)의 하면, 즉 제1 비활성면(110B)에는 연결 재배선층(300)이 배치될 수 있다. 연결 재배선층(300)은 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)과, 제3 반도체 칩(400) 및 베이스 재배선층(500) 사이를 전기적으로 연결할 수 있다. 연결 재배선층(300)은 복수의 연결 재배선 라인 패턴(320), 복수의 연결 재배선 비아(340), 및 연결 재배선 절연층(360)을 포함할 수 있다.
연결 재배선 라인 패턴(320) 및 연결 재배선 비아(340)는 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시예에서, 연결 재배선 라인 패턴(320) 및 연결 재배선 비아(340)는 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다. 연결 재배선 절연층(360)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 일부 실시예에서, 연결 재배선 절연층(360)은 복수개가 적층될 수 있다. 연결 재배선층(300)의 두께는 약 30㎛ 내지 약 70㎛일 수 있다. 연결 재배선 라인 패턴(320)의 두께는 약 10㎛ 이하일 수 있고, 연결 재배선 절연층(360)은 두께는 약 10㎛ 이상일 수 있다.
복수의 연결 재배선 라인 패턴(320)은 연결 재배선 절연층(360)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 연결 재배선 라인 패턴(320) 중 연결 재배선층(300)의 하면에 배치되는 연결 재배선 라인 패턴(320)은 재배선 연결 패드라 호칭할 수 있다.
복수의 연결 재배선 비아(340)는 연결 재배선 절연층(360)을 관통하여 복수의 연결 재배선 라인 패턴(320) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 연결 재배선 라인 패턴(320) 중 적어도 일부개는 복수의 연결 재배선 비아(340) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 연결 재배선 라인 패턴(320)과 연결 재배선 라인 패턴(320)의 상면과 접하는 연결 재배선 비아(340)는 일체를 이룰 수 있다. 일부 실시예에서, 복수의 연결 재배선 비아(340)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 연결 재배선 비아(340)는 제1 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
연결 재배선 절연층(360)은 복수의 연결 재배선 라인 패턴(320) 및 복수의 연결 재배선 비아(340)를 감쌀 수 있다.
복수의 연결 재배선 라인 패턴(320) 및 복수의 연결 재배선 비아(340) 중 일부는 복수의 제1 전면 칩 패드(142)와 접하여 전기적으로 연결될 수 있다. 예를 들면, 복수의 제1 전면 칩 패드(142) 각각의 하면은, 연결 재배선층(300)의 상면에 배치되는 연결 재배선 라인 패턴(320) 또는 연결 재배선 비아(340)와 접할 수 있다. 도 1a에는 연결 재배선층(300)의 상면에 연결 재배선 비아(340)가 배치되어, 복수의 제1 전면 칩 패드(142) 각각의 하면이 연결 재배선 비아(340)와 접하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 연결 재배선층(300)의 상면에 연결 재배선 라인 패턴(320)이 배치될 수 있으며, 이 경우 복수의 제1 전면 칩 패드(142) 각각의 하면은 연결 재배선 라인 패턴(320)과 접하여 전기적으로 연결될 수 있다.
연결 재배선층(300)의 하면에는 제3 반도체 칩(400)이 부착될 수 있다. 제3 반도체 칩(400)은 제3 기판(410), 및 복수의 제3 전면 칩 패드(440)를 포함할 수 있다. 제3 기판(410)은 제3 활성면(410F)과 제3 활성면(410F)에 반대되는 제3 비활성면(410B)을 가질 수 있다. 복수의 제3 전면 칩 패드(440)는 제3 반도체 칩(400)의 상면에 배치될 수 있다. 제3 기판(410)은, 제1 기판(110) 및 제2 기판(210)과 대체로 동일한 바, 자세한 설명은 생략하도록 한다. 제3 반도체 칩(400)은, 제3 활성면(410F) 상에 배치되며, 제1 배선층(120) 또는 제2 배선층(220)과 유사한 제3 배선층을 더 포함할 수 있다.
본 명세서에서, 제1 활성면(110F)은 제1 반도체 칩(100)의 활성면 또는 제1 기판(110)의 활성면이라 호칭할 수 있고, 제1 비활성면(110B)은 제1 반도체 칩(100)의 활성면 또는 제1 기판(110)의 비활성면이라 호칭할 수 있고, 제2 활성면(210F)은 제2 반도체 칩(200)의 활성면 또는 제2 기판(210)의 활성면이라 호칭할 수 있고, 제2 비활성면(210B)은 제2 반도체 칩(200)의 비활성면 또는 제2 기판(210)의 비활성면이라 호칭할 수 있고, 제3 활성면(410F)은 제3 반도체 칩(400)의 활성면 또는 제3 기판(410)의 활성면이라 호칭할 수 있고, 제3 비활성면(410B)은 제3 반도체 칩(400)의 활성면 또는 제3 기판(410)의 비활성면이라 호칭할 수 있다. 본 명세서에서, 전면 및 후면은 활성면측 및 비활성면측에 위치하는 면을 의미하고, 상면 및 하면은 도면에서 상측 및 하측에 위치하는 면을 의미한다. 제3 기판(410)의 비활성면은 제3 활성면(410F)의 반대되는 제3 기판(410)의 하면일 수 있다.
제3 반도체 칩(400)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 일부 실시예에서, 제3 반도체 칩(400)은 그래픽 처리 장치 칩일 수 있다.
제3 반도체 칩(400)은 제3 활성면(410F)이 연결 재배선층(300)을 향하도록 연결 재배선층(300)의 하면에 부착될 수 있다. 제3 반도체 칩(400)의 수평 폭 및 수평 면적은 제1 반도체 칩(100)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 일부 실시예에서, 제3 반도체 칩(400)의 수평 폭 및 수평 면적은 제2 반도체 칩(200)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 일부 실시예에서, 제3 반도체 칩(400)은 수직 방향으로 적어도 2개의 칩 스택(200ST) 각각의 적어도 일부분과 오버랩되도록, 연결 재배선층(300)의 하면에 부착될 수 있다. 제3 반도체 칩(400)은 평면적으로 연결 재배선층(300)의 가운데 부분에 배치될 수 있다.
복수의 제3 전면 칩 패드(440) 상에는 복수의 제2 칩 연결 부재(450)가 부착될 수 있다. 복수의 제2 칩 연결 부재(450)는 복수의 제3 전면 칩 패드(440)와 연결 재배선층(300)의 하면에 배치되는 복수의 연결 재배선 라인 패턴(320) 사이에 개재될 수 있다. 일부 실시예에서, 제3 반도체 칩(400)과 연결 재배선층(300) 사이에는 복수의 제2 칩 연결 부재(450)를 감싸는 언더필층(460)이 개재될 수 있다. 언더필층(460)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다
베이스 재배선층(500)은 복수의 베이스 재배선 라인 패턴(520), 복수의 베이스 재배선 비아(540), 및 베이스 재배선 절연층(560)을 포함할 수 있다. 복수의 베이스 재배선 라인 패턴(520), 복수의 베이스 재배선 비아(540), 및 베이스 재배선 절연층(560)을 포함하는 베이스 재배선층(500)은, 복수의 연결 재배선 라인 패턴(320), 복수의 연결 재배선 비아(340), 및 연결 재배선 절연층(360)을 포함하는 연결 재배선층(300)과 대체로 유사한 바, 중복되는 내용은 생략될 수 있다. 베이스 재배선층(500)의 두께는 연결 재배선층(300)의 두께와 동일하거나 큰 값을 가질 수 있다. 베이스 재배선층(500)의 두께는 약 30㎛ 내지 약 90㎛일 수 있다. 베이스 재배선 라인 패턴(520)의 두께는 약 10㎛ 이하일 수 있고, 베이스 재배선 절연층(560)은 두께는 약 10㎛ 이상일 수 있다.
복수의 베이스 재배선 라인 패턴(520)은 베이스 재배선 절연층(560)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 베이스 재배선 라인 패턴(520) 중 베이스 재배선층(500)의 하면에 배치되는 베이스 재배선 라인 패턴(520)은 외부 연결 패드(520P)라 호칭할 수 있다.
일부 실시예에서, 복수의 베이스 재배선 라인 패턴(520) 중 적어도 일부개는 복수의 베이스 재배선 비아(540) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 베이스 재배선 라인 패턴(520)과 베이스 재배선 라인 패턴(520)의 상면과 접하는 베이스 재배선 비아(540)는 일체를 이룰 수 있다. 일부 실시예에서, 복수의 베이스 재배선 비아(540)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 베이스 재배선 비아(540)는 제3 반도체 칩(400)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
베이스 재배선 절연층(560)은 복수의 베이스 재배선 라인 패턴(520) 및 복수의 베이스 재배선 비아(540)를 감쌀 수 있다.
베이스 재배선층(500)의 상면은 제3 반도체 칩(400)의 하면, 즉 제3 비활성면(410B)과 접할 수 있다. 일부 실시예에서, 복수의 베이스 재배선 라인 패턴(520) 및 복수의 베이스 재배선 비아(540)는 제3 반도체 칩(400)과 접하지 않을 수 있다. 다른 일부 실시예에서, 복수의 베이스 재배선 라인 패턴(520) 및 복수의 베이스 재배선 비아(540) 중 일부는, 열 전달을 위하여 사용되는 더미 패턴 또는 더미 비아일 수 있고, 상기 더미 패턴 및 더미 비아는 제3 비활성면(410B)과 접할 수 있다.
연결 재배선층(300)과 베이스 재배선층(500) 사이에는 복수의 연결 포스트(480)가 개재되어, 연결 재배선층(300)과 베이스 재배선층(500)을 전기적으로 연결할 수 있다. 즉, 복수의 연결 포스트(480)는 연결 베이스 재배선 라인 패턴(320) 및 연결 재배선 비아(340)와 베이스 재배선 라인 패턴(520) 및 베이스 재배선 비아(540)를 전기적으로 연결할 수 있다. 복수의 연결 포스트(480)는 제3 반도체 칩(400)과 수평 방향으로 이격되도록 연결 재배선층(300)과 베이스 재배선층(500) 사이에 배치될 수 있다. 복수의 연결 포스트(480)는 제3 반도체 칩(400)의 주변을 따라서 배치될 수 있다. 복수의 연결 포스트(480) 각각은 구리(Cu)를 포함할 수 있다.
제1 반도체 칩(100), 및 제2 반도체 칩(200) 각각의 두께는 약 30㎛ 내지 약 70㎛일 수 있다. 제1 반도체 칩(100)과 칩 스택(200ST) 전체의 두께는 약 200㎛보다 큰 값을 가질 수 있다. 제3 반도체 칩(400)의 두께는 제1 반도체 칩(100) 및 제2 반도체 칩(200) 각각의 두께와 동일하거나 다소 큰 값을 가질 수도 있다. 제3 반도체 칩(400)의 두께는 약 100㎛ 이하의 값을 가질 수 있다. 예를 들면, 제3 반도체 칩(400)의 두께는 약 30㎛ 내지 약 80㎛일 수 있다.
제3 반도체 칩(400)의 두께는, 제1 반도체 칩(100)과 칩 스택(200ST) 전체의 두께보다 많이 얇을 수 있다. 예를 들어, 칩 스택(200ST)이 n개의 제2 반도체 칩(200)이 적층된 경우(n은 2의 배수), 제3 반도체 칩(400)의 두께는, 제1 반도체 칩(100)과 칩 스택(200ST) 전체의 두께의 1/n보다 작은 값을 가질 수 있다.
연결 포스트(480)의 두께는 제3 반도체 칩(400)의 두께보다 다소 큰 값을 가질 수 있다. 예를 들면, 연결 포스트(480)의 두께는 약 50㎛ 내지 약 100㎛일 수 있고, 연결 재배선층(300)과 베이스 재배선층(500) 사이에는 제3 반도체 칩(400) 및 복수의 연결 포스트(480)를 포위하는 제2 몰딩층(490)이 개재될 수 있다. 제2 몰딩층(490)은 예를 들면, EMC로 이루어질 수 있다. 일부 실시예에서, 제2 몰딩층(490)은 제3 반도체 칩(400)의 측면, 언더필층(460)의 측면 및 복수의 연결 포스트(480)의 측면을 덮을 수 있다. 제2 몰딩층(490)은 제3 반도체 칩(400)의 하면, 즉 제3 비활성면(410B)을 덮지 않을 수 있다. 제3 비활성면(410B)은 베이스 재배선층(500)과 직접 접할 수 있다. 제3 반도체 칩(400)의 제3 비활성면(410B), 복수의 연결 포스트(480)의 하면, 및 제2 몰딩층(490)의 하면은 동일 수직 레벨에 위치하여 동일 평면(coplanar)을 이룰 수 있다.
복수의 외부 연결 패드(520P)에는 복수의 패키지 연결 부재(600)가 부착될 수 있다. 예를 들면, 패키지 연결 부재(600)는 솔더 볼, 또는 범프일 수 있다.
제1 반도체 칩(100)의 수평 폭과 수평 면적, 연결 재배선층(300)의 수평 폭과 수평 면적, 및 베이스 재배선층(500)의 수평 폭과 수평 면적은, 반도체 패키지(1)의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다. 예를 들면, 제1 반도체 칩(100), 연결 재배선층(300), 및 베이스 재배선층(500) 각각의 수평 폭 및 수평 면적은 실질적으로 동일한 값을 가질 수 있다. 제1 반도체 칩(100), 연결 재배선층(300), 및 베이스 재배선층(500)은 수직 방향으로 서로 중첩될 수 있다. 제1 몰딩층(290) 및 제2 몰딩층(490) 각각의 수평 폭 및 수평 면적은, 제1 반도체 칩(100), 연결 재배선층(300), 및 베이스 재배선층(500) 각각의 수평 폭 및 수평 면적과 실질적으로 동일한 값을 가질 수 있다. 제1 몰딩층(290), 제1 반도체 칩(100), 연결 재배선층(300), 제2 몰딩층(490) 및 베이스 재배선층(500) 각각의 서로 대응되는 측면은 수직 방향으로 서로 정렬되어, 동일 평면(coplanar)에 위치할 수 있다.
본 발명에 따른 반도체 패키지(1)는, 제3 반도체 칩(400)이 적어도 2개의 칩 스택(200ST)이 부착된 제1 반도체 칩(100)과 수직 방향으로 오버랩되게 배치되므로, 반도체 패키지(1)의 크기, 즉 수평 폭 및 수평 면적을 최소화할 수 있고, 적어도 2개의 칩 스택(200ST)이 부착된 제1 반도체 칩(100)과 제3 반도체 칩(400) 사이의 전기적 연결 경로가 단축되어 고속 동작이 가능해지고 동작 신뢰성이 향상될 수 있다.
또한 적어도 2개의 칩 스택(200ST)이 부착된 제1 반도체 칩(100)과 제3 반도체 칩(400)을 전기적으로 연결하기 위한 실리콘 인터포저를 사용하지 않을 수 있어, 반도체 패키지(1)의 제조 비용이 감소될 수 있다.
도 2a 내지 도 2i는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들로, 도 2a 내지 도 2i는 도 1a 및 도 1b에 보인 반도체 패키지(1)의 제조 방법을 설명하기 위한 단면도들로, 도 2a 내지 도 2i에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1a 및 도 1b, 그리고 앞선 도면에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 2a를 참조하면, 예비 반도체 기판(100WF)을 준비한다. 예비 반도체 기판(100WF)의 일부분은 도 1a에 보인 제1 반도체 칩(100)일 수 있다. 예를 들면, 예비 반도체 기판(100WF)은, 도 1a에 보인 제1 반도체 칩(100)이 복수개 형성된 반도체 웨이퍼일 수 있으며, 후속 공정에서 복수개의 제1 반도체 칩(100)으로 분리될 수 있다.
예비 반도체 기판(100WF)은 예비 기판(110P), 제1 배선층(120), 및 복수의 제1 관통 전극(130)을 포함한다. 예비 기판(110P)은 제1 활성면(110F)과 제1 활성면(110F)에 반대되는 예비 비활성면(110BP)을 가질 수 있다. 제1 배선층(120)은 예비 기판(110P)의 제1 활성면(110F) 상에 배치될 수 있다. 복수의 제1 전면 칩 패드(142)는 제1 배선층(120)의 상면에 배치될 수 있다. 복수의 제1 관통 전극(130)은, 예비 기판(110P)의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 칩 패드(142)와 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 제1 관통 전극(130)은 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)를 통하여 복수의 제1 전면 칩 패드(142)와 전기적으로 연결될 수 있다. 예를 들면, 복수의 제1 관통 전극(130)은 예비 기판(110P)의 제1 활성면(110F)으로부터 예비 비활성면(110BP)을 향하여 예비 기판(110P) 내로 연장되되, 예비 기판(110P)을 완전히 관통하지 않도록 형성될 수 있다.
예비 반도체 기판(100WF) 상에 수평 방향으로 서로 이격되는 복수의 칩 스택(200ST)을 부착한다. 복수의 칩 스택(200ST) 각각은, 수직 방향으로 적층되는 복수의 제2 반도체 칩(200)을 포함할 수 있다.
제2 반도체 칩(200)은 제2 기판(210), 제2 배선층(220), 및 복수의 제2 관통 전극(230)을 포함한다. 제2 반도체 칩(200)의 하면에는 복수의 제2 전면 칩 패드(242)가 형성될 수 있고, 상면에는 복수의 후면 연결 패드(244)가 형성될 수 있다. 제2 기판(210)은 제2 활성면(210F)과 제2 활성면(210F)에 반대되는 제2 비활성면(210B)을 가질 수 있다. 제2 배선층(220)은, 제2 활성면(210F) 상에 형성될 수 있다. 복수의 제2 관통 전극(230)은, 제2 기판(210)의 적어도 일부분을 수직으로 관통하여, 제2 비활성면(210B)이 노출되도록 형성될 수 있다. 복수의 제2 전면 칩 패드(242)는 제2 배선층(220)의 하면에 형성될 수 있고, 복수의 후면 연결 패드(244)는 제2 비활성면(210B)에 노출되는 복수의 제2 관통 전극(230) 상에 형성될 수 있다.
예를 들면, 예비 반도체 기판(100WF) 상에, 복수의 칩 스택(200ST) 각각이 포함하는 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)부터 최상단의 제2 반도체 칩(200H)까지 순차적으로 적층하여, 예비 반도체 기판(100WF) 상에 수직 방향으로 적층되는 복수의 제2 반도체 칩(200)을 포함하는 복수의 칩 스택(200ST)을 형성할 수 있다. 칩 스택(200ST)은 하면에 절연성 접착층(260)이 부착된 제2 반도체 칩(200)을 순차적으로 적층하여 형성할 수 있다.
도 2b를 참조하면, 예비 반도체 기판(100WF) 상에, 복수의 칩 스택(200ST)을 감싸는 제1 몰딩층(290)을 형성한다. 제1 몰딩층(290)은 복수의 제2 반도체 칩(200)의 측면, 및 절연성 접착층(260)의 측면을 덮되, 복수의 최상단의 제2 반도체 칩(200H)의 상면을 덮도록 형성할 수 있다.
도 2c를 참조하면, 도 2b의 결과물을 뒤집어서, 제1 몰딩층(290)이 아래로 가고, 예비 반도체 기판(100WF)이 위로 가도록 하여, 예비 반도체 기판(100WF)의 예비 비활성면(110BP)이 상측을 향하도록 한다.
도 2c 및 도 2d를 함께 참조하면, 예비 기판(110P)의 상측 일부분, 즉 예비 비활성면(110BP)으로부터 일부분을 제거하여 복수의 제1 관통 전극(130)을 노출시킨다. 서로 반대되는 제1 활성면(110F)과 예비 비활성면(110BP)을 가지는 예비 기판(110P)은 상측 일부분이 제거되어, 서로 반대되는 제1 활성면(110F)과 제1 비활성면(110B)을 가지는 제1 기판(110)이 될 수 있다. 제1 기판(110)의 제1 비활성면(110B)에는 복수의 제1 관통 전극(130)의 일단이 노출될 수 있다.
도 2e를 참조하면, 제1 기판(110)의 제1 비활성면(110B) 상에 연결 재배선층(300)을 형성한다. 연결 재배선층(300)은 복수의 연결 재배선 라인 패턴(320), 복수의 연결 재배선 비아(340), 및 연결 재배선 절연층(360)을 포함할 수 있다.
일부 실시예에서, 복수의 연결 재배선 라인 패턴(320) 중 적어도 일부개는 복수의 연결 재배선 비아(340) 중 일부개와 함께 일체를 이루도록 형성할 수 있다. 예를 들면, 연결 재배선 라인 패턴(320)과 연결 재배선 라인 패턴(320)의 상면과 접하는 연결 재배선 비아(340)는 일체를 이룰 수 있다. 일부 실시예에서, 복수의 연결 재배선 비아(340)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가지도록 형성할 수 있다. 즉, 복수의 연결 재배선 비아(340)는 제1 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어지도록 형성할 수 있다.
일부 실시예에서, 연결 재배선 절연층(360)은 복수개가 적층될 수 있다. 예를 들면, 연결 재배선 절연층(360)과, 연결 재배선 라인 패턴(320) 및 복수의 연결 재배선 비아(340)를 반복하여 형성하여 연결 재배선 절연층(360)이 복수개가 적층된 연결 재배선층(300)을 형성할 수 있다.
일부 실시예에서, 연결 재배선층(300)을 형성한 후, 연결 재배선층(300)의 상면에 노출되는 복수의 연결 재배선 비아(340) 또는 복수의 연결 재배선 라인 패턴(320)을 통하여, 예비 반도체 기판(100WF)이 포함하는 제1 반도체 소자(112) 및 복수의 제2 반도체 칩(200)이 포함하는 제2 반도체 소자(212)에 대한 전기적 테스트를 수행할 수 있다. 다른 일부 실시예에서, 연결 재배선층(300)을 형성하기 전에 복수의 제1 관통 전극(130)을 통하여, 예비 반도체 기판(100WF)이 포함하는 제1 반도체 소자(112) 및 복수의 제2 반도체 칩(200)이 포함하는 제2 반도체 소자(212)에 대한 전기적 테스트를 수행할 수 있다.
도 2f를 참조하면, 연결 재배선층(300) 상에 제3 반도체 칩(400)을 부착하고, 복수의 연결 포스트(480)를 형성한다.
제3 반도체 칩(400)은 제3 기판(410), 및 복수의 제3 전면 칩 패드(440)를 포함할 수 있다. 제3 기판(410)은 제3 활성면(410F)과 제3 활성면(410F)에 반대되는 제3 비활성면(410B)을 가질 수 있다. 제3 반도체 칩(400)은, 복수의 제3 전면 칩 패드(440)에 복수의 제2 칩 연결 부재(450)를 부착한 후, 제3 활성면(410F)이 연결 재배선층(300)을 향하도록 연결 재배선층(300)의 상면에 부착될 수 있다. 제3 반도체 칩(400)은, 복수의 제2 칩 연결 부재(450)가 연결 재배선층(300)의 상면에 배치되는 복수의 연결 재배선 라인 패턴(320) 중 일부개에 연결되도록, 연결 재배선층(300)의 상면에 부착될 수 있다. 제3 반도체 칩(400)과 연결 재배선층(300) 사이에는 복수의 제2 칩 연결 부재(450)를 감싸는 언더필층(460)을 형성한다.
복수의 연결 포스트(480)는 제3 반도체 칩(400)과 수평 방향으로 이격되도록, 연결 재배선층(300)의 상면에 배치되는 복수의 연결 재배선 라인 패턴(320) 중 다른 일부개 상에 형성될 수 있다. 일부 실시 예에서, 복수의 연결 포스트(480)는 도금 공정을 수행하여 형성할 수 있다. 예를 들면, 복수의 연결 포스트(480)는 전해 도금 또는 무전해 도금을 수행하여 형성할 수 있다.
일부 실시예에서, 복수의 연결 포스트(480)의 최상단은 제3 반도체 칩(400)의 제3 비활성면(410B)보다 상측으로 돌출될 수 있다.
도 2g를 참조하면, 연결 재배선층(300) 상에 제3 반도체 칩(400) 및 복수의 연결 포스트(480)를 포위하는 제2 몰딩층(490)을 형성한다. 제2 몰딩층(490)은 제3 반도체 칩(400)의 상면, 즉 제3 비활성면(410B) 및 복수의 연결 포스트(480)의 상면을 덮도록 형성될 수 있다.
제1 몰딩층(290)은 하측 일부분을 제거하여, 최상단의 제2 반도체 칩(200H)의 제2 비활성면(210B)을 노출시킬 수 있다.
도 2g 및 2h를 함께 참조하면, 제2 몰딩층(480)의 상측 일부분을 제거하여, 제3 반도체 칩(400)의 제3 비활성면(410B) 및 복수의 연결 포스트(480)를 노출시킨다. 제2 몰딩층(480)의 상측 일부분을 제거하는 과정에서, 제3 반도체 칩(400)의 제3 기판(410)의 상측 일부분 및/또는 복수의 연결 포스트(480)의 상측 일부분이 제거되어, 복수의 연결 포스트(480)의 최상단, 제3 반도체 칩(400)의 제3 비활성면(410B), 및 제2 몰딩층(480)의 상면이 동일 수직 레벨에 위치할 수 있다.
도 2i를 참조하면, 제2 몰딩층(480) 상에 베이스 재배선층(500)을 형성한다. 베이스 재배선층(500)은 복수의 베이스 재배선 라인 패턴(520), 복수의 베이스 재배선 비아(540), 및 베이스 재배선 절연층(560)을 포함할 수 있다. 베이스 재배선 라인 패턴(520) 및 베이스 재배선 비아(540)는 복수의 연결 포스트(480)와 전기적으로 연결되도록 형성될 수 있다.
일부 실시예에서, 복수의 베이스 재배선 라인 패턴(520) 중 적어도 일부개는 복수의 베이스 재배선 비아(540) 중 일부개와 함께 일체를 이루도록 형성할 수 있다. 예를 들면, 베이스 재배선 라인 패턴(520)과 베이스 재배선 라인 패턴(520)의 상면과 접하는 베이스 재배선 비아(540)는 일체를 이룰 수 있다. 일부 실시예에서, 복수의 베이스 재배선 비아(540)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가지도록 형성할 수 있다. 즉, 복수의 베이스 재배선 비아(540)는 제3 반도체 칩(400)으로부터 멀어지면서 수평 폭이 넓어지도록 형성할 수 있다. 복수의 베이스 재배선 라인 패턴(520) 중 베이스 재배선층(500)의 상면에 배치되는 베이스 재배선 라인 패턴(520)은 외부 연결 패드(520P)라 호칭할 수 있다.
일부 실시예에서, 베이스 재배선 절연층(560)은 복수개가 적층될 수 있다. 예를 들면, 베이스 재배선 절연층(560)과, 베이스 재배선 라인 패턴(520) 및 복수의 베이스 재배선 비아(540)를 반복하여 형성하여 베이스 재배선 절연층(560)이 복수개가 적층된 베이스 재배선층(500)을 형성할 수 있다.
베이스 재배선층(500)의 하면은 제3 반도체 칩(400)의 상면, 즉 제3 비활성면(410B)과 접하도록 형성될 수 있다. 일부 실시예에서, 복수의 베이스 재배선 라인 패턴(520) 및 복수의 베이스 재배선 비아(540)는 제3 반도체 칩(400)과 접하지 않도록 형성될 수 있다. 예를 들면, 제3 비활성면(410B)은 베이스 재배선 절연층(560)에 의하여 모두 덮일 수 있다.
복수의 패키지 연결 부재(600)는 복수의 외부 연결 패드(520P)에 부착될 수 있다.
이후, 베이스 재배선층(500), 제2 몰딩층(490), 예비 반도체 기판(100WF), 및 제1 몰딩층(290)을 절단하여, 도 1a 및 도 1b에 보인 반도체 패키지(1)를 복수개 형성할 수 있다.
도 1a 내지 도 2i를 함께 참조하면, 본 발명에 따른 반도체 패키지(1)의 제조 방법은, 제3 반도체 칩(400)을 부착하기 전에 제1 반도체 소자(112) 및 제2 반도체 소자(212)에 대한 전기적 테스트를 수행할 수 있다. 따라서 칩 스택(200ST)을 형성하는 과정에서 발생할 수 있는 불량을 미리 확인할 수 있어, 반도체 패키지(1)의 수율 향상 및 제조 비용의 절감이 가능하다.
또한 적어도 2개의 칩 스택(200ST)이 부착된 제1 반도체 칩(100)과 제3 반도체 칩(400)을 수평 방향을 따라서 배치하는 경우, 제3 반도체 칩(400)의 두께를 제1 반도체 칩(100) 및 칩 스택(200ST) 전체의 두께와 유사하게 형성하나, 본 발명에 따른 반도체 패키지(1)는 적어도 2개의 칩 스택(200ST)이 부착된 제1 반도체 칩(100)과 제3 반도체 칩(400)을 수직 방향을 따라서 배치하므로, 제3 반도체 칩(400)의 두께를 최소화할 수 있어, 반도체 패키지(1)의 전체 부피를 감소화시킬 수 있다.
도 3은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 3에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1a 및 도 1b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(1a)는 베이스 재배선층(500), 베이스 재배선층(500) 상에 배치되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)으로 각각 이루어지는 적어도 2개의 칩 스택(200ST), 베이스 재배선층(500)과 제1 반도체 칩(100) 사이에 배치되는 제3 반도체 칩(400), 제1 반도체 칩(100) 상에서 적어도 2개의 칩 스택(200ST)을 감싸는 제1 몰딩층(290), 및 베이스 재배선층(500) 상에서 제3 반도체 칩(400)을 포위하는 제2 몰딩층(490)을 포함한다. 일부 실시예에서, 반도체 패키지(1a)는 제1 반도체 칩(100)과 제2 몰딩층(490) 사이에 개재되는 연결 재배선층(300)을 더 포함할 수 있다.
반도체 패키지(1a)는, 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어, 연결 재배선층(300)과 베이스 재배선층(500)을 전기적으로 연결하는 복수의 연결 바(485)를 포함할 수 있다. 연결 바(485)는 복수의 연결 포스트(480a) 및 복수의 연결 포스트(480a)의 주위를 포위하는 커버 절연층(482)을 포함할 수 있다. 복수의 연결 포스터(480a) 각각은 구리(Cu)를 포함할 수 있다. 커버 절연층(482)은 수지(resin)를 포함할 수 있다.
일부 실시 예에서, 도 1a에 보인 복수의 연결 포스트(480)는 도 2f에서 설명한 바와 같이 도금 공정을 수행하여 형성할 수 있으나, 도 3에 보인 복수의 연결 포스트(480a)는 복수의 연결 포스터(480a)의 주위를 포위하는 커버 절연층(482)과 함께 연결 바(485)로 별도로 먼저 형성된 후, 연결 재배선층(300)과 베이스 재배선층(500)에 개재되도록 연결 재배선층(300) 상에 부착될 수 있다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 4에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1a 및 도 1b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(2)는 베이스 재배선층(500), 베이스 재배선층(500) 상에 배치되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)으로 각각 이루어지는 적어도 2개의 칩 스택(200ST), 베이스 재배선층(500)과 제1 반도체 칩(100) 사이에 배치되는 제3 반도체 칩(400), 제1 반도체 칩(100) 상에서 적어도 2개의 칩 스택(200ST)을 감싸는 제1 몰딩층(290), 제1 반도체 칩(100)과 베이스 재배선층(500) 사이에 개재되어 제3 반도체 칩(400)을 포위하는 제2 몰딩층(490), 및 제2 몰딩층(490)을 관통하여 제1 반도체 칩(100)과 베이스 재배선층(500) 사이에 개재되는 복수의 연결 포스트(480)를 포함할 수 있다. 일부 실시예에서, 반도체 패키지(2)는 제1 반도체 칩(100)과 제2 몰딩층(490) 사이에 개재되는 연결 재배선층(300)을 더 포함할 수 있다.
제3 반도체 칩(400)은 제3 활성면(400F)이 베이스 재배선층(500)을 향하도록 배치될 수 있다. 복수의 제3 전면 칩 패드(440) 상에는 복수의 제2 칩 연결 부재(450)가 부착될 수 있다. 복수의 제2 칩 연결 부재(450)는 복수의 제3 전면 칩 패드(440)와 베이스 재배선층(400)의 하면에 배치되는 복수의 베이스 재배선 비아(540) 또는 베이스 재배선 라인 패턴(520) 사이에 개재되어, 제3 반도체 칩(400)과 베이스 재배선층(500) 사이를 전기적으로 연결할 수 있다. 제2 몰딩층(490)은 제3 반도체 칩(400)과 베이스 재배선층(500) 사이를 채우며 복수의 제2 칩 연결 부재(450)를 감쌀 수 있다. 반도체 패키지(2)는 도 1a에 보인 언더필층(460)을 포함하지 않을 수 있다.
복수의 제2 칩 연결 부재(450)의 하면, 복수의 연결 포스트(480)의 하면, 및 제2 몰딩층(490)의 하면은 동일 수직 레벨에 위치하여 동일 평면(coplanar)을 이룰 수 있다.
제3 반도체 칩(400)의 제3 비활성면(410B)에는 다이 접착 필름(470)이 부착될 수 있다. 일부 실시 예에서, 다이 접착 필름(470)은 제3 반도체 칩(400)의 제3 비활성면(410B)과 연결 재배선층(300)의 하면 사이를 채울 수 있다.
다른 일부 실시 예에서, 반도체 패키지(2)가 연결 재배선층(300)을 포함하지 않는 경우, 다이 접착 필름(470)은 제3 반도체 칩(400)의 제3 비활성면(410B)과 제1 반도체 칩(100)의 제1 비활성면(110B) 사이를 채울 수 있다. 반도체 패키지(2)가 연결 재배선층(300)을 포함하지 않는 경우, 복수의 제1 관통 전극(130)은 복수의 연결 포스트(480)와 직접 연결되도록, 복수의 연결 포스트(480)와 수직 방향으로 정렬되도록 제1 기판(110) 내에 위치할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들로 도 5a 내지 도 5d는 도 4에 보인 반도체 패키지(2)의 제조 방법을 설명하기 위한 단면도들로, 도 5a 내지 도 5d에 있어서, 도 4와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 앞선 도면에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5a를 참조하면, 도 2e의 결과물에서 연결 재배선층(300) 상에 제3 반도체 칩(400)을 부착하고, 복수의 연결 포스트(480)를 형성한다. 제3 반도체 칩(400)은, 복수의 제3 전면 칩 패드(440)에 복수의 제2 칩 연결 부재(450)를 부착한 후, 제3 비활성면(410B)이 연결 재배선층(300)을 향하도록 연결 재배선층(300)의 상면에 부착될 수 있다. 제3 반도체 칩(400)은 비활성면(410F)에 다이 접착 필름(470)이 부착된 후, 연결 재배선층(300)의 상면에 부착될 수 있다.
도 4에 보인 반도체 패키지(2)가 연결 재배선층(300)을 포함하지 않는 경우, 제3 반도체 칩(400)은, 복수의 제3 전면 칩 패드(440)에 복수의 제2 칩 연결 부재(450)를 부착한 후, 제3 비활성면(410B)이 제1 비활성면(110B)을 향하도록 제1 반도체 칩(100)의 상면에 부착될 수 있다. 제3 반도체 칩(400)은 비활성면(410F)에 다이 접착 필름(470)이 부착된 후, 제1 반도체 칩(100)의 상면에 부착될 수 있다.
도 5b를 참조하면, 상에 제3 반도체 칩(400) 및 복수의 연결 포스트(480)를 포위하는 제2 몰딩층(490)을 형성한다. 제2 몰딩층(490)은 제3 반도체 칩(400)의 상면, 즉 제3 활성면(410F) 및 복수의 연결 포스트(480)의 상면을 덮으며, 복수의 제2 칩 연결 부재(450)를 감싸도록 형성될 수 있다.
제1 몰딩층(290)은 하측 일부분을 제거하여, 최상단의 제2 반도체 칩(200H)의 제2 비활성면(210B)을 노출시킬 수 있다.
도 5b 및 도 5c를 함께 참조하면, 제2 몰딩층(480)의 상측 일부분을 제거하여, 복수의 제2 칩 연결 부재(450) 및 복수의 연결 포스트(480)를 노출시킨다. 제2 몰딩층(480)의 상측 일부분을 제거하는 과정에서, 복수의 제2 칩 연결 부재(450)의 상측 일부분 및/또는 복수의 연결 포스트(480)의 상측 일부분이 제거되어, 복수의 제2 칩 연결 부재(450)의 최상단, 복수의 연결 포스트(480)의 최상단 및 제2 몰딩층(480)의 상면이 동일 수직 레벨에 위치할 수 있다.
도 5d를 함께 참조하면, 제2 몰딩층(480) 상에 베이스 재배선층(500)을 형성하고, 복수의 외부 연결 패드(520P)에 복수의 패키지 연결 부재(600)를 부착한다. 베이스 재배선 라인 패턴(520) 및 베이스 재배선 비아(540)는 복수의 제2 칩 연결 부재(450) 및 복수의 연결 포스트(480)와 전기적으로 연결되도록 형성될 수 있다.
이후, 베이스 재배선층(500), 제2 몰딩층(490), 예비 반도체 기판(100WF), 및 제1 몰딩층(290)을 절단하여, 도 4에 보인 반도체 패키지(2)를 복수개 형성할 수 있다.
도 6은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 6에 있어서, 도 4와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 4에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 반도체 패키지(2a)는 베이스 재배선층(500), 베이스 재배선층(500) 상에 배치되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)으로 각각 이루어지는 적어도 2개의 칩 스택(200ST), 베이스 재배선층(500)과 제1 반도체 칩(100) 사이에 배치되는 제3 반도체 칩(400), 제1 반도체 칩(100) 상에서 적어도 2개의 칩 스택(200ST)을 감싸는 제1 몰딩층(290), 및 제1 반도체 칩(100)과 베이스 재배선층(500) 사이에 개재되어 제3 반도체 칩(400)을 포위하는 제2 몰딩층(490)을 포함할 수 있다. 일부 실시예에서, 반도체 패키지(2)는 제1 반도체 칩(100)과 제2 몰딩층(490) 사이에 개재되는 연결 재배선층(300)을 더 포함할 수 있다.
반도체 패키지(2a)는, 연결 재배선층(300)과 베이스 재배선층(500) 사이 또는 제1 반도체 칩(100)과 베이스 재배선층(500) 사이에 개재되어, 연결 재배선층(300)과 베이스 재배선층(500) 또는 제1 반도체 칩(100)과 베이스 재배선층(500)을 전기적으로 연결하는 복수의 연결 바(485)를 포함할 수 있다. 연결 바(485)는 복수의 연결 포스트(480a) 및 복수의 연결 포스트(480a)의 주위를 포위하는 커버 절연층(482)을 포함할 수 있다.
도 7은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 도 7에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1a 및 도 1b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 반도체 패키지(3)는 베이스 재배선층(500) 상에 배치되는 메인 반도체 칩(400), 메인 반도체 칩(400) 상에 배치되는 연결 재배선층(300), 연결 재배선층(300) 상에 배치되는 적어도 하나의 칩 스택(200STa), 연결 재배선층(300) 상에서 복수의 서브 반도체 칩(200a)을 감싸는 제1 몰딩층(290), 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어 메인 반도체 칩(400)을 포위하는 제2 몰딩층(490), 및 제2 몰딩층(490)을 관통하여 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되는 복수의 연결 포스트(480)를 포함할 수 있다.
베이스 재배선층(500), 메인 반도체 칩(400), 및 연결 재배선층(300)은 도 1a를 통하여 설명한 베이스 재배선층(500), 제3 반도체 칩(400), 및 연결 재배선층(300)과 대체로 유사한 바, 중복되는 설명은 생략될 수 있다. 메인 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 일부 실시예에서, 메인 반도체 칩(400)은 그래픽 처리 장치 칩일 수 있다.
메인 반도체 칩(400)은 제3 기판(410), 및 복수의 제3 전면 칩 패드(440)를 포함할 수 있다. 제3 기판(410)은 제3 활성면(410F)과 제3 활성면(410F)에 반대되는 제3 비활성면(410B)을 가질 수 있다. 복수의 제3 전면 칩 패드(440)는 제3 반도체 칩(400)의 상면에 배치될 수 있다.
메인 반도체 칩(400)은 제3 활성면(410F)이 연결 재배선층(300)을 향하도록 연결 재배선층(300)의 하면에 부착될 수 있다. 복수의 제3 전면 칩 패드(440) 상에는 복수의 제2 칩 연결 부재(450)가 부착될 수 있다. 복수의 제2 칩 연결 부재(450)는 복수의 제3 전면 칩 패드(440)와 연결 재배선층(300)의 하면에 배치되는 복수의 연결 재배선 라인 패턴(320) 사이에 개재될 수 있다. 일부 실시예에서, 메인 반도체 칩(400)과 연결 재배선층(300) 사이에는 복수의 제2 칩 연결 부재(450)를 감싸는 언더필층(460)이 개재될 수 있다. 메인 반도체 칩(400)의 하면, 즉 제3 비활성면(410B)은 베이스 재배선층(500)의 상면과 접할 수 있다.
적어도 하나의 칩 스택(200STa)은 적층되는 복수의 서브 반도체 칩(200a)을 포함할 수 있다. 칩 스택(200STa)은 메모리 칩을 포함할 수 있다. 서브 반도체 칩(200a)은 메모리 칩일 수 있다. 일부 실시 예에서, 서브 반도체 칩(200a)은 디램(dynamic random access memory, DRAM) 칩일 수 있다. 적어도 하나의 칩 스택(200STa)에 포함되는 복수의 서브 반도체 칩(200a)은 수평 방향으로 쉬프트되며 수직 방향을 따라서 계단 형상을 가지며 적층될 수 있다. 서브 반도체 칩(200a)은 제4 반도체 소자(212a)가 형성되는 제4 기판(210a)을 포함하며, 서브 반도체 칩(200a)의 상면(210Fa)에는 복수의 제4 전면 칩 패드(240a)가 배치될 수 있다. 서브 반도체 칩(200a)의 하면은 제4 비활성면(210Ba)일 수 있다. 복수의 서브 반도체 칩(200a) 각각은 하면인 제4 비활성면(210Ba)에 서브 다이 접착 필름(270a)이 부착된 후, 연결 재배선층(300) 상에 순차적으로 적층될 수 있다.
제4 기판(210a), 제4 반도체 소자(212a), 및 제4 전면 칩 패드(240a) 각각은, 도 1a를 통하여 설명한 제2 기판(210), 제2 반도체 소자(212), 및 제2 전면 칩 패드(240)와 대체로 유사한 바, 중복되는 설명은 생략될 수 있다. 서브 반도체 칩(200a)은 도 1a를 통하여 설명한 제2 배선층(220)과 유사한 배선층을 더 포함할 수 있다.
일부 실시예에서, 메인 반도체 칩(400)은 수직 방향으로 적어도 하나의 칩 스택(200STa) 각각의 적어도 일부분과 오버랩되도록, 연결 재배선층(300)의 하면에 부착될 수 있다. 메인3 반도체 칩(400)은 평면적으로 연결 재배선층(300)의 가운데 부분에 배치될 수 있다.
복수의 제2 전면 칩 패드(242) 상에는 복수의 제4 칩 연결 부재(250a)가 부착될 수 있다. 예를 들면, 복수의 제4 칩 연결 부재(250a) 각각은 본딩 와이어일 수 있다. 복수의 제4 칩 연결 부재(250a)는 복수의 서브 반도체 칩(200a)이 포함하는 복수의 제4 전면 칩 패드(240a)와 연결 재배선 라인 패턴(320) 사이를 전기적으로 연결할 수 있다.
제1 몰딩층(290)은, 연결 재배선층(300) 상에서 칩 스택(200STa) 및 복수의 제4 칩 연결 부재(250a)를 감싸는 제1 몰딩층(290)을 더 포함할 수 있다. 제1 몰딩층(290)은 칩 스택(200STa)의 상면, 즉, 복수의 서브 반도체 칩(200a) 중 최상단의 서브 반도체 칩(200a)의 상면을 덮을 수 있다.
제2 몰딩층(490)은 메인 반도체 칩(400) 및 복수의 연결 포스트(480)를 포위하도록 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재될 수 있다. 메인 반도체 칩(400)의 제3 비활성면(410B), 복수의 연결 포스트(480)의 하면, 및 제2 몰딩층(490)의 하면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
도 8a 내지 도 8h는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들로, 도 8a 내지 도 8h는 도 7에 보인 반도체 패키지(3)의 제조 방법을 설명하기 위한 단면도들로, 도 8a 내지 도 8h 있어서, 도 7과 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 앞선 도면에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8a를 참조하면, 이형 필름(release film, 20)이 부착된 지지 기판(10) 상에 연결 재배선층(300)을 형성한다. 연결 재배선층(300)은 연결 재배선층(300)은 복수의 연결 재배선 라인 패턴(320), 복수의 연결 재배선 비아(340), 및 연결 재배선 절연층(360)을 포함할 수 있다.
도 8b를 참조하면, 연결 재배선층(300) 상에 배치되는 적어도 하나의 칩 스택(200STa)을 형성한다. 적어도 하나의 칩 스택(200STa)은 적층되는 복수의 서브 반도체 칩(200a)을 포함하며, 적어도 하나의 칩 스택(200STa)에 포함되는 복수의 서브 반도체 칩(200a)은 수평 방향으로 쉬프트되며 수직 방향을 따라서 계단 형상을 가지며 적층될 수 있다. 복수의 서브 반도체 칩(200a) 각각은 하면인 제4 비활성면(210Ba)에 서브 다이 접착 필름(270a)이 부착된 후, 연결 재배선층(300) 상에 순차적으로 적층될 수 있다.
복수의 제4 칩 연결 부재(250a)는 복수의 서브 반도체 칩(200a)이 포함하는 복수의 제4 전면 칩 패드(240a)와 연결 재배선 라인 패턴(320) 사이를 전기적으로 연결하도록 형성할 수 있다.
도 8c를 참조하면, 제1 몰딩층(290)은, 연결 재배선층(300) 상에서 칩 스택(200STa) 및 복수의 제4 칩 연결 부재(250a)를 감싸는 제1 몰딩층(290)을 형성한다. 제1 몰딩층(290)은 칩 스택(200STa) 및 복수의 제4 칩 연결 부재(250a)를 감싸며, 복수의 서브 반도체 칩(200a) 중 최상단의 서브 반도체 칩(200a)의 상면을 덮도록 형성될 수 있다.
도 8c 및 8d를 함께 참조하면, 연결 재배선층(300)으로부터 이형 필름(20)이 부착된 지지 기판(10)을 제거한 후, 그 결과물을 뒤집어서, 제1 몰딩층(290)이 아래로 가고, 연결 재배선층(300)이 위로 가도록 한다.
도 8e를 참조하면, 연결 재배선층(300) 상에 메인 반도체 칩(400)을 부착하고, 복수의 연결 포스트(480)를 형성한다. 메인 반도체 칩(400)은, 복수의 제3 전면 칩 패드(440)에 복수의 제2 칩 연결 부재(450)를 부착한 후, 제3 활성면(410F)이 연결 재배선층(300)을 향하도록 연결 재배선층(300)의 상면에 부착될 수 있다. 메인 반도체 칩(400)은, 복수의 제2 칩 연결 부재(450)가 연결 재배선층(300)의 상면에 배치되는 복수의 연결 재배선 라인 패턴(320) 중 일부개에 연결되도록, 연결 재배선층(300)의 상면에 부착될 수 있다. 메인 반도체 칩(400)과 연결 재배선층(300) 사이에는 복수의 제2 칩 연결 부재(450)를 감싸는 언더필층(460)을 형성한다.
복수의 연결 포스트(480)는 메인 반도체 칩(400)과 수평 방향으로 이격되도록, 연결 재배선층(300)의 상면에 배치되는 복수의 연결 재배선 라인 패턴(320) 중 다른 일부개 상에 형성될 수 있다.
도 8f를 참조하면, 연결 재배선층(300) 상에 제3 반도체 칩(400) 및 복수의 연결 포스트(480)를 포위하는 제2 몰딩층(490)을 형성한다. 제2 몰딩층(490)은 제3 반도체 칩(400)의 상면, 즉 제3 비활성면(410B) 및 복수의 연결 포스트(480)의 상면을 덮도록 형성될 수 있다.
도 8f 및 8g를 함께 참조하면, 제2 몰딩층(480)의 상측 일부분을 제거하여, 제3 반도체 칩(400)의 제3 비활성면(410B) 및 복수의 연결 포스트(480)를 노출시킨다.
도 8h를 참조하면, 제2 몰딩층(480) 상에 베이스 재배선층(500)을 형성하고, 복수의 외부 연결 패드(520P)에 복수의 패키지 연결 부재(600)를 부착한다.
이후, 베이스 재배선층(500), 제2 몰딩층(490), 연결 재배선층(300), 및 제1 몰딩층(290)을 절단하여, 도 7에 보인 반도체 패키지(3)를 복수개 형성할 수 있다.
도 9는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 9에 있어서, 도 7 및 도 3과 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 7 및 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 반도체 패키지(3a)는 베이스 재배선층(500) 상에 배치되는 메인 반도체 칩(400), 메인 반도체 칩(400) 상에 배치되는 연결 재배선층(300), 연결 재배선층(300) 상에 배치되는 적어도 하나의 칩 스택(200STa), 연결 재배선층(300) 상에서 복수의 서브 반도체 칩(200a)을 감싸는 제1 몰딩층(290), 및 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어 메인 반도체 칩(400)을 포위하는 제2 몰딩층(490)을 포함할 수 있다.
반도체 패키지(3a)는, 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어, 연결 재배선층(300)과 베이스 재배선층(500)을 전기적으로 연결하는 복수의 연결 바(485)를 포함할 수 있다. 연결 바(485)는 복수의 연결 포스트(480a) 및 복수의 연결 포스트(480a)의 주위를 포위하는 커버 절연층(482)을 포함할 수 있다.
도 10은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 10에 있어서, 도 7 및 도 4와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 7 및 도 4에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 반도체 패키지(4)는 베이스 재배선층(500) 상에 배치되는 메인 반도체 칩(400), 메인 반도체 칩(400) 상에 배치되는 연결 재배선층(300), 연결 재배선층(300) 상에 배치되는 적어도 하나의 칩 스택(200STa), 연결 재배선층(300) 상에서 복수의 서브 반도체 칩(200a)을 감싸는 제1 몰딩층(290), 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어 메인 반도체 칩(400)을 포위하는 제2 몰딩층(490), 및 제2 몰딩층(490)을 관통하여 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되는 복수의 연결 포스트(480)를 포함할 수 있다. 메인 반도체 칩(400)은 제3 활성면(400F)이 베이스 재배선층(500)을 향하도록 배치될 수 있다.
복수의 제2 칩 연결 부재(450)는 복수의 제3 전면 칩 패드(440)와 베이스 재배선층(400)의 하면에 배치되는 복수의 베이스 재배선 비아(540) 또는 베이스 재배선 라인 패턴(520) 사이에 개재되어, 메인 반도체 칩(400)과 베이스 재배선층(500) 사이를 전기적으로 연결할 수 있다. 제2 몰딩층(490)은 메인 반도체 칩(400)과 베이스 재배선층(500) 사이를 채우며 복수의 제2 칩 연결 부재(450)를 감쌀 수 있다.
메인 반도체 칩(400)의 제3 비활성면(410B)에는 다이 접착 필름(470)이 부착될 수 있다. 일부 실시 예에서, 다이 접착 필름(470)은 메인 반도체 칩(400)의 제3 비활성면(410B)과 연결 재배선층(300)의 하면 사이를 채울 수 있다.
도 11은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 11에 있어서, 도 10 및 도 3과 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 10 및 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 11을 참조하면, 반도체 패키지(4a)는 베이스 재배선층(500) 상에 배치되는 메인 반도체 칩(400), 메인 반도체 칩(400) 상에 배치되는 연결 재배선층(300), 연결 재배선층(300) 상에 배치되는 적어도 하나의 칩 스택(200STa), 연결 재배선층(300) 상에서 복수의 서브 반도체 칩(200a)을 감싸는 제1 몰딩층(290), 및 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어 메인 반도체 칩(400)을 포위하는 제2 몰딩층(490)을 포함할 수 있다. 메인 반도체 칩(400)은 제3 활성면(400F)이 베이스 재배선층(500)을 향하도록 배치될 수 있다.
반도체 패키지(4a)는, 연결 재배선층(300)과 베이스 재배선층(500) 사이에 개재되어, 연결 재배선층(300)과 베이스 재배선층(500)을 전기적으로 연결하는 복수의 연결 바(485)를 포함할 수 있다. 연결 바(485)는 복수의 연결 포스트(480a) 및 복수의 연결 포스트(480a)의 주위를 포위하는 커버 절연층(482)을 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 3, 3a, 4, 4a : 반도체 패키지, 100 : 제1 반도체 칩, 110 : 제1 기판, 120 : 제1 배선층, 130 : 제1 관통 전극, 142 : 제1 전면 칩 패드, 200 : 제2 반도체 칩, 200a : 서브 반도체 칩, 200ST, 200STa : 칩 스택, 210, 제2 기판, 210a : 제4 기판, 220 : 제2 배선층, 230 : 제1 관통 전극, 242 : 제2 전면 칩 패드, 244 : 후면 연결 패드, 250 : 제1 칩 연결 부재, 260 : 절연성 접착층, 270 : 서브 다이 접착 필름, 290 : 제1 몰딩층, 300 : 연결 재배선층, 400 : 제3 반도체 칩, 메인 반도체 칩, 410 : 제3 기판, 440 : 제3 전면 칩 패드, 450 : 제2 칩 연결 부재, 460 : 언더필층, 470 : 다이 접착 필름, 480, 480a : 연결 포스트, 490 : 제2 몰딩층, 500 : 베이스 재배선층, 600 : 패키지 연결 부재

Claims (20)

  1. 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층;
    상기 베이스 재배선층 상에 위치하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 수직 방향으로 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제2 반도체 칩을 각각 포함하는 적어도 두 개의 칩 스택;
    상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층;
    상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되고, 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 수직 방향으로 오버랩되는 제3 반도체 칩;
    상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되어 상기 베이스 재배선층과 상기 제1 반도체 칩을 전기적으로 연결하며, 상기 제3 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트; 및
    상기 베이스 재배선층과 상기 제1 반도체 칩 사이에서, 상기 제3 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩의 활성면과 상기 복수의 제2 반도체 칩의 활성면은 서로 마주보는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩의 수평 폭 및 수평 면적은, 상기 제1 몰딩층, 상기 제2 몰딩층, 및 상기 베이스 재배선층 각각의 수평 폭 및 수평 면적과 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 몰딩층 사이에 개재되는 연결 재배선층;을 더 포함하며,
    상기 제3 반도체 칩의 활성면은 상기 연결 재배선층을 향하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제3 반도체 칩의 비활성면은 상기 베이스 재배선층의 상면과 접하는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제3 반도체 칩의 제3 비활성면, 상기 복수의 연결 포스트의 하면, 및 상기 제2 몰딩층의 하면은 동일 수직 레벨에 위치하여 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제3 반도체 칩의 활성면은 상기 베이스 재배선층을 향하는 것을 특징으로 하는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 몰딩층 사이에 개재되는 연결 재배선층;을 더 포함하며,
    상기 제3 반도체 칩은, 상기 제3 반도체 칩의 비활성면에 부착된 다이 접착 필름을 사이에 가지며 상기 연결 재배선층의 하면에 부착되는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 제3 반도체 칩은, 상기 제3 반도체 칩의 하면과 상기 베이스 재배선층 사이에 개재되는 복수의 칩 연결 부재에 의하여 상기 베이스 재배선층과 전기적으로 연결되며,
    상기 복수의 칩 연결 부재의 하면, 상기 복수의 연결 포스트의 하면, 및 상기 제2 몰딩층의 하면은, 동일 수직 레벨에 위치하여 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩은 HBM(High Bandwidth Memory)를 구성하고,
    상기 제3 반도체 칩은, 그래픽 처리 장치 칩인 것을 특징으로 하는 반도체 패키지.
  11. 제5 항에 있어서,
    상기 적어도 두 개의 칩 스택 각각은 상기 수직 방향으로 적층되는 n개의 상기 제2 반도체 칩을 포함하며(n은 2의 배수),
    상기 제3 반도체 칩의 두께는, 상기 제1 반도체 칩과 상기 칩 스택 전체의 두께의 1/n보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  12. 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층;
    상기 베이스 재배선층 상에 위치하는 연결 재배선층;
    상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되는 그래픽 처리 장치 칩인 메인 반도체 칩;
    상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되어 상기 베이스 재배선층과 상기 연결 재배선층을 전기적으로 연결하며, 상기 메인 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트;
    상기 연결 재배선층과 전기적으로 연결되며, 상기 메인 반도체 칩과 수직 방향으로 적어도 일부분이 오버랩되도록 상기 연결 재배선층 상에 부착되며 메모리 반도체 칩을 포함하는 적어도 하나의 칩 스택;
    상기 연결 재배선층의 상면을 덮으며 상기 복수의 서브 반도체 칩의 적어도 일부분을 감싸는 제1 몰딩층; 및
    상기 베이스 재배선층과 상기 연결 재배선층 사이를 채우며, 상기 메인 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 연결 재배선층과 상기 제1 몰딩층 사이에 개재되는 제1 반도체 칩;을 더 포함하고,
    상기 칩 스택은, 상기 제1 반도체 칩 상에 상기 수직 방향으로 적층되는 복수의 제2 반도체 칩을 각각 포함하며 상기 수평 방향으로 서로 이격되는 적어도 2개이고,
    상기 메인 반도체 칩은, 상기 적어도 2개의 칩 스택 각각의 적어도 일부분과 오버랩되는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 복수의 제2 반도체 칩은, 상기 제1 반도체 칩의 제1 활성면과 상기 복수의 제2 반도체 칩의 제2 활성면이 서로 마주보도록, 상기 제1 반도체 칩 상에 적층되는 것을 특징으로 하는 반도체 패키지.
  15. 제13 항에 있어서,
    상기 제1 반도체 칩의 수평 폭 및 수평 면적은, 상기 제1 몰딩층, 상기 연결 재배선층, 상기 제2 몰딩층, 및 상기 베이스 재배선층 각각의 수평 폭 및 수평 면적과 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 복수의 서브 반도체 칩은, 상기 복수의 서브 반도체 칩 각각의 비활성면이 상기 연결 재배선층을 향하며, 상기 연결 재배선층에 상기 수평 방향으로 쉬프트되며 상기 수직 방향을 따라서 계단 형상을 가지며 적층된 것을 특징으로 하는 반도체 패키지.
  17. 제12 항에 있어서,
    상기 제1 몰딩층, 상기 연결 재배선층, 상기 제2 몰딩층, 및 상기 베이스 재배선층 각각의 서로 대응되는 측면은 상기 수직 방향으로 서로 정렬되는 것을 특징으로 하는 반도체 패키지.
  18. 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층;
    상기 베이스 재배선층 상에 위치하는 연결 재배선층;
    상기 연결 재배선층 상에 부착되며 제1 활성면을 가지는 제1 반도체 칩;
    상기 제1 활성면과 마주보는 제2 활성면을 가지며 상기 제1 반도체 칩 상에 수직 방향으로 적층되는 복수의 제2 반도체 칩을 각각 포함하며, 수평 방향으로 서로 이격되는 적어도 두 개의 칩 스택;
    상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층;
    상기 베이스 재배선층과 상기 연결 재배선층 사이에 배치되며 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 상기 수직 방향으로 오버랩되는 제3 반도체 칩;
    상기 베이스 재배선층과 상기 연결 재배선층 사이에 상기 제3 반도체 칩과 상기 수평 방향으로 이격되도록 배치되며, 상기 베이스 재배선층과 상기 연결 재배선층을 전기적으로 연결하는 복수의 연결 포스트; 및
    상기 베이스 재배선층과 상기 연결 재배선층 사이에서, 상기 제3 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층;을 포함하며,
    상기 제1 몰딩층, 상기 제1 반도체 칩, 상기 연결 재배선층, 상기 제2 몰딩층, 및 상기 베이스 재배선층 각각의 서로 대응되는 측면은 상기 수직 방향으로 서로 정렬되고,
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩은 HBM를 구성하고, 상기 제3 반도체 칩은 그래픽 처리 장치 칩인 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제3 반도체 칩의 두께는 30㎛ 내지 80㎛인 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 제3 반도체 칩의 제3 비활성면, 상기 복수의 연결 포스트의 하면, 및 상기 제2 몰딩층의 하면은 동일 수직 레벨에 위치하여 동일 평면을 이루며, 각각 상기 베이스 재배선층의 상면과 접하는 것을 특징으로 하는 반도체 패키지.
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