JP5123559B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体プロセスを用いて形成したマイクロエレクトロメカニカルシステム（ＭＥＭＳ；Micro Electro Mechanical Systems）のプローブ検査に適用して有効な技術に関するものである。

近年のＭＥＭＳ技術により、センサやアクチュエータなどをＬＳＩ製造プロセス（半導体プロセス）により作製したデバイスが開発され始めている。

これらのデバイスが搭載されたチップの大きさは、搭載されるセンサやアクチュエータの大きさに依存して様々であり、通常のＬＳＩチップが１〜２ｃｍ角、あるいはそれ以下のサイズであるのに対して、より大面積のチップとなることもある。

通常のＬＳＩチップの場合、プローバやテスターといった検査装置とプローブカードを用いて、ウェハ状態で全素子のプローブ検査を行い、デバイスの歩留り解析や、引き続くウェハのダイシング工程、パッケージング工程等の実装工程の前で、不良チップをウェハ段階で選別する。

プローブ検査は、外部からの電源や信号をチップに供給する全てのパッドにプローブカードを用いて針当てし、チップ上の素子の電気的特性や不良、さらにはパッド自体の不良を検出する。

プローブ検査を行うためには、それぞれのチップのパッド配置に一致した針配置を持つプローブカードと、プローブカードをプローバやテスターに装着するマザーボードや、それらを固定するホルダーが必要となる。

チップが通常のＬＳＩチップのサイズである場合は、マザーボードやホルダーは共通、共用化されており、各チップに対応するプローブカードを用意すればプローブ検査ができるようになっている。つまり、プローバやテスターで、複数の品種のチップのプローブ検査を行う場合は、装置の変更はプローブカードの交換のみでよく、各品種に対応する測定プログラムによりプローブ検査が可能であり、検査のスループットの低下を防いでいる。

例えば、特開２００２−３０３６５３号公報（特許文献１）では、プローブ検査で使用するパッドの配置をチップ外周４辺の２辺にのみに集めることによって、プローブカードの針当てがし易いように、また、隣接する複数のチップを同時に検査できることが開示されている。

また、特開平８−６４６４８号公報（特許文献２）では、隣接する複数のチップで共通のプローブ検査用パッドを設けて、検査を行うチップをデコーダ回路を用いて選択することにより、複数チップを１回の針当てで検査できることが開示されている。

また、特開平７−１７６５７７号公報（特許文献３）では、１つのチップを複数の領域に分割して、個々の領域を同時にプローブ検査することにより、検査時間を短縮できることが開示されている。
特開２００２−３０３６５３号公報 特開平８−６４６４８号公報 特開平７−１７６５７７号公報

ところで、ＭＥＭＳ技術により作製したセンサやアクチュエータを搭載したチップも通常のＬＳＩチップと同様にプローブ検査を行う必要があるが、大面積チップとなった場合には、プローブカードも大面積のカードが必要となり、通常のＬＳＩのプローブ検査で使用しているマザーボードやホルダーを使用できなくなる。さらには、プローバやテスターといった検査装置が、大面積チップに対応していない場合は、装置自体を改造する必要が生じる。

センサやアクチュエータは少量多品種生産の場合が多く、それぞれの品種毎にプローブカードホルダーなどを交換、変更すると、そのための工数が検査コストに加算され、さらにはプローバやテスターに改造を行う必要がある場合には、品種毎に専用の検査装置を用意する必要が生じる等、検査コストが一層高くなってしまうという問題が生じる。

特許文献１、２では、通常のＬＳＩチップに対して、複数のチップを同時にプローブ検査することで、特許文献３では、通常のＬＳＩチップに対して、チップを複数の領域に分割し、個々の領域を同時にプローブ検査することで、検査時間の短縮を図るものである。すなわち、通常のサイズのＬＳＩチップに対するものであり、チップの面積が通常のＬＳＩサイズよりも大きな場合に適用できるものではない。

本発明の目的は、大面積チップの場合でも、通常のＬＳＩチップと共通の検査装置でプローブ検査ができる製造技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体基板の主面に形成された素子と電気的に接続された複数の第１パッドおよび複数の第２パッドを有する半導体チップを備え、前記半導体チップの主面を同じ大きさの複数の領域に分割し、前記複数の第１パッドおよび前記複数の第２パッドが、前記複数の領域のそれぞれの対応する位置にレイアウトされている。

また、本発明による半導体装置の製造方法は、まず、（ａ）複数の第１領域、および前記複数の第１領域のそれぞれで分割されてなる複数の第２領域を有し、前記第１領域に半導体プロセスによって形成された素子を有する半導体ウェハを準備する。次いで、（ｂ）前記素子と電気的に接続される複数の第１パッドおよび複数の第２パッドを、前記複数の第２領域のそれぞれに対応する位置に形成する。次いで、（ｃ）前記複数の第１パッドおよび前記複数の第２パッドを介して、前記複数の第２領域のそれぞれを同一のプローブカードによって検査する。次いで、（ｄ）前記半導体ウェハをダイシングして、前記複数の第１領域から複数の半導体チップを取り出す。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、半導体ウェハ上のチップにおいて複数の領域に分割してプローブ検査を行い、さらに、プローブ検査の際に用いるパッドのレイアウトを、チップを平行移動あるいは回転させても各領域で同じにすることで、１枚のプローブカードで大面積のチップのプローブ検査でき、検査のスループットの向上ならびに検査コストを低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本発明の実施の形態１におけるＭＥＭＳの平面図を図１、図７に、断面図を図２〜図５に示す。また、本実施の形態１におけるＭＥＭＳの拡大平面図を図６に示す。

図１に本発明の実施の形態１におけるＭＥＭＳを模式的に示すウェハ平面図を示す。複数のチップ領域２０２（第１領域）、および複数のチップ領域２０２のそれぞれで分割されてなる複数の検査領域３０１（第２領域）を有する。チップ領域２０２は後のダイシング工程で切り出されるチップが形成される単位領域であり、図１には１６の領域が示されている。また、検査領域３０１は後の検査工程で検査される単位領域であり、チップ領域２０２内で４つの領域が示されている。

図２、３、４、５は製造工程中のＭＥＭＳを模式的に示す断面図である。図２に示すように、基板１の主面（素子形成面）上に絶縁膜２、導電膜３の順で形成した後、導電膜３をパターニングする。基板１は、例えばｐ型の単結晶シリコン基板である。また、絶縁膜２は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜である。また、導電膜３は、例えばスパッタによって形成されたアルミニウム膜である。導電膜３のパターニングは、例えばフォトリソグラフィおよびエッチングによって絶縁膜２をストッパ膜として行う。なお、パターニングされた導電膜３はＭＥＭＳを構成する素子の下部電極となる。

続いて、図３に示すように、導電膜３を覆うように絶縁膜２上に絶縁膜４と、その後の工程で空洞部になる犠牲層５を形成する。絶縁膜４は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を用いたＣＶＤ法によって形成された酸化シリコン膜である。また、犠牲層５は例えばアモルファスシリコン膜とする。その後、犠牲層５を覆うように絶縁膜６を形成し、絶縁膜６上に導電膜７を形成する。絶縁膜６は例えばＴＥＯＳを用いたＣＶＤ法による酸化シリコン膜であり、導電膜７はアルミニウム膜である。犠牲層５、導電膜７のパターニングは、例えばフォトリソグラフィおよびエッチングによって行う。なお、パターニングされた導電膜７はＭＥＭＳを構成する素子の上部電極となる。

続いて、図４に示すように、導電膜７上に絶縁膜８を形成した後、絶縁膜６、８をパターニングする。絶縁膜６、８のパターニングは、例えばフォトリソグラフィおよびエッチングによって犠牲層５をストッパ膜として行う。

続いて、図５に示すように、犠牲層５をエッチングし、絶縁膜６と絶縁膜４との間に空洞部１０を形成する。空洞部１０は、例えばＫＯＨ（水酸化カリウム）を用いて絶縁膜６、８の孔９からＫＯＨを侵入させてアモルファスシリコン膜から構成される犠牲層５をエッチングすることによって形成される。これにより、本実施の形態１におけるＭＥＭＳ素子が完成する。このＭＥＭＳ素子は、例えば、圧力の変化を下部電極３と上部電極７との間の静電容量の変化として読み取るセンサの動作をするものである。

続いて、孔９を絶縁膜で埋め込み、空洞部１０を密閉した後、例えば、下部電極３および上部電極７とプラグを介して電気的に接続された配線および配線間を絶縁分離する層間絶縁膜を形成する。これまでの工程により、チップ領域２０２（図１参照）に半導体プロセスによって形成された複数のＭＥＭＳ素子から構成されるＭＥＭＳを有するウェハ２０１が準備される。

続いて、図７に示すように、１つのチップ領域２０２に設けられた複数の検査領域３０１のそれぞれに対応する位置にパッド１０１、パッド１０２、パッド１０３を形成する。具体的には、複数のパッド１０１、複数のパッド１０２および複数のパッド１０３を、チップを平行移動（図の左右方向に移動）させたときに、複数の検査領域３０１のそれぞれで同じとなるようにレイアウトする。

パッド１０１、１０２、１０３は例えばスパッタによって形成されたアルミニウム膜である。また、パッド１０１はＭＥＭＳ素子の下部電極３と配線などを介して電気的に接続されている。また、パッド１０２は、ＭＥＭＳ素子の上部電極７と配線などを介して電気的に接続されている。また、パッド１０３は、電源供給用の配線などと電気的に接続されている。すなわち、パッド１０１、１０２、１０３は、素子領域２０３に形成されている複数のＭＥＭＳ素子と電気的に接続されている。なお、後の工程で、パッド１０１、１０２、１０３は、プローブ検査の際に使用するパッドであり、またワイヤボンディングの際、電源や信号を供給するボンディングパッドでもある。

続いて、複数のパッド１０１、１０２、１０３を介して、複数の検査領域３０１のそれぞれを同一のプローブカードによって検査する。具体的に、以下に説明する。

本実施の形態１の特徴は、図７に示すように、各検査領域３０１の大きさが通常のＬＳＩチップと同程度の大きさになるように、１つのチップ（チップ領域２０２）を４つの領域に分割し、各検査領域３０１のパッド配置を同一のレイアウトにした点にある。

このような構成にすることにより、各検査領域３０１をプローブ検査するためのプローブカードが、通常のＬＳＩチップの検査で使用しているプローブカードと同程度の大きさとなり、専用のマザーボードやプローブカードホルダーを使用しなくてよい。また、パッド１０１、１０２、１０３の配置を各検査領域３０１で同じにすることで、各検査領域３０１それぞれに対応するプローブカードを使用する必要なく、それぞれの検査領域３０１を同一のプローブカードを用いてプローブ検査することができる。

図１のチップ領域２０２内に示した数字は、プローブ検査を行う領域に番号付けを行ったものであり、最初の数字はチップ番号を表し、２番目の数字は各チップの領域番号を表している。プローブ検査の方法は、図８に示すように、まずチップ１の１−１、１−２、１−３、１−４のそれぞれの領域のプローブ検査を、チップ内位置を平行移動しながら行い、次にチップを移動して、２−１、２−２、２−３、２−４の領域をチップ２のチップ内を移動しながらプローブ検査を行うというように、順次チップ内移動とチップ間移動を繰り返すことで、ウェハ上の全チップのプローブ検査を行うことができる。あるいは、図９に示すようにチップ１の１−１の測定を行い、次にチップ２の２−１の測定を行うというように、同一の領域毎にプローブ検査を行ってもよい。

続いて、ウェハ２０１（図１参照）をダイシングして、複数のチップ領域２０２から複数のチップ２０２（図７参照）を取り出す。これにより、本実施の形態１におけるＭＥＭＳは、基板１の主面に形成されたＭＥＭＳ素子と電気的に接続された複数のパッド１０１および複数のパッド１０２を有するチップを備え、チップの主面を同じ大きさの複数の検査領域３０１に分割し、複数のパッド１０１および複数のパッド１０２が、複数の検査領域３０１のそれぞれの対応する位置にレイアウトされている。更に、複数のパッド１０１および複数のパッド１０２のレイアウトは、チップを平行移動（図７では左右方向に移動）させたときに、複数の検査領域３０１のそれぞれで同じである。

例えば、大型のセンサを構成するＭＥＭＳの場合、ＭＥＭＳ素子の搭載数も多数となり、チップ（チップ領域２０２）の大きさも大きくなる。本実施の形態１におけるチップ１Ｃの大きさは、例えば１ｃｍ×４ｃｍ、２ｃｍ×８ｃｍである。

このため、本実施の形態１では、通常のＬＳＩチップよりも大面積のチップの場合でも、チップを通常のＬＳＩチップと同程度の大きさの領域に分割している。これにより、通常のＬＳＩチップのプローブ検査に使用するプローブカードを同程度の大きさのプローブカードを使用することができるので、プローブ検査も、大面積チップに限定されたマザーボードやプローブカードホルダーは不要となり、検査のスループットの向上ならびに検査コストを低減することができる。

また、プローブ検査に使用するパッド配置を各検査領域３０１で同一としているので、１枚のプローブカードでチップ内の全素子の検査を行うことができる。このため、プローブカード作製費用やカード交換に必要な時間を削減でき、検査コストをさらに低減できる。

本実施の形態１では、図７で示したように、チップは４つの領域に分割した形態であるが、分割された領域の大きさが、通常のＬＳＩチップと同程度の大きさになればよく、２分割、３分割、あるいは４分割以上の分割数でもよいことは自明である。例えば、チップ形状が矩形状であれば、一辺が３ｃｍ以上である場合に、本発明は有効である。

また、図８、図９において示したウェハ上のチップのプローブ検査のフローについても、ウェハ上のチップの配置や分割数により、検査時間が最短になるようなフローで行えばよいことも自明である。

（実施の形態２）
図１０は本発明の実施の形態２におけるＭＥＭＳを模式的に示すチップ平面図であり、図１１は図１０のパッドの接続を示す説明図である。パッド１０１、１０２、１０３は外部から素子領域２０３の各素子へ電源や信号を供給するボンディング用パッドであると同時に、プローブ検査の際に使用するパッドでもある。検査領域３０１は、チップ２０２を分割した領域を示しており、４つの領域に分割している。すなわち、チップ２０２のプローブ検査を４つの領域に分割して行う。パッド１１１、１１２は外部から素子領域２０３の各素子へ電源や信号を供給するためにのみ使用するボンディング用パッドであり、パッド１２１、１２２はプローブ検査のみで使用するパッドである。図６に示すようにボンディング用パッド１１１はチップ上の配線２１１により各検査領域３０１のプローブ検査用パッド１２１に接続されている。同様に、ボンディング用パッド１１２はチップ上の引き回し配線２１２により各検査領域３０１のプローブ検査用パッド１２２に接続されている。

本実施の形態２の特徴は、図１０、図１１に示すように、各検査領域３０１の大きさが通常のＬＳＩチップと同程度の大きさになるように、チップ２０２を４つの領域に分割し、ボンディング用パッド１１１、１１２を配線によって引き回して、プローブ検査用パッド１２１、１２２を各領域に設け、さらに各検査領域３０１のパッド配置を同一のレイアウトにした点にある。

パッド１０１〜１０３、１１１、１１２、１２１、１２２の形成においては、それらは同時に形成され、パッド１０１〜１０３、１２１、１２２を、各検査領域３０１のそれぞれに対応する位置にレイアウトされ、パッド１１１、１１２を、各検査領域３０１外にレイアウトする。

このような構成にすることにより、プローブ検査に必要なボンディング用パッドが分割した各検査領域３０１に存在しない場合でも、各検査領域３０１でのプローブ検査が可能となる。

また、前記実施の形態１の場合と同様に、各検査領域３０１をプローブ検査するためのプローブカードが、通常のＬＳＩチップの検査で使用しているプローブカードと同程度の大きさとなり、専用のマザーボードやプローブカードホルダーを使用しなくてよい。

また、パッド１０１、１０２、１０３、１２１、１２２の配置を各検査領域３０１で同じにすることで、各検査領域３０１それぞれに対応するプローブカードを使用する必要なく、それぞれの検査領域３０１を同一のプローブカードを用いてプローブ検査することができる。

プローブ検査の方法も前記実施の形態１と同様に、あるチップのそれぞれの検査領域３０１のプローブ検査を、チップ内位置を平行移動しながら行い、次にチップを移動して、次のチップの各検査領域３０１を、チップ内を移動しながらプローブ検査を行うというように、順次チップ内移動とチップ間移動を繰り返すことで、ウェハ上の全チップのプローブ検査を行うことができる。あるいは、あるチップ内の１つの検査領域３０１の測定を行い、次にチップ内の同一の検査領域３０１の測定を行うというように、同一の検査領域３０１毎にプローブ検査を行ってもよい。

プローブ検査後は、パッド１０１〜１０３、１１１、１１２にワイヤボンディングする。その一方で、パッド１２１、１２２は、各検査領域３０１のパッド配置を同じくし、プローブ検査のために形成されたものであり、ワイヤボンディングされない。

以上説明したように、本実施の形態２によれば、通常のＬＳＩチップよりも大面積のチップであり、分割した領域にプローブ検査のために必要なボンディングパッドが存在しない場合でも、チップを通常のＬＳＩチップと同程度の大きさの領域に分割し、プローブ検査に必要なボンディングパッドと各領域に設けたプローブ検査に用いるパッドとを配線により接続することにより、分割した各領域それぞれでのプローブ検査が可能となる。したがって、通常のＬＳＩチップのプローブ検査に使用するプローブカードを同程度の大きさのプローブカードを使用することができ、プローブ検査も、大面積チップに限定されたマザーボードやプローブカードホルダーは不要となり、検査のスループットの向上ならびに検査コストを低減することができる。また、プローブ検査用パッドの配置を各領域で同一としているので、１枚のプローブカードでチップ内の全素子の検査を行うことができ、プローブカード作製費用やカード交換に必要な時間を削減でき、検査コストをさらに低減できる。

パッド１１１、１１２と１２１、１２２を結ぶ引き回し配線２１１、２１２や、プローブ検査のために設けたパッド１２１、１２２は、プローブ検査が終了後にそのままチップ内に残しておいてもよく、残しておくと寄生容量などのデバイスの特性に問題が生じる場合は、プローブ検査終了後にパッドと配線をエッチングにより取り去る、あるいは、配線をレーザにより切断すればよい。互いに電気的に接続されているパッド１２１、１２２とパッド１１１、１１２との間を、パッド１１１、１１２との近傍でパッド１２１、１２２とパッド１１１、１１２の電気的接続を切断することによって、より寄生容量を抑制することができる。

図１０において示したチップ２０２は４つの領域に分割した形態であるが、分割された領域の大きさが、通常のＬＳＩチップと同程度の大きさになればよく、２分割、３分割、あるいは４分割以上の分割数でもよいことは自明である。

（実施の形態３）
図１２は本発明の実施の形態３におけるＭＥＭＳを模式的に示すチップ平面図である。２０２はチップ、２０３はセンサやアクチュエータが形成された素子領域である。１０１、１０２、１０３、１０４は外部から素子領域２０３の各素子へ電源や信号を供給するボンディング用パッドであると同時に、プローブ検査の際に使用するパッドでもある。３０１、３０２、３０３、３０４は、チップ２０２を分割した検査領域を示しており、４つの領域に分割している。すなわち、チップ２０２のプローブ検査を４つの領域に分割して行う。

本実施の形態３の特徴は、図１２に示すように、検査領域３０１、３０２、３０３、３０４の大きさが通常のＬＳＩチップと同程度の大きさになるように、チップ２０２を４つの領域に分割し、チップを９０°あるいは１８０°回転させることにより、各領域のパッド配置が同一になるようなレイアウトにした点にある。

このような構成にすることにより、各領域をプローブ検査するためのプローブカードが、通常のＬＳＩチップの検査で使用しているプローブカードと同程度の大きさとなり、専用のマザーボードやプローブカードホルダーを使用しなくてよい。また、チップを９０°、１８０°回転することで、検査領域３０１、３０２、３０３、３０４でのパッド１０１、１０２、１０３、１０４が同じ配置となるレイアウトになり、各検査領域それぞれに対応するプローブカードを使用する必要なく、それぞれの検査領域を同一のプローブカードを用いてプローブ検査することができる。

図１３は、図１２で示したチップ２０２が８チップ形成されたＳｉウェハを示している。図中の２０１はＳｉウェハである。チップ２０２内に示した数字は、プローブ検査を行う領域に番号付けを行ったものであり、最初の数字はチップ番号を表し、２番目の数字は各チップの領域番号を表している。

図１３のように配置されたチップのプローブ検査の方法を図１４に示す。まずチップ１の１−１（図１２の３０１に対応）のプローブ検査を行い、次にＳｉウェハ２０１を９０°回転させて１−２（図１２の３０２に対応）のプローブ検査を行う。次に、さらにＳｉウェハ２０１を９０°回転させて１−４（図１２の３０４に対応）のプローブ検査を行い、引き続き、Ｓｉウェハ２０１をさらに９０°回転させて１−３（図１２の３０３に対応）のプローブ検査を行うことでチップ１の全素子のプローブ検査ができることになる。引き続き、チップを移動させてチップ２以降でも同様の処理を繰り返すことでウェハ上の全チップのプローブ検査が可能である。

また、ウェハを回転させる回数を減らすためには、図１５に示すように、各チップの１番目の領域を全チップに対して測定を行い、引き続き各チップの２番目の領域を全チップに対して測定を行うというように、各チップの同じ領域を全チップに対して測定し、続いてＳｉウェハ２０１を回転させて、他の領域を測定すればよい。

以上説明したように、本実施の形態３によれば、通常のＬＳＩチップよりも大面積のチップの場合でも、チップを通常のＬＳＩチップと同程度の大きさの領域に分割している。したがって、通常のＬＳＩチップのプローブ検査に使用するプローブカードを同程度の大きさのプローブカードを使用することができるので、プローブ検査も、大面積チップに限定されたマザーボードやプローブカードホルダーは不要となり、検査のスループットの向上ならびに検査コストを低減することができる。

また、プローブ検査に使用するパッド配置を、ウェハを回転することにより各検査領域で同一となるレイアウトになっているので、１枚のプローブカードでチップ内の全素子の検査を行うことができる。また、プローブカード作製費用やカード交換に必要な時間を削減でき、検査コストをさらに低減できる。

図１２において示したチップは４つの検査領域に分割した形態であるが、分割された検査領域の大きさが、通常のＬＳＩチップと同程度の大きさになればよく、２分割、３分割、あるいは４分割以上の分割数でもよいことは自明である。

また、図１４、図１５において示したウェハ上のチップのプローブ検査のフローについても、ウェハ上のチップの配置や分割数により、検査時間が最短になるようなフローで行えばよいことも自明である。

（実施の形態４）
図１６は本発明の実施の形態４におけるＭＥＭＳを模式的に示すチップ平面図である。２０２はチップ、２０３はセンサやアクチュエータが形成された素子領域である。パッド１０１、１０２、１０３、１０４、１０５は外部から素子領域２０３の各素子へ電源や信号を供給するボンディング用パッドであると同時に、プローブ検査の際に使用するパッドでもある。検査領域３０１、３０２、３０３、３０４は、チップ２０２を分割した検査領域を示しており、４つの領域に分割している。すなわち、チップ２０２のプローブ検査を４つの検査領域に分割して行う。４０１は各検査領域のパッド配置を同じにするために設けたダミーパッドである。

このダミーパッド４０１は、パッド１０１〜１０５と同時に形成される。複数の検査領域のそれぞれに対応する位置に、パッド１０１〜１０５およびダミーパッド４０１がレイアウトされ、パッド１０１〜１０５はＭＥＭＳ素子と電気的に接続され、ダミーパッド４０１はＭＥＭＳ素子と電気的に接続されない。

本実施の形態４の特徴は、図１６に示すように、検査領域３０１、３０２、３０３、３０４の大きさが通常のＬＳＩチップと同程度の大きさになるように、チップ２０２を４つの検査領域に分割し、分割した各検査領域でのパッド数が異なる場合でも、各検査領域でパッド配置を同一にするために、ダミーパッド４０１を設けた点にある。このような構成にすることにより、各検査領域をプローブ検査するためのプローブカードが、通常のＬＳＩチップの検査で使用しているプローブカードと同程度の大きさとなり、専用のマザーボードやプローブカードホルダーを使用しなくてよい。また、チップを９０°、１８０°回転することで、検査領域３０１のパッド１０１、１０２、１０３、１０４、１０５と検査領域３０２、３０３、３０４でのパッド１０１、１０２、１０３、１０４、４０１が同じレイアウトになり、各検査領域それぞれに対応するプローブカードを使用する必要なく、それぞれの検査領域を同一のプローブカードを用いてプローブ検査することができる。

以上説明したように、本実施の形態４によれば、通常のＬＳＩチップよりも大面積のチップの場合でも、チップを通常のＬＳＩチップと同程度の大きさの領域に分割し、したがって、通常のＬＳＩチップのプローブ検査に使用するプローブカードを同程度の大きさのプローブカードを使用することができるので、プローブ検査も、大面積チップに限定されたマザーボードやプローブカードホルダーは不要となり、検査のスループットの向上ならびに検査コストを低減することができる。また、プローブ検査に使用するパッド配置を、分割した各検査領域のパッド配置が同一になるようにダミーパッドを設けることで同一にして、ウェハを回転することにより各領域で同一となるレイアウトになっているので、１枚のプローブカードでチップ内の全素子の検査を行うことができるので、プローブカード作製費用やカード交換に必要な時間を削減でき、検査コストをさらに低減できる。

図１６において示したチップは４つの検査領域に分割した形態であるが、分割された検査領域の大きさが、通常のＬＳＩチップと同程度の大きさになればよく、２分割、３分割、あるいは４分割以上の分割数でもよいことは自明である。

また、ダミーパッドの数、位置は、分割した各検査領域に配置されたプローブ検査用パッドの配置が同一になればよく、ダミーパッドが２つでも、それ以上でもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、基板としてシリコン基板を適用した場合について説明したが、ガリウム砒素基板などの半導体基板、絶縁基板、ガラス基板などにも適用することができる。

本発明のプローブ検査のためのパッドレイアウトおよび検査方法は、センサやアクチュエータを搭載した半導体チップの製造する製造業に幅広く利用することができる。

本発明の実施の形態１におけるＭＥＭＳを模式的に示すウェハ平面図である。 本発明の実施の形態１における製造工程中のＭＥＭＳを模式的に示す断面図である。 図２に続く製造工程中のＭＥＭＳを模式的に示す断面図である。 図３に続く製造工程中のＭＥＭＳを模式的に示す断面図である。 図４に続く製造工程中のＭＥＭＳを模式的に示す断面図である。 本発明の実施の形態１におけるＭＥＭＳを模式的に示す要部平面図である。 図５に続く製造工程中のＭＥＭＳを模式的に示すチップ平面図である。 本実施の形態１におけるプローブ検査の一例を示すフローである。 本実施の形態１におけるプローブ検査の他の一例を示すフローである。 本発明の実施の形態２におけるＭＥＭＳを模式的に示すチップ平面図である。 図１０のパッドの接続を示す説明図である。 本発明の実施の形態３におけるＭＥＭＳを模式的に示すチップ平面図である。 本発明の実施の形態３におけるＭＥＭＳを模式的に示すウェハ平面図である。 本実施の形態３におけるプローブ検査の一例を示すフローである。 本実施の形態３におけるプローブ検査の他の一例を示すフローである。 本発明の実施の形態４におけるＭＥＭＳを模式的に示す平面図である。

符号の説明

１ 基板
２ 絶縁膜
３ 導電膜（下部電極）
４ 絶縁膜
５ 犠牲層
６ 絶縁膜
７ 導電膜（上部電極）
８ 絶縁膜
９ 孔
１０ 空洞部
１０１、１０２、１０３、１０４、１０５ パッド（ボンディング兼プローブ検査用）
１１１、１１２ パッド（ボンディング用）
１２１、１２２ パッド（プローブ検査用）
２０１ ウェハ
２０２ チップ領域（チップ）
２０３ 素子領域
２１１、２１２ 引き回し配線
３０１、３０２、３０３、３０４ 検査領域
４０１ ダミーパッド

Claims (10)

1. 基板の主面に形成された素子と電気的に接続された複数の第１パッドおよび複数の第２パッドを有するチップを備え、
   前記複数の第１パッドおよび前記複数の第２パッドが、前記チップの主面を同じ大きさで分割された複数の領域のそれぞれに配置され、
   前記複数の領域のそれぞれに配置された前記第１パッドおよび前記第２パッドのそれぞれは、平行移動あるいは回転移動によって前記複数の領域を平面的に重ね合わせた場合に一致するように配置され、
   前記素子は、
   前記基板上に設けられた第１電極と、
   前記第１電極上に設けられた空洞部と、
   前記空洞部上に設けられた第２電極と、
   から構成され、
   前記第１パッドが、前記第１電極と電気的に接続されており、
   前記第２パッドが、前記第２電極と電気的に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記チップは、更に、前記第１パッドと電気的に接続された第３パッドを有し、
   前記第３パッドが、前記複数の領域外にレイアウトされ、
   前記第１パッドには、ワイヤボンディングされておらず、
   前記第２パッドおよび前記第３パッドには、ワイヤボンディングされていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記複数の領域のうちの少なくとも１つの領域は、さらに、前記素子と電気的に接続された第４パッドを有し、
   前記複数の領域のうちの他の領域は、さらに、前記素子と電気的に接続されていないダミーパッドを有し、
   前記少なくとも１つの領域に配置された前記第４パッドと、前記他の領域に配置された前記ダミーパッドとは、平行移動あるいは回転移動によって前記少なくとも１つの領域と前記他の領域とを平面的に重ね合わせた場合に一致するように配置されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記複数の第１パッドおよび前記複数の第２パッドのレイアウトが、前記チップを９０°回転移動、または１８０°回転させたときに、前記複数の領域のそれぞれで同じであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記チップは、矩形状であり、一辺が３ｃｍ以上であることを特徴とする半導体装置。
6. 以下の工程を含む半導体装置の製造方法：
   （ａ）複数の第１領域、および前記複数の第１領域のそれぞれで分割される複数の第２領域を有し、前記第１領域に半導体プロセスによって形成された素子を有する基板を準備する工程、
   （ｂ）前記工程（ａ）の後、前記素子と電気的に接続される複数の第１パッドおよび複数の第２パッドを、前記複数の第２領域のそれぞれに形成する工程、
   （ｃ）前記工程（ｂ）の後、前記複数の第１パッドおよび前記複数の第２パッドを介して、前記複数の第２領域のそれぞれを同一のプローブカードによって検査する工程、
   （ｄ）前記工程（ｃ）の後、前記基板をダイシングして、前記複数の第１領域から複数のチップを取り出す工程、
   ここで、前記工程（ｂ）において、前記複数の第２領域のそれぞれに配置された前記第１パッドおよび前記第２パッドのそれぞれは、平行移動あるいは回転移動によって前記複数の第２領域を平面的に重ね合わせた場合に一致するように形成され、
   前記素子は、
   前記基板上に設けられた第１電極と、
   前記第１電極上に設けられた空洞部と、
   前記空洞部上に設けられた第２電極と、
   から構成され、
   前記第１パッドが、前記第１電極と電気的に接続されており、
   前記第２パッドが、前記第２電極と電気的に接続されている。
7. 請求項６記載の半導体装置の製造方法において、
   前記工程（ｂ）では、前記複数の第１パッドおよび前記複数の第２パッドを、前記チップを９０°回転移動、または１８０°回転させたときに、前記複数の第２領域のそれぞれで同じとなるようにレイアウトすることを特徴とする半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法は、更に以下の工程を含む：
   （ｅ）前記工程（ｂ）と同時に、前記第１パッドと電気的に接続される第３パッドを、前記複数の第２領域外にレイアウトする工程、
   （ｆ）前記工程（ｄ）の後、前記第２パッドおよび前記第３パッドにワイヤボンディングする工程。
9. 請求項８記載の半導体装置の製造方法は、更に以下の工程を含む：
   （ｇ）前記工程（ｃ）の後、前記工程（ｆ）の前に、互いに電気的に接続されている前記第１パッドと前記第３パッドとの間を、前記第３パッドとの近傍で前記第１パッドと前記第３パッドの電気的接続を切断する工程。
10. 請求項６記載の半導体装置の製造方法において、
    前記工程（ｂ）は、さらに、前記複数の第２領域のうちの少なくとも１つの第２領域に、前記素子と電気的に接続された第４パッドを形成し、
    前記工程（ｂ）は、さらに、前記複数の第２領域のうちの他の第２領域に、前記素子と電気的に接続されていないダミーパッドを形成し、
    前記少なくとも１つの第２領域に配置された前記第４パッドと、前記他の第２領域に配置された前記ダミーパッドとは、平行移動あるいは回転移動によって前記少なくとも１つの第２領域と前記他の第２領域とを平面的に重ね合わせた場合に一致するように配置されていることを特徴とする半導体装置の製造方法。

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