KR20130000213A - 반도체 장치 및 그 검사 방법 - Google Patents

반도체 장치 및 그 검사 방법 Download PDF

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pads
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 복수의 메인 칩들, 회로 테스트 영역, 및 프로브 테스트 영역을 포함하는 단위 영역(unit region)을 복수로 포함하는 기판, 상기 회로 테스트 영역 상의, 테스트 회로 및 상기 테스트 회로와 연결된 회로 테스트 패드들, 및 상기 프로브 테스트 영역 상의, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제1 및 제2 프로브 테스트 패드들 및 상기 제1 및 제2 프로브 테스트 패드들을 연결하는 제1 저항 패턴을 포함한다.

Description

반도체 장치 및 그 검사 방법{SEMICONDUCTOR DEVICE AND METHOD OF TESTING THE SAME}
본 발명은 반도체 장치 및 그 검사 방법에 관련된 것이다.
경량화, 소형화 및/또는 낮은 코스트(cost) 등의 장점으로 인하여, 반도체 장치는 전자기기, 자동차 및/또는 선박 등의 다양한 산업 분야에서 활용되고 있다. 반도체 장치의 신뢰성 및 집적도는 반도체 장치가 포함된 전자 제품의 성능을 결정하는 중요한 요소이다. 전자 산업이 고도 발전함에 따라, 반도체 장치의 집적도 및 신뢰성에 대한 요구가 증가되고 있다.
이에 따라, 고신뢰성을 갖는 반도체 장치 및 그 검사 방법에 대한 연구들이 진행중이다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성을 갖는 반도체 장치 및 그 검사 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 프로브 카드의 검사가 용이한 반도체 장치 및 그 검사 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 장치를 제공한다. 상기 반도체 장치는, 복수의 메인 칩들, 회로 테스트 영역, 및 프로브 테스트 영역을 포함하는 단위 영역(unit region)을 복수로 포함하는 기판, 상기 회로 테스트 영역 상의, 테스트 회로 및 상기 테스트 회로와 연결된 회로 테스트 패드들, 및 상기 프로브 테스트 영역 상의, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제1 및 제2 프로브 테스트 패드들 및 상기 제1 및 제2 프로브 테스트 패드들을 연결하는 제1 저항 패턴을 포함한다.
일 실시 예에 따르면, 상기 반도체 장치는, 상기 프로브 테스트 영역 상에 배치되고, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제3 프로브 테스트 패드를 더 포함하되, 상기 제2 및 제3 프로브 테스트 패드들 사이의 저항 값은 상기 제1 저항 패턴의 저항 값보다 클 수 있다.
일 실시 예에 따르면, 상기 반도체 장치는 상기 제1 및 제3 프로브 테스트 패드들을 연결하고, 상기 제1 저항 패턴과 동일한 저항 값을 갖는 제2 저항 패턴을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 장치는, 상기 프로브 테스트 영역 상에 배치되고 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제4 내지 제6 프로브 테스트 패드들, 상기 프로브 테스트 영역 상에 배치되고 상기 제4 및 제5 프로브 테스트 패드들을 연결하는 제3 저항 패턴, 및 상기 프로브 테스트 영역 상에 배치되고 상기 제4 및 제6 프로브 테스트 패턴들을 연결하는 제4 저항 패턴을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 장치는, 상기 프로브 테스트 영역 상에 배치되고 상기 메인 칩들, 상기 회로 테스트 패드들, 및 상기 제1 및 제2 프로브 테스트 패드들과 절연된 제3 및 4 프로브 테스트 패드들, 및 상기 프로브 테스트 영역 상에 배치되고 상기 제3 및 제4 프로브 테스트 패드들을 연결하는 제2 저항 패턴을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 장치는, 상기 프로브 테스트 영역 상의 제3 내지 제N (N은 4 이상의 자연수) 프로브 테스트 패드들을 더 포함하되, 상기 제1 내지 제N 프로브 테스트 패드들은 제1 내지 제 N 탐침들을 갖는 프로브 카드의 상기 제1 내지 제N 탐침들이 접촉되도록 구성될 수 있다.
일 실시 예에 따르면, 상기 회로 테스트 패드은 복수로 제공되어, 상기 제1 내지 제N 회로 테스트 패드들을 포함하고, 상기 제1 내지 제 N 회로 테스트 패드들은 상기 프로브 카드의 상기 제1 내지 제N 탐침들이 접촉되도록 구성될 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 장치의 검사 방법을 제공한다. 상기 반도체 장치의 검사 방법은, 메인 칩들, 테스트 회로들, 상기 테스트 회로 요소들과 연결된 회로 테스트 패드들, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제1 및 제2 프로브 테스트 패드들, 및 상기 제1 및 제2 프로브 테스트 패드들을 연결하는 제1 저항 패턴을 포함하는 기판을 준비하는 것, 프로브 카드의 탐침들을 상기 제1 및 제2 프로브 테스트 패드들에 접촉시키는 것, 및 상기 제1 저항 패턴의 저항 값을 측정하는 것을 포함한다.
일 실시 예에 따르면, 상기 측정된 저항 값이 재1 저항 패턴의 저항 값과 오차 범위 내에 있는 경우, 상기 반도체 장치의 검사 방법은 상기 프로브 카드의 상기 탐침들을 상기 회로 테스트 패드들에 접촉시키는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 측정된 저항 값이 상기 제1 저항 패턴의 저항 값과 오차 범위 밖에 있는 경우, 상기 반도체 장치의 검사 방법은 상기 프로브 카드의 불량 여부를 검사하는 것을 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 복수의 메인 칩들, 테스트 회로와 연결된 회로 테스트 패드들, 및 프로브 테스트 패드들을 연결하는 저항 패턴을 포함하는 반도체 장치가 제공된다. 상기 테스트 회로의 검사 전, 상기 프로브 테스트 패드들에 프로브 카드의 탐침들이 접촉하여 프로브 카드가 검사될 수 있다. 이로 인해, 고신뢰성의 반도체 장치 및 그 검사 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 것으로, 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 일부를 확대한 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 회로 테스트 영역을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 일 실시 예를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 또 다른 실시 예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예들에 따른 반도체 장치의 검사 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 4에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 5에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 6에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법의 일 변형 예를 설명하기 위한 순서도이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치의 검사 방법의 다른 변형 예를 설명하기 위한 순서도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시 예에 따른 반도체 장치가 설명된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 2는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 것으로, 본 발명의 실시 예에 따른 반도체 장치의 일부를 확대한 도면이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체물질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 기판(100)은 복수의 단위 영역들(110, unit regions)을 포함할 수 있다. 상기 복수의 단위 영역들(110)의 각각은 복수의 메인 칩들(110), 회로 테스트 영역(130), 및 프로브 테스트 영역(140)을 포함할 수 있다. 이와는 달리, 상기 복수의 단위 영역들(110) 중에서 적어도 어느 하나의 단위 영역이 상기 프로브 테스트 영역(140)을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 단위 영역들(110)은 서로 동일한 구성들(elements) 및 형상을 가질 수 있다. 상기 복수의 메인 칩들(120), 회로 테스트 패턴 영역(130), 및/또는 상기 프로브 테스트 영역(140)을 형성하는 동안 포토리소그래피 공정(photolithography process)이 수행될 수 있다. 일 실시 예에 따르면, 상기 복수의 단위 영역들(110)의 각각은, 상기 포토리소그래피 공정의 노광 공정에서 동시에 광이 조사된 영역일 수 있다. 예를 들어, 상기 기판(100) 상에 상기 단위 영역(110)은 100개 제공될 수 있다.
상기 복수의 메인 칩들(120)은 복수의 메모리 요소들(memory elements)들을 포함할 수 있다. 상기 복수의 메모리 요소들은 비휘발성 메모리 요소들, 또는 휘발성 메모리 요소들일 수 있다. 상기 복수의 메인 칩들(120)은 복수의 트랜지스터들, 및/또는 커패시터 등을 포함할 수 있다. 그 밖에 상기 메인 칩들(120)은 다양한 회로 요소들(circuit elements)을 포함할 수 있다.
상기 기판(100)의 상기 회로 테스트 영역(130) 상에, 테스트 회로들(test circuits) 및 상기 테스트 회로들과 연결된 회로 테스트 패드들이 배치될 수 있다. 상기 테스트 회로들과 상기 회로 테스트 패드들이 도 3을 참조하여 설명된다.
도 3은 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 회로 테스트 영역을 설명하기 위한 도면이다.
도 3을 참조하면, 상기 기판(100)의 상기 상기 회로 테스트 영역(130) 상에 제1 내지 제n 회로 테스트 패드들(CP1~CPn)가 배치될 수 있다. 상기 n은 2 이상의 자연수일 수 있다. 예를 들어, 상기 회로 테스트 영역(130) 상에 제1 내지 제24 테스트 패드들(CP1~CPn)이 배치될 수 있다. 상기 복수의 회로 테스트 패드들(CP1~CPn)은 상기 제1 내지 제m 테스트 회로들(TC1~TCm)에 의해 서로 연결될 수 있다. 상기 m은 2 이상의 자연수일 수 있다.
상기 테스트 회로들(TC1~TCm)의 각각은 서로 다른 회로 요소들을 포함할 수 있다. 이와는 달리, 상기 테스트 회로들(TC1~TCm)의 적어도 일부는 서로 동일한 회로 요소들을 포함할 수 있다. 예를 들어, 상기 테스트 회로들(TC1~TCm)의 적어도 일부는 저항 패턴, 및/또는 커패시터 등을 포함할 수 있다.
일 실시 예에 따르면, 하나의 테스트 회로는 한 쌍의 회로 테스트 패드들을 연결할 수 있다. 예를 들어, 상기 제1 테스트 회로(TC1)는 상기 제1 및 제2 회로 테스트 패드들(CP1, CP2)을 연결할 수 있고, 상기 제2 테스트 회로(TC2)는 상기 제3 및 제4 회로 테스트 패드들(CP3, CP4)을 연결할 수 있다. 도면에 도시된 바와는 달리, 하나의 테스트 회로는 3개 이상의 회로 테스트 패드들을 연결할 수 있다.
상기 테스트 회로들(TC1~TCm) 및 상기 회로 테스트 패드들(CP1~CPn)은 도 3에 도시된 것에 한정되지 않고, 다양한 형상으로 배열될 수 있다. 상기 기판(100)의 상부면을 기준으로, 상기 테스트 회로들(TC1~TCm)은 상기 회로 테스트 패드들(CP1~CPn)과 동일한 레벨에 배치되지 않을 수 있다.
일 실시 예에 따르면, 상기 제1 내지 제n 회로 테스트 패드들(CP1~CPn) 및 상기 제1 내지 제m 테스트 회로들(TC1~TCm)은 상기 메인 칩들(110)과 절연될 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 기판(100)의 상기 프로브 테스트 영역(140) 상에, 프로프 테스트 패드들 및 상기 프로브 테스트 패드들을 연결하는 저항 패턴들이 배치될 수 있다.
프로브 카드(200)가 상기 기판(100) 상에 로딩될 수 있다. 상기 프로브 카드(200)는 제1 내지 제n 탐침(PRB1~PRBn)을 포함할 수 있다. 예를 들어, 상기 프로브 카드(200)는 24개의 탐침들을 포함할 수 있다.
상기 프로브 카드(200)의 상기 탐침들(PRB1~PRBn)은 상기 프로브 테스트 영역(140) 상의 상기 프로브 테스트 패드들에 접촉되어, 상기 프로브 카드(200)의 불량 여부가 검사될 수 있다. 도 4 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 장치에 포함된 프로브 테스트 영역의 실시 예들이 설명된다.
도 4는 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 일 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 프로브 테스트 영역(140) 상에, 제1 내지 제n 프로브 테스트 패드(PP1~PPn), 및 제1 내지 제j 저항 패턴(RP1~RPj)이 배치될 수 있다. 상기 j는 n-1의 값을 가질 수 있다. 예를 들어, 24개의 상기 프로브 테스트 패드들(PP1~PPn) 및 23개의 저항 패턴들(RP1~RPj)이 상기 프로브 테스트 영역(140) 상에 배치될 수 있다.
상기 프로브 테스트 패드들(PP1~PPn) 중에서, 상기 제1 프로브 테스트 패드(PP1)는 상기 저항 패턴들(RP1~RPj)에 의해 나머지 프로브 테스트 패드들(PP2~PPn)과 연결되는 공통 패드(common pad)일 수 있다. 예를 들어, 상기 제1 저항 패턴(RP1)은 상기 제1 프로브 테스트 패드(PP1)와 상기 제2 프로브 테스트 패드(PP2)를 연결하고, 상기 제2 저항 패턴(RP2)은 상기 제1 프로브 테스트 패드(PP1)와 상기 제3 프로브 테스트 패드(PP3)를 연결하고, 상기 제j 저항 패턴(RPj)은 상기 제1 프로브 테스트 패드(PP1)와 상기 제n 프로브 테스트 패드(PPn)를 연결할 수 있다.
상기 제1 및 제2 프로브 테스트 패드들(PP1, PP2) 사이의 저항 값은, 상기 제2 및 제3 프로브 테스트 패드들(PP2, PP3) 사이의 저항 값보다 작을 수 있다. 예를 들어, 본 발명의 일 실시 예에서, 상기 제1 및 제2 프로브 테스트 패드들(PP1, PP2) 사이의 저항 값은 상기 제1 저항 패턴(RP1)의 저항 값이고, 상기 제2 및 제3 프로브 테스트 패드들(PP2, PP3) 사이의 저항 값은 상기 제1 및 제2 저항 패턴들(RP1, RP2)의 저항 값들의 합이다.
일 실시 예에 따르면, 상기 저항 패턴들(RP1~RPj)은 실질적으로 서로 동일한 저항 값을 가질 수 있다. 예를 들어, 상기 저항 패턴들(RP1~RPj)은 1KΩ~20KΩ 사이의 저항 값을 가질 수 있다. 이와는 달리, 상기 저항 패턴들(RP1~RPj)의 저항 값들은 서로 다를 수 있다.
상기 프로브 테스트 패드들(PP1~PPn) 및 상기 저항 패턴들(RP1~RPj) 도 4에 도시된 것에 한정되지 않고, 다양한 모양으로 배열될 수 있다. 예를 들어, 상술된 실시 예와는 달리, 복수의 프로브 테스트 패드들과 저항 패턴들에 의해 연결된 공통 패드가 복수로 제공될 수 있다. 이를, 도 5를 참조하여 설명한다.
5는 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 다른 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 프로브 테스트 영역(142) 상에 제1 내지 제t 프로브 테스트 그룹들(PG1~PGt)이 배치될 수 있다. 상기 t는 2 이상의 자연수일 수 있다. 상기 프로브 테스트 그룹들(PG1~PGt)은 제1 내지 제n 프로브 테스트 패드들(PPa1~PPan) 및 상기 제1 내지 제n 프로브 테스트 패드들(PPa1~PPan)을 연결하는 제1 내지 제k 저항 패턴들(RPa1~RPak)을 포함할 수 있다. 상기 k는 2 이상의 자연수 일 수 있다.
상기 프로브 테스트 그룹들(PG1~PGt) 중에서 적어도 어느 하나의 프로브 테스트 그룹 내에서, 하나의 프로브 테스트 패드는 상기 저항 패턴들에 의해 나머지 프로브 테스트 패드들 연결될 수 있다.
예를 들어, 제1 프로브 테스트 그룹(PG1) 내에서, 상기 제1 저항 패턴(RPa1)은 상기 제1 및 제2 프로브 테스트 패드들(PPa1, PPa2)을 연결할 수 있고, 상기 제2 저항 패턴(RPa2)은 상기 제1 및 제3 프로브 테스트 패드들(RPa1, RPa3)을 연결할 수 있다. 이 경우, 상기 제1 및 제2 프로브 테스트 패드들(PPa1, PPa2) 사이의 상기 제1 저항 패턴(RPa1)의 저항 값은, 상기 제2 및 제3 프로브 테스트 패드들(PPa2, PPa3) 사이의 상기 제1 및 제2 저항 패턴들(RPa1, RPa2)의 저항 값들의 합보다 작다. 제2 프로브 테스트 그룹(PG2) 내에서, 상기 제3 저항 패턴(RPa3)은 상기 제4 및 제5 프로브 테스트 패드들(PPa4, Ppa5)을 연결하고, 제4 저항 패턴(RPa4)은 상기 제4 및 제6 프로브 테스트 패드들(PPa4, PPa6)을 연결할 수 있다.
일 실시 예에 따르면, 서로 다른 프로브 테스트 그룹에 속하는 프로브 테스트 패드들은 전기적으로 서로 절연될 수 있다. 예를 들어, 상기 제1 프로브 테스트 그룹(PG1) 내의 제1 내지 제3 프로브 테스트 패드들(PPa1~PPa3) 및 상기 제2 프로브 테스트 그룹(PG2) 내의 상기 제4 내지 제6 프로브 테스트 패드들(PPa4~PPa6)과 서로 전기적으로 절연될 수 있다.
상술된 본 발명의 실시 예에서, 상기 제1 및 제2 프로브 테스트 그룹들(PG1, PG2)이 3개의 프로브 테스트 패드들을 갖는 것으로 도시하였으나, 이에 한정되지 않고, 상기 프로브 테스트 그룹들(PG1~PGt)의 각각은 4개 이상의 프로브 테스트 패드들을 포함할 수 있다. 또한, 제1 및 제2 프로브 테스트 그룹들 (PG1, PG2)은 동일한 개수의 프로브 테스트 패드들 및 저항 패턴들을 포함하는 것으로 개시하였으나, 이에 한정되지 않고, 각각의 상기 제1 내지 제t 프로브 테스트 그룹들(PG1~PGt) 내의 프로브 테스트 패드들 및 저항 패턴들의 개수는 서로 상이할 수 있다.
본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 또 다른 실시 예가 도 6을 참조하여 설명된다. 도 6은 본 발명의 실시 예에 따른 반도체 장치에 포함된 기판의 프로브 테스트 영역의 또 다른 실시 예를 설명하기 위한 도면이다.
도 6을 참조하면, 프로브 테스트 영역(144) 상에, 제1 내지 제n 프로브 테스트 패드들(PPb1~PPbn), 및 상기 프로브 테스트 패드들(PPb1~PPbn)을 연결하는 제1 내지 제i 저항 패턴들(RPb1~RPbi)이 배치될 수 있다. 상기 i는 2 이상의 자연수일 수 있다.
상기 저항 패턴들(RPb1~RPbi)의 각각은 한 쌍의 상기 프로브 테스트 패드들(PPb1~PPbn)을 연결할 수 있다. 예를 들어, 상기 제1 저항 패턴(RPb1)은 상기 제1 및 제2 프로브 테스트 패드들(PPb1, PPb2)을 연결하고, 상기 제2 저항 패턴(RPb2)은 상기 제3 및 제4 프로브 테스트 패드들(PPb3, PPb4)을 연결하고, 제i 저항 패턴(RPbi)은 상기 제n-1 및 제n 프로브 테스트 패드들(PPbn-1, PPbn)을 연결할 수 있다.
서로 다른 저항 패턴들에 연결된 프로브 테스트 패드들은 서로 절연될 수 있다. 예를 들어, 상기 제1 저항 패턴(RPb1)에 연결된 제1 및 제2 프로브 테스트 패드들(PPb1, PPb2)은 상기 제2 저항 패턴(RPb2)에 연결된 제3 및 제4 프로브 테스트 패드들(PPb3, PPb4)과 서로 절연될 수 있다. 상기 제2 및 제3 프로브 테스트 패드들(PPb2, PPb3)은 서로 절연되므로, 상기 제1 및 제2 프로브 테스트 패드들(PPb1, PPb2) 사이의 제1 저항 패턴(RPb1)의 저항 값은 상기 제2 및 제3 프로브 테스트 패드들(PPb2, PPb3) 사이의 저항 값보다 작다.
본 발명의 실시 예에 따르면, 도 3을 참조하여 설명된 상기 회로 테스트 영역(130) 상의 테스트 회로들(TC1~TCm)이 검사되기 직전, 도 4 내지 도 6을 참조하여 설명된 상기 프로브 테스트 패드들에 도 1을 참조하여 설명된 상기 프로브 카드(200)의 상기 탐침들(PRB1~PRBn)이 접촉되어, 상기 프로브 카드(200)의 고장 및 불량이 검사될 수 있다. 본 발명의 실시 예에 따른 반도체 장치의 검사 방법이 도 7을 참조하여 설명된다.
도 7은 본 발명의 실시 예들에 따른 반도체 장치의 검사 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, S10 단계에서, 도 2를 참조하여 설명된 메인 칩들(120), 회로 테스트 영역(130), 및 프로브 테스트 영역(140)을 포함하는 기판(100)이 준비된다. 상기 회로 테스트 영역(130) 상에는 도 3을 참조하여 설명된 테스트 회로들(TC1~TCm) 및 상기 테스트 회로들(TC1~TCm)과 연결된 테스트 패드들(TP1~TPn)이 배치될 수 있다. 상기 프로브 테스트 영역(140) 상에는 도 4, 도 5, 또는 도 6을 참조하여 설명된 프로브 테스트 패드들 및 저항 패턴들이 배치될 수 있다.
S20 단계에서, 도 1을 참조하여 설명된 프로브 카드(200)의 탐침들(PRB1~PRBn)이 프로브 테스트 패드들에 접촉하여, 저항 패턴들의 저항 값을 측정할 수 있다. 본 발명의 실시 예에 따른 반도체 장치에 포함된 프로브 테스트 영역 상의 저항 패턴의 저항 측정 방법이 도 8 내지 도 10을 참조하여 설명한다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 4에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 도 4를 참조하여 설명된 제1 내지 제n 프로브 테스트 패드들(PP1~PPn) 및 제1 내지 제j 저항 패턴들(RP1~RPj)이 제공된다. 도 1을 참조하여 설명된 제1 내지 제n 탐침들(PRB1~PRBn)이 상기 제1 내지 제n 프로브 테스트 패드들(PP1~PPn)에 각각 접촉할 수 있다.
상기 제1 내지 제j 저항 패턴들(RP1~RPj)의 저항 값들은, 차례로 측정될 수 있다. 예를 들어, 상기 제1 및 제2 탐침들(PRB1, PRB2)를 이용하여, 상기 제1 및 제2 프로브 테스트 패드들(PP1, PP2) 사이의 상기 제1 저항 패턴(RP1)의 저항 값이 측정될 수 있다.(M1) 상기 제1 저항 패턴(RP1)의 저항 값이 측정되는 동안, 상기 제3 내지 제n 탐침들(PRB3~PRBn)은 개방될 수 있다. 상기 제1 저항 패턴(RP1)의 저항 값이 측정된 후, 상기 제1 및 제3 탐침들(PRB1, PRB3)을 이용하여, 상기 제2 저항 패턴(RP2)의 저항 값이 측정될 수 있다.(M2) 상기 제2 저항 패턴(RP2)의 저항 값이 측정되는 동안, 상기 제2, 및 제4 내지 제n 탐침들(PRB2, PRB4~PRBn)은 개방될 수 있다. 상기 제2 저항 패턴(RP2)의 저항 값이 측정된 후, 상기 제1 및 제4 탐침들(PRB1, PRB4)을 이용하여, 상기 제3 저항 패턴(RP3)의 저항 값이 측정(M3)된 후, 상기 제4 저항 패턴(RP4)의 저항 값이 측정될 수 있다.(M4) 상술된 방법에 따라, 상기 제1 및 제n 탐침들(PRB1, PRBn)을 이용하여, 상기 제j 저항 패턴(RPj)의 저항 값이 측정될 수 있다(Mn-1)
도 9는 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 5에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 도 5를 참조하여 설명된 제1 내지 제n 프로브 테스트 패드들(PPa1~PPan) 및 제1 내지 제k 저항 패턴들(RPa1~RPak)을 포함하는 프로브 테스트 그룹들(PG1~PGt)이 제공된다. 도 1을 참조하여 설명된 제1 내지 제n 탐침들(PRB1~PRBn)이 상기 제1 내지 제n 프로브 테스트 패드들(PPa1~PPan)에 각각 접촉할 수 있다.
상기 제1 내지 제t 프로브 테스트 그룹들(PG1~PGt) 중에서, 동일한 프로브 테스트 그룹 내의 저항 패턴들의 저항 값들은 순차적으로 측정될 수 있다. 상기 제1 내지 제t 프로브 테스트 그룹들(PG1~PGt) 중에서, 다른 테스트 그룹들에 포함된 저항 패턴들의 일부의 저항 값들은 동시에 측정될 수 있다.
예를 들어, 상기 제1 저항 패턴(RPa1) 및 제3 저항 패턴(RPa3)의 저항 값들은, 상기 제1 및 제2 탐침들(PRB1, PRB2) 및 상기 제4 및 제5 탐침들(PRB4, PRB5)을 각각 이용하여, 동시에 측정될 수 있다. (Ma1) 이 경우, 상기 제3 및 제6 탐침들(PRB3, PRB6)은 개방될 수 있다. 상기 제1 및 제3 저항 패턴들(RPa1, RPa3)의 저항 값들이 측정된 후, 상기 제2 저항 패턴(RPa2) 및 상기 제4 저항 패턴(RPa4)의 저항 값들은, 상기 제1 및 제3 탐침들(PRB1, PRB3) 및 상기 제4 및 제6 탐침들(PRB4, PRB6)을 각각 이용하여, 동시에 측정될 수 있다. (Ma2) 이 경우, 상기 제2 및 제5 탐침들(PRB2, PRB5)은 개방될 수 있다.
상술된 바와는 달리, 제1 프로브 테스트 그룹(PG1) 내의 제1 및 제2 저항 패턴들(RPa1, RPa2)의 저항 값들이 측정된 후, 상기 제2 프로브 테스트 그룹들(PG2) 내의 제3 및 제4 저항 패턴들(RPa3, RPa4)의 저항 값들이 측정될 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법을 설명하기 위한 것으로, 도 6에서 도시된 프로브 테스트 영역의 저항 패턴의 저항 값 측정 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 제1 내지 제n 프로브 테스트 패드들(PPb1~PPbn) 및 제1 내지 제i 저항 패턴들(RPb1~RPbi)이 제공된다. 도 1을 참조하여 설명된 제1 내지 제n 탐침들(PRB1~PRBn)이 상기 제1 내지 제n 프로브 테스트 패드들(PPb1~PPbn)에 각각 접촉할 수 있다.
상기 제1 내지 제i 저항 패턴들(RPb1~RPbi)의 각각은 한 쌍의 프로브 테스트 패드들을 연결할 수 있다. 상기 제1 내지 제i 저항 패턴들(RPb1~RPbi)의 저항 값들은 동시에 측정될 수 있다. (Mb)
상술된 바와는 달리, 상기 제1 내지 제i 저항 패턴들(RPb1~RPbi)의 저항 값들은 순차적으로 측정될 수 있다.
다시 도 7을 참조하면, S30 단계에서, 상기 도 8 내지 도 10을 참조하여 설명된 방법에 따라 측정된 저항 값들이 실제 저항 패턴들의 저항 값들과 오차 범위 내에 있는지 비교될 수 있다.
S35 단계에서, 상기 측정된 저항 값들이 실제 저항 패턴의 저항 값들과 오차 범위 밖에 있는 경우, 도 1을 참조하여 설명된 상기 프로브 카드(200)가 고장 및 불량인 것으로 판정되어, 상기 프로브 카드(200)가 검사될 수 있다.
S40 단계에서, 상기 측정된 저항 값들이 실제 저항 패턴의 저항 값들과 오차 범위 내에 있는 경우, 도 1을 참조하여 설명된 상기 프로브 카드(200)의 상기 탐침들(PRB1~PRBn)이 도 3을 참조하여 설명된 회로 테스트 패드들(CP1~CPn)에 접촉되어, 테스트 회로들(TC1~TCm)이 검사될 수 있다. 도 1을 참조하여 설명된 것과 같이, 상기 기판(100)이 복수의 단위 영역들(110)을 포함하고, 각각의 단위 영역들(110)이 회로 테스트 영역(130)을 포함하는 경우, 일 실시 예에 따르면, 복수의 단위 영역들(110) 중에서 선택된 몇 개의 단위 영역들의 회로 테스트 영역들의 테스트 회로들이 검사될 수 있다. 예를 들어, 상기 단위 영역들(110)이 100개 제공되는 경우, 13개의 단위 영역들의 테스트 회로들이 검사될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 검사 방법에 따르면, 테스트 회로들이 검사되기 전, 프로브 카드의 불량 여부가 검사될 수 있다. 이로 인해, 테스트 회로들에 대한 고신뢰성의 검사가 수행될 수 있다.
만약, 상기 프로브 카드의 불량 여부가 검사되지 않고 상기 테스트 회로들에 대한 검사가 수행되어, 상기 테스트 회로들의 검사 결과가 연속적으로 불량으로 나온 경우, 상기 테스트 회로들이 불량이 아님에도 프로브 카드의 불량에 따라 상기 검사 결과가 불량으로 나온 것인지, 또는 실제 테스트 회로들이 불량인 것인지 판별하는 것이 용이하지 않다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치의 검사 방법에 따르면, 상기 회로 테스트 영역 및 상기 프로브 테스트 영역을 갖는 기판의 테스트 회로들이 검사되기 전, 상기 프로브 테스트 영역을 통해 상기 프로브 카드가 검사되어, 고신뢰성의 테스트 회로 검사가 수행될 수 있다.
상기 회로 테스트 영역 및 상기 프로브 테스트 영역을 포함하는 복수의 기판들이 준비된 경우, 상기 복수의 기판들 각각의 테스트 회로들을 검사기 전에 프로브 카드 검사가 수행될 수 있다. 이를, 도 11을 참조하여 설명한다.
도 11은 본 발명의 실시 예에 따른 반도체 장치의 검사 방법의 일 변형 예를 설명하기 위한 순서도이다.
도 11을 참조하면, S110 단계에서, 복수의 기판들이 준비된다. 상기 복수의 기판들의 각각은 도 7의 S10 단계를 참조하여 설명된 것과 같이, 테스트 회로들과 연결된 테스트 패드들, 및 저항 패턴에 연결된 프로브 테스트 패드들을 포함할 수 있다.
S120 단계에서, 상기 복수의 기판들 중에서 어느 하나의 기판 상에 도 1을 참조하여 설명된 프로브 카드(200)가 로딩될 수 있다.
S130 단계에서, 도 7의 S20 내지 S30을 참조하여 설명된 방법에 따라, 상기 기판의 상기 프로브 테스트 영역의 상기 프로브 테스트 패드들에 상기 프로브 카드의 탐침들이 접촉하여, 프로브 카드의 불량 여부가 검사될 수 있다.
S135 단계에서, 상기 프로브 카드가 불량으로 판정된 경우, 상기 프로브 카드가 검사될 수 있다.
S140 단계에서, 상기 프로브 카드가 불량이 아닌 경우, 상기 프로브 카드의 탐침들이 상기 기판의 상기 회로 테스트 영역의 상기 회로 테스트 패드들에 접촉하여, 상기 테스트 회로들이 검사될 수 있다.
S150 단계에서, 테스트 회로들의 검사가 필요한 기판이 더 존재하는지 판단될 수 있다. 상기 테스트 회로들의 검사가 필요한 기판이 더 존재하는 경우 상기 S120 단계로 돌아가서 상기 테스트 회로들의 검사가 필요한 기판 상에 프로브 카드가 로딩될 수 있다. 테스트 회로들의 검사가 필요한 기판이 더 존재하지 않는 경우, 본 발명의 실시 예에 따른 반도체 장치의 검사가 종료될 수 있다.
상술된 실시 예와는 달리, 상기 회로 테스트 영역 및 상기 프로브 테스트 영역을 포함하는 복수의 기판들이 준비된 경우, 어느 하나의 기판의 프로브 테스트 영역을 이용하여 프로브 카드 검사가 수행된 후, 상기 복수의 기판들의 테스트 회로들이 검사될 수 있다. 이를, 도 12를 참조하여 설명한다.
도 12는 본 발명의 실시 예에 따른 반도체 장치의 검사 방법의 다른 변형 예를 설명하기 위한 순서도이다.
도 12를 참조하면, 도 11을 참조하여 설명된 방법에 따라 S110 내지 S140 단계의 반도체 장치의 검사 방법이 수행될 수 있다.
S160 단계에서, 테스트 회로의 검사가 필요한 기판이 더 존재하는지 판단될 수 있다. 상기 테스트 회로의 검사가 필요한 기판이 더 존재하지 않는 경우, 본 발명의 실시 예에 따른 반도체 장치의 검사는 종료될 수 있다.
S165 단계에서, 상기 테스트 회로의 검사가 필요한 기판이 더 존재하는 경우, 상기 기판 상에 프로브 카드가 로딩될 수 있다. 상기 기판 상에 프로브 카드가 로딩된 후, 상기 S140 단계에서, 상기 기판의 상기 테스트 영역들의 테스트 패드들에 상기 프로브 카드의 탐침들이 접촉하여 상기 테스트 회로들이 검사될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 단위 영역
120: 메인 침
130: 회로 테스트 영역
140: 프로브 테스트 영역
200: 프로브 카드
PRB1~PRBn: 탐침들

Claims (10)

  1. 복수의 메인 칩들, 회로 테스트 영역, 및 프로브 테스트 영역을 포함하는 단위 영역(unit region)을 복수로 포함하는 기판;
    상기 회로 테스트 영역 상의, 테스트 회로 및 상기 테스트 회로와 연결된 회로 테스트 패드들; 및
    상기 프로브 테스트 영역 상의, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제1 및 제2 프로브 테스트 패드들, 및 상기 제1 및 제2 프로브 테스트 패드들을 연결하는 제1 저항 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 프로브 테스트 영역 상에 배치되고, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제3 프로브 테스트 패드를 더 포함하되,
    상기 제2 및 제3 프로브 테스트 패드들 사이의 저항 값은 상기 제1 저항 패턴의 저항 값보다 큰 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제3 프로브 테스트 패드들을 연결하고, 상기 제1 저항 패턴과 동일한 저항 값을 갖는 제2 저항 패턴을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 프로브 테스트 영역 상에 배치되고, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제4 내지 제6 프로브 테스트 패드들;
    상기 프로브 테스트 영역 상에 배치되고, 상기 제4 및 제5 프로브 테스트 패드들을 연결하는 제3 저항 패턴; 및
    상기 프로브 테스트 영역 상에 배치되고, 상기 제4 및 제6 프로브 테스트 패턴들을 연결하는 제4 저항 패턴을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 프로브 테스트 영역 상에 배치되고, 상기 메인 칩들, 상기 회로 테스트 패드들, 및 상기 제1 및 제2 프로브 테스트 패드들과 절연된 제3 및 4 프로브 테스트 패드들; 및
    상기 프로브 테스트 영역 상에 배치되고, 상기 제3 및 제4 프로브 테스트 패드들을 연결하는 제2 저항 패턴을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 프로브 테스트 영역 상의 제3 내지 제N (N은 4 이상의 자연수) 프로브 테스트 패드들을 더 포함하되,
    상기 제1 내지 제N 프로브 테스트 패드들은 제1 내지 제 N 탐침들을 갖는 프로브 카드의 상기 제1 내지 제N 탐침들이 접촉되도록 구성되는(configured) 반도체 장치.
  7. 제6 항에 있어서,
    상기 회로 테스트 패드은 복수로 제공되어, 상기 제1 내지 제N 회로 테스트 패드들을 포함하고,
    상기 제1 내지 제 N 회로 테스트 패드들은 상기 프로브 카드의 상기 제1 내지 제N 탐침들이 접촉되도록 구성되는(configured) 반도체 장치.
  8. 메인 칩들, 테스트 회로들, 상기 테스트 회로 요소들과 연결된 회로 테스트 패드들, 상기 메인 칩들 및 상기 회로 테스트 패드들과 절연된 제1 및 제2 프로브 테스트 패드들, 및 상기 제1 및 제2 프로브 테스트 패드들을 연결하는 제1 저항 패턴을 포함하는 기판을 준비하는 것;
    프로브 카드의 탐침들을 상기 제1 및 제2 프로브 테스트 패드들에 접촉시키는 것; 및
    상기 제1 저항 패턴의 저항 값을 측정하는 것을 포함하는 반도체 장치의 검사 방법.
  9. 제8 항에 있어서,
    상기 측정된 저항 값이 제1 저항 패턴의 저항 값과 오차 범위 내에 있는 경우,
    상기 프로브 카드의 상기 탐침들을 상기 회로 테스트 패드들에 접촉시키는 것을 더 포함하는 반도체 장치의 검사 방법.
  10. 제8 항에 있어서,
    상기 측정된 저항 값이 상기 제1 저항 패턴의 저항 값과 오차 범위 밖에 있는 경우,
    상기 프로브 카드의 불량 여부를 검사하는 것을 더 포함하는 반도체 장치의 검사 방법.
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