KR20020087303A - 반도체 웨이퍼를 테스트하기 위한 프루브 카드를테스트하는 방법 - Google Patents

Abstract

여기에 개시된 반도체 웨이퍼를 테스트하기 위한 프루브 카드를 테스트하는 방법은 표준 IEEE 1149.1 표준(JTAG 인터페이스)를 채용한 칩들이 배열되어 있는 반도체 웨이퍼를 이용한다. 본 발명의 테스트 방법은 프루브 카드에 구비된 다수의 핀들 가운데 하나의 핀을 목표 핀으로 선정하는 단계와, 목표 핀과 나머지 핀들에 소정의 테스트 패턴을 인가하는 단계와, 상기 핀들에 로딩된 테스트 패턴을 상기 웨이퍼 상의 소정의 칩의 패드들을 통해 상기 칩 내에 구비된 바운더리 스캔 레지스터로 전송하는 단계와, 상기 바운더리 스캔 레지스터에 저장된 테스트 패턴을 상기 프루브 카드의 테스트 데이터 출력 핀을 통해 직렬로 순차적으로 출력하는 단계, 그리고 상기 테스트 패턴과 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴을 비교해서 프루브 카드의 페일 여부 및 페일의 원인을 판별하는 단계를 포함한다. 이와 같은 본 발명에 의하면 테스트 페일의 발생 여부뿐만 아니라 테스트 페일의 원인까지도 판별할 수 있다.

Description

반도체 웨이퍼를 테스트하기 위한 프루브 카드를 테스트하는 방법{TEST METHOD FOR PROBE CARD FOR TESTING SEMICONDUCTOR WAFER}

본 발명은 반도체 웨이퍼를 테스트하는 프루브 카드(probe card)를 테스트하는 방법에 관한 것으로, 좀 더 구체적으로는 표준 JTAG 인터페이스를 채용한 반도체 칩을 이용하여 프루브 카드를 테스트하는 방법에 관한 것이다.

프루브 카드(probe card)는 반도체 웨이퍼(semiconductor wafer)에 형성된 칩(chip)의 전기적 동작 상태를 검사하기 위해 프루브 팁을 일정한 규격의 회로 기판에 부착한 카드로, 반도체 웨이퍼의 생산 단계에서 칩에 오류가 있는 지의 여부를 테스트하기 위한 테스트 장비와 연결되어 사용된다.

반도체 웨이퍼를 정확하게 테스트하기 위해서는 반도체 테스트 장치 즉, 프루브 카드가 결함(fail)없는 정상 상태의 것이어야만 한다. 프루브 카드를 테스트하기 위한 통상적인 방법은 직접적인 방법과 간접적인 방법으로 나뉜다.

직접적인 테스트 방법(direct test method)은 사람이 직접 프루브 카드의 모든 핀들(pins)에 대하여 하나하나 채널을 확인하는 방법이다. 이러한 직접적인 테스트 방법은 핀의 개수가 적은 경우에 적합하지만, 핀의 개수가 많은 경우(예를 들면, 800개 이상)에는 정확도도 떨어질뿐만 아니라 상당히 많은 시간이 소요된다는 단점이 있다.

간접적인 테스트 방법(indirect test method)은 오픈 및 쇼트 테스트(open and short test)를 통하여 각 핀을 체크한 후에 기능적인 패턴(functional pattern)을 통과시켜 테스트하는 방법이다.

도 1은 통상적인 간접적 방법에 의해서 프루브 카드를 테스트하는 제어 수순을 보여주고 있다. 먼저, 단계 S10에서는, 프루브 카드의 각 핀들에 대한 오픈 및 쇼트 테스트를 수행한다. 그러나, 오픈 및 쇼트 테스트에서는 각 핀들이 전원 전압 또는 접지 전압과 연결(쇼트)되었는 지의 여부와 오픈이 발생했는 지의 여부를 알 수 있지만, 어느 하나 또는 두 개 이상의 핀들이 다른 핀과 꼬여 있는 스와핑 페일(swapping fail)이나 핀들간에 단락되어 발생하는 브릿지 페일(bridge fail)등은 찾아낼 수 없다.

이러한 문제점을 극복하고자, 단계 S20에서는 기능적인 패턴을 이용해서 기능적인 테스트(functional test)를 수행한다. 기능적인 테스트는 스와핑 페일과 브릿지 페일이 원인이 되어서 프루브 카드에 오류가 있는 것은 찾아낼 수는 있으나, 구체적으로 어떠한 원인에 의해 페일이 발생했는 지를 알 수 없는 단점이 있다. 그러므로, 구체적인 원인을 밝히기 위해서는 작업자가 직접적인 방법으로 채널들을 하나하나 확인해야만 한다.

따라서, 본 발명의 목적은 프루브 카드의 페일 여부뿐만 아니라 페일의 원인까지도 정확하게 자동으로 검출할 수 있는 프루브 카드 테스트 방법을 제공하는데 있다.

도 1은 통상적인 간접적 방법에 의해서 프루브 카드를 테스트하는 제어 수순을 보여주는 플로우차트

도 2는 프루브 카드를 테스트하기 위한 본 발명의 바람직한 실시예를 보여주는 플로우차트; 그리고

도 3a 내지 도 3d는 표준 JTAG 인터페이스를 채용한 칩을 이용하여 프루브 카드를 테스트하는 루틴에 대한 플로우차트이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 표준 IEEE 1149.1 표준(JTAG 인터페이스)를 채용한 칩들이 배열되어 있는 반도체 웨이퍼를 테스트하기 위한 프루브 카드를 테스트하는 방법은: 프루브 카드에 구비된 다수의 핀들 가운데 하나의 핀을 목표 핀으로 선정하는 단계와, 목표 핀과 나머지 핀들에 소정의 테스트 패턴을 인가하는 단계와, 상기 핀들에 로딩된 테스트 패턴을 상기 웨이퍼 상의 소정의 칩의 패드들을 통해 상기 칩 내에 구비된 바운더리 스캔 레지스터(boundary scan register)로 전송하는 단계와, 상기 바운더리 스캔 레지스터에 저장된 테스트 패턴을 상기 프루브 카드의 테스트 데이터 출력 핀을 통해 직렬로 순차적으로 출력하는 단계, 그리고 상기 테스트 패턴과 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴을 비교해서 프루브 카드의 페일 여부 및 페일의 원인을 판별하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 테스트 패턴은, 상기 목표 핀으로는 논리 '1'이 그리고 나머지 핀들로는 논리 '0'이 인가되도록 형성된다.

이 실시예에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 테스트 패턴에 대응하는 타이밍에서만 논리 '1'을 출력하는 경우에는 테스트 패스를 판정한다.

이 실시예에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 모두 논리 '0'인 경우에는 상기 프루브 카드에 구비된 핀들 간의 쇼트를 페일 원인으로 판정한다.

이 실시예에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '1'인 경우에는 상기 프루브 카드에 구비된 핀들 간의 브릿지를 페일 원인으로 판정한다.

이 실시예에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 목표 핀에 대응하는 타이밍 이외 타이밍에서 논리 '1'이 출력되는 경우에는 상기 프루브 카드에 구비된 핀들 간의 스와핑을 페일 원인으로 판정한다.

바람직한 실시예에 있어서 상기 테스트 패턴은, 상기 목표 핀으로는 논리 '0'이 그리고 나머지 핀들로는 논리 '1'이 인가되도록 형성된다.

이 실시예에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 테스트 패턴에 대응하는 타이밍에서만 논리 '0을 출력하는 경우에는 테스트 패스를 판정한다.

이 실시예에에 있어서, 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 모두 논리 '1'인 경우에는 상기 프루브 카드에 구비된 핀의 오픈을 페일 원인으로 판정한다.

(작용)

이와 같은 방법에 의해서, 프루브 카드의 테스트 페일의 발생 여부뿐만 아니라 테스트 페일의 원인까지도 판별할 수 있다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 3을 참조하여 상세히 설명한다.

도 2는 프루브 카드를 테스트하기 위한 본 발명의 바람직한 실시예를 보여주는 플로우차트이다.

프루브 카드를 테스트하는 방법은 프루브 카드에 탑재된 웨이퍼에 형성된 칩들이 국제 전기 전자 기술자 협회(Institute of Electrical and Electronics Engineers; IEEE) 1149.1(JTAG; Joint Test Action Group) 인터페이스를 채용했는 지의 여부에 따라 달라진다. 프루브 카드에 탑재된 웨이퍼에 형성된 칩들이 표준 JTAG 인터페이스를 채용하지 않은 경우에는 종래의 보편화된 방법을 이용하여 프루브 카드에 대한 테스트를 수행하나, 표준 JTAG 인터페이스를 채용한 경우에는 본 발명에 따른 방법으로 프루브 카드를 테스트한다.

도 2를 참조하면, 단계 S100에서는 프루브 카드에 탑재된 웨이퍼에 형성된 칩들이 표준 JTAG 인터페이스를 채용했는 지의 여부를 판별한다. 상기 칩들이 표준 JTAG 인터페이스를 채용하지 않은 경우에는 그 제어가 단계 S110으로 진행된다.

단계 S110에서는, 프루브 카드에 대한 오픈 및 쇼트 테스트가 수행된다. 오픈 및 쇼트 테스트에서는 각 핀들이 전원 전압(VDD) 또는 접지 전압(VSS)과 연결(쇼트 ; short)되었는 지의 여부와 오픈(open)이 발생했는 지의 여부가 판별된다.

단계 S120에서는, 기능적인 패턴을 이용해서 기능적인 테스트(functional test)가 수행된다. 기능적인 테스트는 스와핑 페일과 브릿지 페일이 원인이 되어서 프루브 카드에 오류가 있는 지의 여부가 판별된다.

단계 S130에서는, 상술한 오픈 및 쇼트 테스트와 기능적 테스트의 수행 결과로부터 프루브 카드가 정상 상태인 지의 여부가 판별된다. 상술한 테스트들에서 오류가 발견되지 않았다면 상기 프루브 카드가 테스트 패스(test pass)된 것으로 판정하고(단계 S140), 상술한 테스트들에서 오류가 발견되었다면 상기 프루브 카드가 테스트 페일(test fail)된 것으로 판정한다.

상기 단계 S100에서, 웨이퍼 상에 형성된 칩들이 표준 JTAG 인터페이스를 채용한 것으로 판별된 경우에는 JTAG 호환 테스트 루틴(S200)으로 그 제어가 진행한다. 본 발명의 JTAG 호환 테스트 루틴에 대한 플로우차트는 도 3a 내지 도 3d에 도시되어 있다. 본 발명에서는 널리 사용되는 바운터리 스캔 구성(boundary scan configuration)을 사용하여 구현된다. 또한, 본 발명은 1990년 발표된 IEEE 표준 1149.1(JTAG)을 채용한 칩들에 구비된 바운더리 스캔 레지스터(Boundary Scan Register; BSR)를 이용하여 프루브 카드에 대한 테스트를 수행한다. 바운더리 스캔 레지스터는 쉬프트 레지스터 체인 형태로서, 테스트 데이터는 테스트 데이터 입력(Test Data Input; TDI) 핀과 테스트 데이터 출력(Test Data Ouput; TDO) 핀 사이의 바운더리 스캔 경로(boundary scan path)를 통해 쉬프트된다. 한편, 프루브 카드의 핀들은 웨이퍼 상에 형성된 칩의 패드들과 각각 연결된다. 본 발명에서는 프루브 카드의 핀들로부터 칩의 패드들을 통해 바운터리 스캔 레지스터로 로딩된 테스트 패턴과 바운터리 스캔 레지스터로부터 칩의 테스트 데이터 출력 핀을 통해 출력되는 패턴을 비교해서 프루브 카드의 오류를 검출한다.

구체적으로, 단계 S210에서는, 프루브 카드에 구비된 핀들 가운테 하나가 목표 핀(target pin)으로 선정된다. 단계 S212에서는, 프루브 카드에 구비된 핀들로 테스트 패턴(test pattern)이 로딩(loading)되는데, 프루브 카드의 목표 핀으로는 논리 '1'이, 그리고 나머지 핀들로는 논리 '0'이 로딩된다.

단계 S214에서는, 프루브 카드의 핀들에 로딩된 신호들이 칩에 형성된 패드들을 통해 칩 내에 구비된 바운더리 스캔 레지스터(BSR)로 로딩된다. 이 때, 프루브 카드의 0번째 핀부터 N번째 핀에 로딩된 신호들은 바운더리 스캔 경로를 통해 바운더리 스캔 레지스터로 병렬로 로딩된다.

단계 S216에서는, 바운터리 스캔 레지스터(BSR)에 저장된 신호들이 테스트 데이터 출력 핀을 통해 직렬로 순차적으로 출력된다. 테스트 데이터 출력 핀(TDO)을 통해 직렬로 순차적으로 출력되는 신호들은 0번째 핀부터 N번째 핀에 각각 대응하는 신호들이다. 예를 들어, 상기 바운더리 스캔 레지스터에 저장되어 있는 패턴은 스트로브(strobe) 신호에 응답해서 테스트 데이터 출력 핀(TDO)을 통해 순차적으로 출력된다.

단계 S218에서는, 프루브 카드를 통해 입력된 테스트 패턴과 테스트 데이터 출력 핀(TDO)을 통해 출력되는 신호를 비교함에 의해서 프루브 카드의 오류 여부가 판별된다. 만일, 목표 핀에 대응하는 타이밍에서만 논리 '1'이 출력되면, 논리 '1' 테스트 패턴에 대한 테스트 패스가 판별되어서 그 제어는 단계 S220으로 진행하고, 그렇지 않다면 논리 '1' 테스트 패턴에 대한 테스트 페일이 판별되어서 그 제어는 단계 S300으로 진행한다. 단계 S300 이후의 제어들은 테스트 페일의 원인을 밝히기 위한 것으로 먼저, 테스트 패스된 경우 즉, 목표 핀에 대응하는 타이밍에서만 논리 '1'이 출력되는 경우에 대한 제어가 설명된다.

단계 S220에서는, 단계S212에서 입력된 테스트 패턴과 상보적인 패턴 즉, 선정된 목표 핀으로 논리 '0'이, 그리고 나머지 핀들로는 논리 '1'이 로딩된다.

단계 S222에서는, 프루브 카드의 핀들에 로딩된 신호들이 칩에 형성된 패드들을 통해 칩 내에 구비된 바운더리 스캔 레지스터(BSR)로 로딩된다. 이 때, 프루브 카드의 0번째 핀부터 N번째 핀에 로딩된 신호들은 바운더리 스캔 경로를 통해 순차적으로 로딩된다.

단계 S224에서는, 바운터리 스캔 레지스터(BSR)에 저장된 신호들이 테스트 데이터 출력 핀(TDO)을 통해 순차적으로 출력된다. 테스트 데이터 출력 핀(TDO)을 통해 순차적으로 출력되는 패턴은 0번째 핀부터 N번째 핀에 각각 대응하는 신호들이다.

단계 S226에서는, 프루브 카드를 통해 입력된 테스트 패턴과 테스트 데이터 출력 핀(TDO)을 통해 출력되는 신호를 비교함에 의해서 프루브 카드의 오류 여부가판별된다. 만일 목표 핀에 대응하는 타이밍에서만 논리 '0'이 출력되면, 논리 '0' 테스트 패턴에 대한 테스트 패스를 판정해서 그 제어는 단계 S228로 진행하고, 그렇지 않다면 논리 '0' 테스트 패턴에 대한 테스트 페일을 판정해서 그 제어는 단계 S400으로 진행한다. 단계 S400이후에서는 테스트 페일의 발생 원인을 밝히기 위한 제어들이 수행된다. 먼저, 테스트 패스된 경우 즉, 목표 핀에 대응하는 타이밍에서만 논리 '0'이 출력되는 경우에 대한 제어가 설명된다.

단계 S228에서는 프루브 카드에 구비된 모든 핀들에 대한 테스트가 완료되었는 지의 여부가 판별된다. 프루브 카드에 구비된 모든 핀들에 대한 테스트가 완료되었다면, 프루브 카드는 테스트 패스로 판정된다(단계 S230). 만일 아직 테스트되지 않은 핀이 있다면, 그 제어는 단계 S210으로 리턴해서 아직 테스트되지 않은 핀들 가운데 하나를 새로운 목표 핀으로 설정해서 상술한 과정을 반복한다.

상기 단계 S218에서, 오류가 발생된 것으로 판별되면 그 제어는 단계 S300으로 진행한다. 단계 S300에서는, 모든 핀들에 대응하는 타이밍에서 논리 '0'이 출력되는 지의 여부가 판별된다. 모든 모든 핀들에 대응하는 타이밍에서 논리 '0'이 출력되는 것으로 판별되는 경우에는 핀들간 또는 테스트 장비와 프루브 카드의 핀들 사이의 채널들간의 쇼트가 페일 원인인 것으로 판정한다(단계 S302).

단계 S310에서는, 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '1'이 출력되는 지의 여부가 판별된다. 만일 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '1'이 출력되면, 핀들간 또는 테스트 장비와 프루브 카드의 핀들 사이의 채널들의 브릿지(bridge)가 페일 원인인 것으로 판정된다(단계 S312).

단계 S320에서는, 목표 핀에 대응하는 타이밍 이외의 타이밍에서 논리 '1'이 출력되는 지의 여부가 판별된다. 만일 목표 핀에 대응하는 타이밍 이외의 타이밍에서 논리 '1'이 출력되면, 핀들간 또는 테스트 장비와 프루브 카드의 핀들 사이의 채널들의 스와핑(swapping)이 페일 원인인 것으로 판정된다(단계 S322).

만일, 목표 핀에 대응하는 타이밍에서만 논리 '1'이 출력되는 것이 아니고, 상술한 페일 검출 조건들 가운데 어느 하나에도 만족되지 않는다면, 복합적 원인으로 인해 페일이 발생한 것으로 판정한다(단계 S324). 예를 들면, 목표 핀과 여러 개의 핀들간에 브릿지 또는 스와핑이 여러개 발생한 것이다.

상기 단계 S226에서, 오류가 발생된 것으로 판별되면 그 제어는 단계 S400으로 진행한다. 단계 S400에서는, 모든 핀들에 대응하는 타이밍에서 논리 '1'이 출력되는 지의 여부가 판별된다. 모든 모든 핀들에 대응하는 타이밍에서 논리 '1'이 출력되는 것으로 판별되는 경우에는 테스트 장비와 프루브 카드의 목표 핀 사이의 채널 오픈(open)이 페일 원인인 것으로 판정된다(단계 S402).

단계 S410에서는, 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '0'이 출력되는 지의 여부가 판별된다. 만일 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '0'이 출력되면, 핀들간 또는 테스트 장비와 프루브 카드의 핀들 사이의 채널들이 브릿지(bridge)가 페일 원인인 것으로 판정된다(단계 S412).

단계 S420에서는, 목표 핀에 대응하는 타이밍 이외의 타이밍에서 논리 '0'이 출력되는 지의 여부가 판별된다. 만일 목표 핀에 대응하는 타이밍 이외의 타이밍에서 논리 '0'이 출력되면, 핀들간 또는 테스트 장비와 프루브 카드의 핀들 사이의채널들이 스와핑(swapping)된 것으로 판된한다(단계 S422).

만일, 목표 핀에 대응하는 타이밍에서만 논리 '0'이 출력되는 것이 아니고, 상술한 페일 검출 조건들 가운데 어느 하나에도 만족되지 않는다면, 복합적 원인으로 인해 페일이 발생한 것으로 판정한다(단계 S424). 예를 들면, 목표 핀과 여러 개의 핀들간에 브릿지 또는 스와핑이 여러개 발생한 것이다.

상술한 바와 같은 프루브 카드 테스트 방법은, 프루브 카드의 핀들로 테스트 패턴을 인가해서 바운더리 스캔 레지스터에 저장한 후, 바운더리 스캔 레지스터에 저장된 테스트 패턴을 순차적으로 직렬로 출력한다. 그 다음, 프루브 카드를 통해 입력된 테스트 패턴과 바운더리 스캔 레지스터로부터 출력되는 패턴을 비교해서 테스트 페일의 여부 및 페일의 원일을 판별한다. 따라서, 본 발명에 의하면 테스트 페일의 발생 여부뿐만 아니라 테스트 페일의 원인까지도 판별할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 테스트 페일의 발생 여부뿐만 아니라 테스트 페일의 원인까지도 판별할 수 있다.

Claims (9)

1. 표준 IEEE 1149.1 표준(JTAG 인터페이스)를 채용한 칩들이 배열되어 있는 반도체 웨이퍼를 테스트하기 위한 프루브 카드를 테스트하는 방법에 있어서:

   프루브 카드에 구비된 다수의 핀들 가운데 하나의 핀을 목표 핀으로 선정하는 단계와;

   목표 핀과 나머지 핀들에 소정의 테스트 패턴을 인가하는 단계와;

   상기 핀들에 로딩된 테스트 패턴을 상기 웨이퍼 상의 소정의 칩의 패드들을 통해 상기 칩 내에 구비된 바운더리 스캔 레지스터(boundary scan register)로 전송하는 단계와;

   상기 바운더리 스캔 레지스터에 저장된 테스트 패턴을 상기 프루브 카드의 테스트 데이터 출력 핀을 통해 직렬로 순차적으로 출력하는 단계; 그리고

   상기 테스트 패턴과 상기 테스트 데이터 출력 핀을 통해 출력되는 패턴을 비교해서 프루브 카드의 페일 여부 및 페일의 원인을 판별하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
2. 제 1 항에 있어서,

   상기 테스트 패턴은,

   상기 목표 핀으로는 논리 '1'이 그리고 나머지 핀들로는 논리 '0'이 인가되도록 형성되는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
3. 제 2 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 테스트 패턴에 대응하는 타이밍에서만 논리 '1'을 출력하는 경우에는 테스트 패스를 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
4. 제 2 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 모두 논리 '0'인 경우에는 상기 프루브 카드에 구비된 핀들 간의 쇼트를 페일 원인으로 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
5. 제 2 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 2 개 이상의 핀들에 대응하는 타이밍들에서 논리 '1'인 경우에는 상기 프루브 카드에 구비된 핀들 간의 브릿지를 페일 원인으로 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
6. 제 2 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 목표 핀에 대응하는 타이밍 이외 타이밍에서 논리 '1'이 출력되는 경우에는 상기 프루브 카드에 구비된 핀들 간의 스와핑을 페일 원인으로 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
7. 상기 테스트 패턴은,

   상기 목표 핀으로는 논리 '0'이 그리고 나머지 핀들로는 논리 '1'이 인가되도록 형성되는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
8. 제 7 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 상기 테스트 패턴에 대응하는 타이밍에서만 논리 '0을 출력하는 경우에는 테스트 패스를 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.
9. 제 8 항에 있어서,

   상기 테스트 데이터 출력 핀을 통해 출력되는 패턴이 모두 논리 '1'인 경우에는 상기 프루브 카드에 구비된 핀의 오픈을 페일 원인으로 판정하는 것을 특징으로 하는 반도체 웨이퍼를 테스트하는 프루브 카드를 테스트하는 방법.