JP5544183B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、及び半導体装置の製造方法に関する。

半導体装置には、製品の特性を確認するために、特性チェック素子が配置される。特性チェック素子は、例えば、Ｔｒ特性、配線抵抗、及びビア抵抗などを確認するために、配置される。製品の歩留まりが悪化した場合、特性チェック素子の特性や歩留まりにも変化が現れる可能性が高く、特性チェック素子を用いて不良解析が実施される。不良解析の結果を受けて、歩留まりを改善するための対策が施される。

不良解析を行う場合、半導体装置におけるどの部分で不良が発生しているかを特定することが重要である。不要箇所を特定するために、ＯＢＩＲＣＨ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｒｅｓｉｓｔａｎｃｅ ＣＨａｎｇｅ）法が用いられることがある。ＯＢＩＲＣＨ法では、特性チェック素子に電圧が印加された状態で、レーザ光が特性チェック素子に照射され、特性チェック素子の抵抗値が測定される。そして、レーザ光の照射位置がスキャンされる。特性チェック素子において、正常部分と異常部分とでは、レーザ光が照射されたときの抵抗値の上昇率が異なる。従って、レーザが照射された際の抵抗値の上昇率を求めることにより、不良箇所を特定することができる。

ところで、半導体装置には、ダミーメタルが設けられる場合がある。例えば、ダマシン法により形成される配線層においては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による平坦化を向上させるため、ダミーメタル（ダミー配線）が設置される。ダミーメタルを設けた技術として、特許文献１（特開２００４−２３５３５７）に記載された半導体装置が挙げられる。この公報には、チップ内では高い均一性を、スクライブ線では高い対チッピング耐性をもったＣＭＰ用のダミーパターンを設けることが記載されている。

また、特許文献２（実開平５−９５０４５）には、テストエレメント近傍に、擬似アクティブパターンを配置することが記載されている。これにより、半導体装置の回路システム部のパターン密度とテストエレメント領域部のパターン密度が同等となるため、双方の寸法加工精度差がなくなり、信頼性の高い半導体装置が提供される旨が記載されている。

特開２００４−２３５３５７ 実開平５−９５０４５

一般に半導体装置には、複数の配線層が設けられる。この配線層に上述のダミーメタルが配されることにより、半導体装置の半導体基板に設けられた特性チェック素子上の配線層にもダミーメタルが設けられることがある。この場合、特性チェック素子の大部分が、ダミーメタルによって覆われる（レイアウトが重なる）ことがある。特性チェック素子がダミーメタルで覆われた場合、ＯＢＩＲＣＨ法を行う際に、レーザ光がダミーメタルによって遮られてしまう。特性チェック素子にレーザ光が照射されないので、ＯＢＩＲＣＨ法による特性チェック素子の特性チェック（測定）が困難になってしまう、という問題点があった。

本発明に係る半導体装置は、レーザ光が照射されることにより特性が検査される、特性チェック素子と、前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層とを具備する。前記上部配線層は、前記特性チェック素子に重なる第１領域と、前記特性チェック素子に重ならない第２領域とを備える。前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さい。

この発明では、特性チェック素子の直上に位置する第１領域において、ダミーメタルの密度が小さくされている。そのため、レーザ光を照射した際に、レーザ光がダミーメタルによって遮られることを防止することができる。その結果、ＯＢＩＲＣＨ法を用いた際に、特性チェック素子の特性を容易に測定することが可能になる。

本発明に係る半導体装置の製造方法は、特性チェック素子を形成する工程と、前記特性チェック素子よりも上方に、ダミーメタルが配置された上部配線層を形成する工程と、前記上部配線層の上方から前記特性チェック素子にレーザ光を照射し、前記特性チェック素子の特性を検査する工程とを具備する。前記上部配線層を形成する工程は、前記特性チェック素子と重なる第１領域における前記ダミーメタルの密度が、前記特性チェック素子と重ならない第２領域における前記ダミーメタルの密度よりも小さくなるように、前記ダミーメタルを形成する工程を含む。

本発明によれば、最上層配線を含まない配線層までで構成された特性チェック素子（回路）の測定容易性を保った半導体装置及び半導体装置の製造方法が提供される。

第１の実施形態に係る半導体装置を概略的に示す断面図である。 第１の実施形態に係る半導体装置を概略図に示す平面図である。 第１の実施形態に係る半導体装置を概略的に示す平面図である。 比較例に係る半導体装置を示す平面図である。 第１の実施形態の変形例に係る半導体装置を示す概略図である。 第１の実施形態の他の変形例に係る半導体装置を概略的に示す図である。 第２の実施形態に係る半導体装置を概略的に示す図である。 第３の実施形態に係る半導体装置を概略的に示す図である。 第４の実施形態に係る半導体装置を概略的に示す図である。 図９に示される面ＢＢ’に沿う断面を示す図である。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図１は、本実施形態に係る半導体装置を概略的に示す断面図である。

図１に示されるように、半導体装置は、シリコン基板３１（半導体ウェハ）、及び複数の配線層（８−１〜８−５）を備えている。シリコン基板３１上には、拡散層３２を介して、コンタクト層間膜（ＳｉＯ膜）３３が設けられている。コンタクト層間膜３３上には、複数の配線層（８−１〜８−５）が、ビア層６を介して積層されている。なお、各配線層８及びビア層６において、ビアや配線などが形成されていない部分は、絶縁膜（層間膜４３（Ｌｏｗ−ｋ膜（低誘電率膜）、ＳｉＯ膜）、エッチングストッパ膜３４（ＳｉＣＮ、ＳｉＮ）により、埋められている。また、複数の配線層８のうちの最上層８−５は、カバー膜５２（ＳｉＯ ｏｒ ＳｉＯＮ膜等）で覆われている。

この半導体装置には、特性チェック素子４が設けられている。本実施形態では、配線層８−１に、特性チェック素子４が形成されている。特性チェック素子４は、ＯＢＩＲＣＨ法によってその特性をチェックすることのできる素子である。

図２は、半導体装置を上方から見たときの図であり、特性チェック素子４の位置を示している。図２に示されるように、半導体装置では、半導体チップ内に、ユーザ回路領域が設けられている。特性チェック素子４は、上方から見たときにユーザ回路領域に囲まれるような位置に、設けられている。

再び図１を参照する。本明細書では、複数の配線層８（８−１〜８−５）のうち、特性チェック素子４よりも上部に位置する配線層が、上部配線層と定義される。すなわち、本実施形態では、配線層８−２〜配線層８−５のそれぞれが、上部配線層と定義される。

図１に示されるように、各上部配線層（８−２〜８−５）には、ダミーメタル７が設けられている。ダミーメタル７は、ＣＭＰ法を用いて上部配線層を形成する際に、平坦度を向上させるために設けられている。ダミーメタル７は、ユーザ論理回路（図１には示されていない）を構成する配線パターンが形成される配線層と同じ配線層に形成され、ユーザ論理回路に含まれる信号配線からは電気的に独立したメタルである。ダミーメタル７は、ユーザ論理回路に含まれる電源配線（グランド配線も含む）の一部により形成されることもある。なお、配線層８−１についても、通常、ダミーメタルが設けられる。但し、配線層８−１に設けられるダミーメタルについての図示は、省略されている。

図３を用いて、各配線層８におけるレイアウトについて説明する。図３には、各上部配線層（８−２〜８−５）におけるダミーメタル７のレイアウトと、配線層８−１における特性チェック素子４のレイアウトとが重ねられて示されている。なお、既述の図１は、図３におけるＡＡ’に沿う断面を示したものである。

まず、特性チェック素子４について説明する。本実施形態では、特性チェック素子４として、配線間容量を測定するために用いられる櫛型の素子が用いられるものとする。図３に示されるように、この特性チェック素子４は、互いに向き合うように配置された、一対の櫛型パターン（α、β）を備えている。各櫛型パターン（α、β）は、引き出し配線γを介して、電極パッド５に接続されている。電極パッド５は、各配線層８に設けられたメタルと、配線層間でメタル同士を接続するビアとを備えており、最上層８−５において露出している。従って、電極パッド５を探針することにより、一対の櫛型パターン（α、β）間の容量を測定することができる。また、同時に、一対の櫛型パターン（α、β）間にリークが発生しているか否を調べることができる。

次いで、各上部配線層（８−２〜８−５）に配置されたダミーメタル７のレイアウトについて説明する。

各上部配線層（８−２〜８−５）において、特性チェック素子４と重なる領域が第１領域１として記載され、特性チェック素子４と重ならない領域が第２領域２として記載される。本実施形態では、第１領域１におけるダミーメタル７の密度が、第２領域２におけるダミーメタル７の密度よりも、小さく設定されている。

具体的には、第１領域１と第２領域２との間でダミーメタル７のピッチが同じである場合には、第１領域１におけるダミーメタル７のサイズが、第２領域２に設けられたダミーメタル７のサイズよりも小さく設定されている。これにより、第１領域１における密度を、第２領域における密度よりも小さくすることができる。尚、第１領域１と第２領域２との間でダミーメタル７のサイズが同じである場合には、第１領域におけるダミーメタル７のピッチが、第２領域２におけるピッチよりも、大きく設定される。この場合であっても、第１領域１における密度を、第２領域２における密度よりも小さくすることができる。

上述のような構成を採用することにより、ＯＢＩＲＣＨ法による特性の検査を、容易に行なうことが可能になる。以下に、この点について、比較例を用いて説明する。

図４は、比較例に係る半導体装置を示す平面図である。比較例に係る半導体装置においては、第１領域１と第２領域２との間で、ダミーメタル７の密度が等しい。一般的に、ダミーメタル７のレイアウトは、ユーザによって指定されたピッチ及びサイズに基づいて、自動で決定される。そのため、特にダミーメタル７のレイアウトを工夫しなければ、比較例のように、ダミーメタル７の密度は均一になる。このように密度が均一になるようにダミーメタル７が配置された場合、上方から特性チェック素子４に対してレーザ光を照射した場合に、レーザ光がダミーメタル７によって遮られやすい。例えば、特性チェック素子４のうち、ダミーメタル７の直下に位置する部分において不具合が発生している場合、不良箇所を特定する事ができない。すなわち、特性チェック素子４にレーザ光が当たりにくくなり、ＯＢＲＩＣＨ法による特性チェック素子４の観察が難しくなる。

これに対して、本実施形態では、第１領域１におけるダミーメタル７の密度が小さいため、レーザ光が遮られ難い。従って、特性チェック素子４にレーザ光を照射し易くなり、ＯＢＲＩＣＨ法による特性チェック素子４の観察を、容易に行うことができる。

続いて、本実施形態に係る半導体装置の製造方法について説明する。まず、Ｓｉ基板３１（図１参照）を用意し、Ｓｉ基板３１上に、拡散層３２を形成する。更に、拡散層３２上に、コンタクト層間膜３３を形成する。その後、コンタクト層間膜３３上に、複数の配線層８（８−１〜８−５）を、ビア層６を介して積層する。更に、最上層の配線層８−５が形成された後、カバー膜５２が形成される。なお、配線層８−１を形成する際には、特性チェック素子４が形成される。また、各上部配線層（８−２〜８−５）を形成する際には、第１領域１におけるダミーメタル７の密度が、第２領域２におけるダミーメタル７の密度よりも小さくなるように、ダミーメタル７が形成される。また、各上部配線層（８−２〜８−５）を形成する際には、配線パターン及びダミーメタル７を埋め込むための溝が形成される。そして、溝を埋め込むように金属層が堆積され、ＣＭＰによって研磨が行なわれる。これにより、溝に配線パターンやダミーメタル７が埋め込まれた構成が得られる。

その後、不良が発生した場合などには、ＯＢＲＩＣＨ法により、特性チェック素子４の特性が観察される。すなわち、上方からレーザ光が特性チェック素子４に照射される。この際、電極パッド５を介して特性チェック素子４の電気的特性が測定される。そして、レーザ光が照射された際の電気的特性に基づいて、不良箇所の特定などが行なわれる。このとき、既述のように、本実施形態では、レーザ光がダミーメタル７によって遮られ難く、特性チェック素子４にレーザ光が当たりやすい。従って、特性チェック素子４を容易に観察することができる。

その後、スクライブ線に沿って切断されることにより、複数の半導体チップが得られる。尚、ＯＢＲＩＣＨ法による特性チェック素子４の観察は、複数の半導体チップに切り分けられた後で行なうこともできる。

以上説明したように、本実施形態によれば、第１領域１におけるダミーメタル７の密度が小さく設定されている為、レーザ光を特性チェック素子４に当てやすくすることができる。その結果、ＯＢＲＩＣＨ法による特性チェック素子４の観察を、容易に行うことができる。そのため、不具合原因の特定や対策立案を早期に行う事が可能となる。

尚、第１領域１におけるダミーメタル７の密度は、第２領域２における密度の９５％以下であることが好ましい。このような範囲であれば、レーザ光を特性チェック素子４により確実に当てやすくなる。

また、単に第１領域１におけるダミーメタル７の密度を小さくした場合には、一部で特性チェック素子４とダミーメタル７とが重なることもある。従って、第１領域１においては、特性チェック素子４と重ならないように、ダミーメタル７が配置されていることが好ましい。

また、本実施形態では、特性チェック素子４として、配線間容量測定用（及び配線間リーク測定用）の櫛型の素子が用いられる場合について説明した。しかし、特性チェック素子４は、配線間容量測定用の櫛型の素子に限定されるものではない。ＯＢＩＲＣＨ法を用いて特性をチェックすることが可能であるならば、特性チェック素子４として、他の素子が用いられてもよい。例えば、特性チェック素子４として、プロセス開発用ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）、回路評価用ＴＥＧ、ビア抵抗（チェーン）を測定するためのビアチェーン、配線抵抗を検査するための配線抵抗検査用素子、集積回路に含まれる一部の配線、コンタクト抵抗を検査するためのコンタクト抵抗検査用素子、ＳＲＡＭの特性を検査するための素子（ＳＲＡＭ回路そのもの、及びＳＲＡＭ回路に含まれる各メモリセルなど）、及びトランジスタの特性をチェックするためのチェック用トランジスタ（トランジスタ特性検査素子）などを用いることも可能である。

また、本実施形態では、特性チェック素子４が、配線層８−１に設けられている場合について説明した。しかし、特性チェック素子４は、必ずしも配線層８−１に設けられているとは限らない。例えば、特性チェック素子４としてトランジスタが用いられる場合には、特性チェック素子４が、配線層８−１よりも下に存在することになる。この場合には、複数の配線層８（８−１〜８−５）のそれぞれが、上部配線層であるということになる。

また、特性チェック素子４は、必ずしも単一の配線層に設けられている必要はない。例えば、特性チェック素子４としてビアチェーンが用いられる場合には、特性チェック素子４が複数の配線層８にまたがって形成されていることになる。この場合には、複数の配線層８のうち、特性チェック素子４が形成された配線層よりも上部に位置する配線層が、上部配線層であるということになる。

また、本実施形態では、図２に示されるように、特性チェック素子４が、上方から見た場合にユーザ回路領域によって囲まれている場合について説明した。但し、図２に示されるレイアウトはあくまで一例であり、特性チェック素子４は必ずしもユーザ回路領域に囲まれている必要はない。例えば、図５に示されるように、特性チェック素子４が、半導体チップ領域の角部に設けられていてもよく、ユーザ回路領域からは独立していてもよい。また、図６に示されるように、特性チェック素子４が、半導体ウェハを複数のチップ領域１６に分割するスクライブ線１３上に配置されていてもよい。

（第２の実施形態）
続いて、第２の実施形態について説明する。図７は、第２の実施形態に係る半導体装置を概略的に示す図である。図７には、各上部配線層８（８−２〜８−５）にけるダミーメタル７のレイアウトが示されている。図３と同様に、図７においても、特性チェック素子４のレイアウトが重ねられて示されている。

図７に示されるように、本実施形態においては、第１領域１に、ダミーメタル７が配置されていない。すなわち、第１領域１におけるダミーメタル７の密度は、ゼロである。その他の点については、第１の実施形態と同様である。

本実施形態では、特性チェック素子４の直上の領域には、ダミーメタル７が配置されていない。従って、ＯＢＩＲＣＨ法によるレーザ光が、ダミーメタル７によって遮られることが無い。従って、ＯＢＩＲＣＨ法による観察を、更に容易に行うことが可能になる。

（第３の実施形態）
続いて、第３の実施形態について説明する。図８は、第３の実施形態に係る半導体装置を概略的に示す図である。図８には、各上部配線層８（８−２〜８−５）にけるダミーメタル７のレイアウトが示されている。図３と同様に、図８においても、特性チェック素子４のレイアウトが重ねられて示されている。

本実施形態においては、第２の実施形態に対して、第２領域２の構成が変更されている。その他の点については、第２の実施形態と同様とすることができるので、詳細な説明は省略する。

図８に示されるように、第２領域２は、隣接領域１０及び通常領域１１を有している。隣接領域１０は、第１領域１に隣接する領域である。通常領域１１は、第１領域１から隣接領域１０を介して離隔して設けられた領域である。ここで、隣接領域１０におけるダミーメタル７の密度は、通常領域１１におけるダミーメタル７の密度よりも、大きくなるように設定されている。

既述の実施形態においては、第１領域１におけるダミーメタル７の密度が小さく設定されている。この場合、ＣＭＰ工程において、層間膜及び配線が研磨されにくくなることが予想される。すなわち、研磨性が悪化することが予想される。これに対して、本実施形態によれば、隣接領域１０におけるダミーメタル７の密度が高く設定されているため、ＣＭＰ工程にける研磨性の悪化を軽減することが可能になる。

尚、隣接領域１０におけるダミーメタル７の密度は、通常領域１１におけるダミーメタル７の密度の１０５％以上であることが好ましい。このような構成を採用すれば、研磨性の悪化をより軽減することが可能になる。

また、本実施形態では、第２の実施形態と同様に、第１領域１にダミーメタル７が配置されていない。但し、第１の実施形態と同様に、第１領域１にもダミーメタル７が配置されていてもよい。この場合、第１領域１におけるダミーメタル７の密度は、通常領域１０におけるダミーメタル７の密度よりも小さく設定される。

（第４の実施形態）
続いて、第４の実施形態について説明する。図９は、本実施形態に係る半導体装置を概略的に示す図である。図３と同様に、図９には、各上部配線層８（８−２〜８−５）におけるダミーメタル７のレイアウトが示されている。図３と同様に、図９においても、特性チェック素子４のレイアウトが重ねられて示されている。

本実施形態においては、既述の実施形態に対して、第１領域１、及び特性チェック素子４の構成が変更されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。

まず、特性チェック素子４について説明する。本実施形態では、特性チェック素子４として、ビアチェーンが用いられている。このビアチェーンは、ビア層６に設けられたビアの抵抗、及びビアの歩留まりを確認するために用いられる。

図９に示されるように、説明の便宜上、第１方向、及び第１方向に直交する第２方向が定義されている。また、２つの電極パッド５（５−１、５−２）が設けられている。上方から見た場合に、ビアチェーン（特性チェック素子４）は、第１部分及び第２部分を備えている。第１部分は、一端で電極パッド５−１に接続されており、折れ曲がりながら伸びている。第２部分も、一端で電極パッド５−２に接続されており、折れ曲がりながら伸びている。また、第１部分と第２部分とは、他端同士で接続されている。

図１０は、図９に示される面ＢＢ’に沿う断面を示す図である。図１０に示されるように、本実施形態では、ビアチェーン（特性チェック素子４）が、配線層８−１から配線層８−２までの間に、設けられている。すなわち、本実施形態では、上部配線層は、配線層８−３〜配線層８−５であることになる。

具体的には、特性チェック素子４は、配線層８−１に設けられたパターン２６、配線層８−２に設けられたパターン２８、及びビア層６に設けられたビア２７を備えている。パターン２６及びパターン２８は、ビア２７を介して連結されており、ビアチェーンを形成している。

続いて、図９に戻り、各上部配線層８（８−３〜８−５）の構成について説明する。

図９に示されるように、第１領域１においては、ダミーメタル７が、第１方向及び第２方向に向かって伸びており、ダミーメタル配線１２を形成している。ダミーメタル配線１２は、特性チェック素子４と重ならないように、伸びている。

具体的には、ダミーメタル配線１２は、中央配線１２−１、ブランチ配線１２−２、ブランチ配線１２−３、一対の側部配線（１２−４、１２−５）を有している。中央配線１２−１は、特性チェック素子４の第１部分と第２部分とによって挟まれるような位置に設けられており、第１方向に沿って伸びている。ブランチ配線１２−２は、特性チェック素子４と重ならないように、中央配線１２−１から第２方向に沿って伸びている。一対の側部配線（１２−４、１２−５）は、第２方向において特性チェック素子４を挟むような位置に設けられており、第１方向に沿って伸びている。ブランチ配線１２−４は、一端で側部配線（１２−４又は１２−５）に接続されており、特性チェック素子４と重ならないように、第２方向に沿って伸びている。

なお、特性チェック素子４が設けられた配線層（８−１、８−２）にも、図９に示されるレイアウトと同じように、ダミーメタル配線１２が配置されている。

本実施形態においても、ダミーメタル７（ダミーメタル配線１２）が特性チェック素子４に重ならない。従って、ＯＢＩＲＣＨ法を実行したときに、レーザ光がダミーメタル７によって遮られない。そのため、ＯＢＩＲＣＨ法による特性チェック素子４の観察を、容易に行うことができる。加えて、ダミーメタル配線１２の配線幅及びピッチのサイズを調整することにより、配線密度を所望の値に設定するができる。従って、第１領域１におけるダミーメタル配線１２の密度を高める事が可能となり、ＣＭＰ工程において研磨の均一性が悪化することをより改善することができる。

尚、図９に示した特性チェック素子４及びダミーメタル配線１２の形状はあくまで一例であり、特性チェック素子４と重ならないようにダミーメタル配線１２が伸びていれば、それぞれ他の形状が用いられてもよい。例えば、ダミーメタル配線１２が矩形状に配置され、特性チェック素子４がダミーメタル配線１２の周囲を取り囲むように配置されていてもよい。

以上、本発明について、第１の実施形態乃至第４の実施形態について説明した。これらの実施形態は互いに独立するものではなく、矛盾の無い範囲内で組み合わせて用いることも可能である。

１ 第１領域
２ 第２領域
４ 特性チェック素子
５ 電極パッド
６ ビア層
７ ダミーメタル
８ （８−１〜８−５）配線層
１０ 隣接領域
１１ 通常領域
１２ ダミーメタル配線
１３ スクライブ線
１６ チップ領域
２６ パターン
２７ ビア
２８ パターン
３１ Ｓｉ基板
３２ Ｓｉ基板上の拡散層
３３ コンタクト層間膜（ＳｉＯ膜）
３４ エッチングストッパ膜（ＳｉＣＮ，ＳｉＮ）
４３ 層間膜（Ｌｏｗ−ｋ膜（低誘電率膜），ＳｉＯ膜）
５２ カバー膜

Claims (10)

1. 特性チェック素子と、
   前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層と、
   を具備し、
   前記上部配線層は、
   前記特性チェック素子に重なる第１領域と、
   前記特性チェック素子に重ならない第２領域とを備え、
   前記第２領域は、
   前記第１領域に隣接するように配置された、隣接領域と、
   前記第１領域から前記隣接領域を介して離隔して設けられた、通常領域とを含み、
   前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さく、
   前記隣接領域における前記ダミーメタルの密度は、前記通常領域における前記ダミーメタルの密度よりも、高い
   半導体装置。
2. 請求項１に記載された半導体装置であって、
   前記上部配線層は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化された層である
   半導体装置。
3. 請求項１又は２に記載された半導体装置であって、
   前記第１領域における前記ダミーメタルの密度は、ゼロである
   半導体装置。
4. 請求項１又は２に記載された半導体装置であって、
   前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度の９５％以下である
   半導体装置。
5. 請求項１乃至４の何れかに記載された半導体装置であって、
   前記第１領域においては、前記ダミーメタルが、前記特性チェック素子と重ならないように伸びて、ダミーメタル配線を形成している
   半導体装置。
6. 請求項１乃至５の何れかに記載された半導体装置であって、
   前記特性チェック素子は、半導体ウェハに設定されるスクライブ線上に形成されている
   半導体装置。
7. 請求項１乃至５の何れかに記載された半導体装置であって、
   前記特性チェック素子は、半導体ウェハにおいてスクライブ線で囲まれる領域であるチップ領域の角部に設けられている
   半導体装置。
8. 請求項１乃至７の何れかに記載された半導体装置であって、
   前記特性チェック素子は、プロセス開発ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）、及び回路評価用ＴＥＧの少なくとも一方を実現するパターンを含んでいる
   半導体装置。
9. 請求項１乃至７の何れかに記載された半導体装置であって、
   前記特性チェック素子は、配線抵抗を検査するための配線抵抗検査用素子、ビア抵抗を検査する為のビアチェーン、コンタクト抵抗を検査するためのコンタクト抵抗検査用素子、配線容量を検査するための配線容量検査用素子、トランジスタ特性を検査するためのトランジスタ特性検査素子、及びＳＲＡＭの特性を検査するためのＳＲＡＭ特性検査用素子からなる集合から選ばれる少なくとも一種類のパターンを含んでいる
   半導体装置。
10. 請求項１乃至９の何れかに記載された半導体装置であって、
    前記特性チェック素子は、レーザ光が照射されることにより特性が検査される素子である
    半導体装置。
    

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