KR20100013935A - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 콘택 플러그 및 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함을 판별하기 위한 반도체 소자의 테스트 패턴이 있어서, 반도체 기판의 스크라이브 레인 영역에 배치되는 제1 전도성 패드 및 상기 제1 전도성 패드와 전기적으로 연결된 제1 금속 배선과, 상기 제1 전도성 패드 및 상기 제1 금속 배선 상에 배치된 층간 절연막과, 상기 제1 금속 배선 상의 상기 층간 절연막 내에 배치되며 상기 제1 금속 배선과 전기적으로 연결된 콘택 플러그 및 상기 콘택 플러그 상부 사이의 상기 층간 절연막 상에 배치되며, 제2 전도성 패드와 전기적으로 연결된 제2 금속 배선을 포함하기 때문에, 공정 진행상 취약한 부분을 파악하여 소자의 특성을 더욱 정확하게 평가함으로써 제조 수율 및 소자 특성을 효과적으로 개선할 수 있다.
테스트 패턴, 브릿지 결함, 콘택 플러그, 금속 배선

Description

반도체 소자의 테스트 패턴{Test pattern in semiconductor device}
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 특히 콘택 플러그 및 이와 이웃한 금속 배선 사이의 전기적인 브릿지 결함을 확인할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
일반적으로, 반도체 소자의 테스트 패턴(test pattern)은 소자 등이 형성되는 웨이퍼(wafer)의 하드웨어(hardware)적인 측면을 평가하기 위한 도구로서 사용된다. 이처럼 테스트 패턴을 이용한 평가는 소자의 전(full) 공정 또는 부분적인 공정으로 완성되는 이른바 TEG(Test Element Group)에 의한 여러 가지 전기적인 측정을 실시하여 실제 소자 특성을 모니터링(monitoring)하는 것이 목적이다. 이러한 평가 결과는 프로세스 시뮬레이션(process simulation) 결과와 상보적으로 이용된다.
잘 알려진 바와 같이, 테스트 패턴은 소자 제작용 웨이퍼 내에서 실제 소자가 형성되지 않는 여러 장소에 테스트 패턴용 칩으로 사용한다. 이러한 테스트 패턴은 메인 칩 내에 형성된 소자의 특성을 그대로 반영하기 위하여 메인 칩 내에 형성된 소자와 동일한 공정으로 제조된다.
한편, 반도체 소자는 기술의 발전에 따라 반도체 소자의 고속화 및 고집적화가 진행되면서 단위 면적당 소자의 밀도가 증가하고, 반도체 소자에 형성되는 상호 연결선(interconnection line)의 밀도도 함께 증가하고 있다. 상호 연결선은 수천 ㎛ 이상 떨어져 있는 트랜지스터의 소스 영역, 드레인 영역 및 게이트와 연결되어 전원 공급 및 신호 전달을 하기 위하여 금속 배선을 주로 사용하고 있다. 또한, 각 단위 회로간 국부적 상호 연결선으로도 금속 배선을 종종 사용하고 있다.
그런데, 반도체 소자가 고집적화되고 반도체 소자의 제조 공정이 미세해짐에 따라 금속 배선의 폭 또한 미세하게 형성되고 있기 때문에, 금속 배선 또는 금속 배선과 연결되는 다른 요소들을 결함 없이 형성하는 것이 점차 어려워지고 있다. 따라서, 금속 배선 및 이와 연결되는 다른 요소들이 전기적으로 정확하게 연결되었는지 판별할 수 있는 테스트 패턴을 제조하는 것이 점차 중요한 이슈가 되고 있다.
본 발명은 반도체 소자의 콘택 플러그와 이와 인접한 금속 배선을 형성하는 공정과 동일한 공정으로 스크라이브 레인 상에 테스트 패턴을 형성함으로써, 실제 형성되는 콘택 플러그와 금속 배선의 특성을 테스트 패턴을 통해 반영할 수 있다.
본 발명은, 콘택 플러그 및 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함을 판별하기 위한 반도체 소자의 테스트 패턴이 있어서, 반도체 기판의 스크라이브 레인 영역에 배치되는 제1 전도성 패드 및 상기 제1 전도성 패드와 전기적으로 연결된 제1 금속 배선과, 상기 제1 전도성 패드 및 상기 제1 금속 배선 상에 배치된 층간 절연막과, 상기 제1 금속 배선 상의 상기 층간 절연막 내에 배치되며 상기 제1 금속 배선과 전기적으로 연결된 콘택 플러그 및 상기 콘택 플러그 상부 사이의 상기 층간 절연막 상에 배치되며, 제2 전도성 패드와 전기적으로 연결된 제2 금속 배선을 포함하는 것을 특징으로 한다.
상기 제2 금속 배선 사이에 배치되며 상기 제2 전도성 패드와는 단절된 전도막 패턴을 더욱 포함한다. 서로 인접한 상기 콘택 플러그 상부 사이에는 상기 제2 금속 배선이 16개 내지 24개 배치된다. 상기 전도성 패턴의 폭은 상기 제2 금속 배선의 피치의 100∼200%로 형성된다. 상기 콘택 플러그의 폭은 상기 제2 금속 배선 피치의 50%∼100%로 형성된다.
본 발명의 반도체 소자의 테스트 패턴에 따르면, 테스트 패턴을 통해 실제 형성되는 콘택 플러그와 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함의 발생 유무를 평가할 수 있다. 따라서, 공정 진행상 취약한 부분을 파악하여 소자의 특성을 더욱 정확하게 평가함으로써 제조 수율 및 소자 특성을 효과적으로 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
반도체 소자의 집적도가 증가함에 따라 동일평면상에서 반도체 소자의 배선 폭을 줄이는 것은 한계가 있기 때문에 다층 금속 배선을 가지는 소자의 구조가 필요하게 되었다. 이에 따라, 동일 층상에 형성되는 금속 배선 사이의 간격이 좁아지게 됨은 물론, 다른 층 간의 금속 배선을 전기적으로 연결하는 콘택 플러그의 폭과 콘택 플러그 사이의 간격 또한 축소되고 있다.
이러한 경우, 콘택 플러그가 이와 대응하는 금속 배선이 연결되지 않고 인접한 금속 배선과 연결되는 브리지 결함이 발생할 가능성이 커진다. 따라서, 이러한 브리지 결함이 발생하는지 여부를 판별할 수 있는 테스트 패턴 형성이 점차 중요한 이슈가 되고 있다.
이에, 본 발명의 일실시예는 낸드 플래시 메모리 소자의 페이지 버퍼를 형성하는 공정으로 스크라이브 레인에 형성되는 테스트 패턴을 이용하여, 실제 페이지 버퍼에 형성되는 콘택 플러그 및 이와 인접한 금속 배선 사이에서 전기적인 브릿지 결함이 발생하는지 여부를 판별한다.
도 1은 본 발명에 일실시예에 따른 반도체 소자의 테스트 패턴을 도시한 레이 아웃도이고, 도 2는 도 1의 A-A'을 따라 절단된 반도체 소자의 테스트 패턴을 도시한 사시도이다. 도 1 및 도 2에 도시한 반도체 소자의 테스트 패턴들은 반도체 기판의 리얼 영역에 형성되는 실제 반도체 소자의 구성 요소와 유사한 공정으로 형성되어 리얼 영역에서 반도체 소자 형성 공정시 나타날 수 있는 결함들을 그대로 반영할 수 있다.
도 1 및 도 2를 참조하면, 반도체 기판(102)의 스크라이브 레인에 형성되는 테스트 패턴들은 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 실제 요소들 과 동일한 공정으로 형성함으로써 페이지 버퍼에 형성된 소자의 특성을 그대로 반영한다. 즉, 반도체 기판(102)의 스크라이브 레인에 다수의 게이트(104)를 형성하고 게이트(104)의 측벽에 스페이서(106)를 형성한다. 그리고, 게이트(104)와 인접한 반도체 기판(102)의 표면에 대해 이온 주입 공정을 실시하여 다수의 접합 영역(108)을 형성한다.
그리고, 게이트(104)를 포함하는 반도체 기판(102) 상에 제1 층간 절연막(112)을 형성한다. 제1 층간 절연막(112)은 산화막으로 형성할 수 있다. 제1 층간 절연막(112)에는 반도체 기판(102)에 형성된 접합 영역(108)이 노출되도록 콘택홀을 형성하고 콘택홀에 도전 물질을 형성하여 제1 콘택 플러그(110)를 형성한다. 이로써, 제1 콘택 플러그(110)의 하부는 반도체 기판(102)에 형성된 접합 영역(108)과 전기적으로 연결된다.
이어서, 제1 층간 절연막(112) 상에 제1 전도성 패드(114)를 형성한다. 그리고 제1 전도성 패드(114)의 일측면과 접하는 제1 층간 절연막(112) 상에는 제1 금속 배선(116)이 형성된다. 제1 금속 배선(116)은 다마신(damascene) 방법 또는 RIE(Reactive Ion Etching) 방법 등으로 형성될 수 있다. 제1 금속 배선(116)은 하부에 형성된 제1 콘택 플러그(110)와 전기적으로 연결된다. 이로써, 제1 전도성 패드(114)는 제1 금속 배선(116) 및 제1 콘택 플러그(110)를 통해 반도체 기판(102)에 형성된 접합 영역(108)과 전기적으로 연결된다.
또한, 제1 전도성 패드(114) 및 제1 금속 배선(116)을 포함하는 제1 층간 절연막(112) 상에는 제2 층간 절연막(118)을 형성한다. 제2 층간 절연막(118)은 산화 막으로 형성할 수 있다. 제2 층간 절연막(118)에는 하부에 형성된 제1 금속 배선(116)이 노출되도록 콘택홀을 형성하고 콘택홀에 도전 물질을 형성하여 제2 콘택 플러그(120)를 형성한다. 제2 콘택 플러그(120)는 하부에 형성된 제1 금속 배선(116)과 전기적으로 연결된다.
제2 콘택 플러그(120)는 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 콘택 플러그와 대응된다. 이에 따라, 제2 콘택 플러그(120)는 상부에 형성되는 16개 내지 24개의 금속 배선 당 하나씩 형성할 수 있다. 또한, 제2 콘택 플러그(120)의 폭은, 제2 콘택 플러그(120)의 상부에 형성되는 금속 배선의 피치(pitch)와 동일하게 형성하거나, 금속 배선 피치의 50%∼100%의 범위에서 수nm 단위로 차이가 있는 다양한 폭으로 형성함으로써, 다양한 콘택 플러그의 폭에 따른 공정 마진을 동시에 확인할 수 있다.
제2 층간 절연막(118) 상에는 제2 전도성 패드(122)과 제2 금속 배선(124) 및 전도성 패턴(124b)가 형성된다. 제2 금속 배선(124)은 제2 전도성 패드(122)와 일측이 접하며 일방향을 따라 연장하면서 형성되어 제2 전도성 패드(122)와 전기적으로 연결된다. 제2 금속 배선(124)은 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 금속 배선과 대응할 수 있다. 즉, 제2 금속 배선(124)이 형성되는 폭 및 피치는 낸드 플래시 메모리 소자의 페이지 버퍼에 실제 형성되는 금속 배선의 폭 및 피치와 동일하게 형성한다. 또한, 제2 금속 배선(124)은 제2 콘택 플러그(120) 상부 사이의 제2 층간 절연막(118) 상에 배치되기 때문에, 제2 콘택 플러그(120) 상에는 제2 금속 배선(124)이 형성되지 않는다. 그리고, 서로 인접한 제2 콘택 플 러그(120) 상부 사이에는 16개 내지 24개의 제2 금속 배선(124)이 배치된다.
제2 금속 배선(124) 사이에는 전도성 패턴(124b)이 형성된다. 전도성 패턴(124b)은 제2 금속 배선(124)을 형성할 때 실시되는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정시 발생할 수 있는 디싱(dishing) 현상을 억제하기 위하여 형성되는 더미 패턴이다. 전도성 패턴(124b)은 제2 금속 배선(124) 이 형성될 때 동시에 형성되며 제2 금속 배선(124) 사이에서 제2 금속 배선(124)이 형성된 방향을 따라 연장하면서 형성된다. 전도성 패턴(124b)은 제2 금속 배선(124)과 달리 제2 전도성 패드(122)와 연결되지 않는다. 전도성 패턴(124b)의 폭은 제2 금속 배선(124)의 피치의 100∼200%로 형성한다.
이와 같이 형성된 반도체 소자의 테스트 패턴은 제1 전도성 패드(114)와 제2 전도성 패드(122) 사이의 전기적인 연결 특성을 파악하여 제2 금속 배선(124) 및 제2 금속 배선(124)과 인접한 제2 콘택 플러그(120) 사이에 전기적인 연결 특성을 평가할 수 있다. 즉, 제1 전도성 패드(114)와 제1 금속 배선(116) 및 제2 콘택 플러그(120)이 전기적으로 연결되어 있고, 제2 전도성 패드(122) 및 제2 금속 배선(124)이 전기적으로 연결되어 있기 때문에, 제2 금속 배선(124) 및 이와 인접한 제2 콘택 플러그(120)가 전기적으로 연결되어 있으면 제1 전도성 패드(114)와 제2 전도성 패드(122)가 전기적으로 연결될 수 있다. 반면에, 제2 금속 배선(124) 및 이와 인접한 제2 콘택 플러그(120)가 전기적으로 연결되어 있지 않으면 제1 전도성 패드(114)와 제2 전도성 패드(122)가 전기적으로 연결되지 않는다.
제2 콘택 플러그(120)는 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 콘택 플러그와 대응하고, 제2 금속 배선(124)은 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 금속 배선과 대응한다. 이에 따라, 본 발명의 일실시예에 따른 테스트 패턴의 제2 콘택 플러그(120) 및 이와 인접한 제2 금속 배선(124)의 전기적인 브릿지 결함은 실제 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 콘택 플러그 및 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함을 그대로 반영한다. 이로써, 본 발명의 일실시예에 따른 테스트 패턴의 제2 콘택 플러그(120) 및 이와 인접한 제2 금속 배선(124)의 전기적인 브릿지 결함을 판별함으로써 실제 낸드 플래시 메모리 소자의 페이지 버퍼에 형성되는 콘택 플러그 및 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함을 판별할 수 있다.
한편, 전술한 본 발명의 일실시예에서 반도체 소자의 테스트 패턴을 형성할 때 게이트(104), 스페이서(106), 접합 영역(108), 제1 콘택 플러그(110)를 반도체 기판(102) 상에 모두 형성하는 것으로 설명하였지만, 이에 한정하지 않는다. 즉, 본 발명은 금속 배선 및 금속 배선과 인접한 콘택 플러그 사이의 전기적인 연결 상태를 평가하기 위한 테스트 패턴 및 이를 이용한 테스트 방법이기 때문에, 게이트(104), 스페이서(106), 접합 영역(108), 제1 콘택 플러그(110)의 형성은 생략할 수도 있다. 이러한 경우에도 제1 전도성 패드(114)와 제2 전도성 패드(122) 사이의 전기적인 연결 상태를 측정함으로써, 제2 금속 배선(124) 및 제2 콘택 플러그(120) 사이의 전기적인 연결상태를 평가할 수 있음은 당연하다.
도 1은 본 발명에 일실시예에 따른 반도체 소자의 테스트 패턴을 도시한 레이 아웃도이다.
도 2는 도 1의 A-A'을 따라 절단된 반도체 소자의 테스트 패턴을 도시한 사시도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트
106 : 스페이서 108 : 접합 영역
110 : 제1 콘택 플러그 112 : 제1 층간 절연막
114 : 제1 전도성 패드 116 : 제1 금속 배선
118 : 제2 층간 절연막 120 : 제2 콘택 플러그
122 : 제2 전도성 패드 124 : 제2 금속 배선
124b : 전도성 패턴

Claims (5)

  1. 콘택 플러그 및 이와 인접한 금속 배선 사이의 전기적인 브릿지 결함을 판별하기 위한 반도체 소자의 테스트 패턴이 있어서,
    반도체 기판의 스크라이브 레인 영역에 배치되는 제1 전도성 패드 및 상기 제1 전도성 패드와 전기적으로 연결된 제1 금속 배선;
    상기 제1 전도성 패드 및 상기 제1 금속 배선 상에 배치된 층간 절연막;
    상기 제1 금속 배선 상의 상기 층간 절연막 내에 배치되며 상기 제1 금속 배선과 전기적으로 연결된 콘택 플러그; 및
    상기 콘택 플러그 상부 사이의 상기 층간 절연막 상에 배치되며, 제2 전도성 패드와 전기적으로 연결된 제2 금속 배선을 포함하는 반도체 소자의 테스트 패턴.
  2. 제1항에 있어서,
    상기 제2 금속 배선 사이에 배치되며 상기 제2 전도성 패드와는 단절된 전도막 패턴을 더욱 포함하는 반도체 소자의 테스트 패턴.
  3. 제1항에 있어서,
    서로 인접한 상기 콘택 플러그 상부 사이에는 상기 제2 금속 배선이 16개 내 지 24개 배치되는 반도체 소자의 테스트 패턴.
  4. 제1항에 있어서,
    상기 전도성 패턴의 폭은 상기 제2 금속 배선의 피치의 100∼200%로 형성되는 반도체 소자의 테스트 패턴.
  5. 제1항에 있어서,
    상기 콘택 플러그의 폭은 상기 제2 금속 배선 피치의 50%∼100%로 형성되는 반도체 소자의 테스트 패턴.
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