JP3828104B2

JP3828104B2 - 模擬回路パターン評価方法、半導体集積回路の製造方法、テスト基板、及びテスト基板群

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Publication number: JP3828104B2
Application number: JP2003344526A
Authority: JP
Inventors: 尚史金子; 元哉岡崎; 宏至戸島
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Current assignee: Toshiba Corp
Priority date: 2003-10-02
Filing date: 2003-10-02
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Description

本発明は、半導体集積回路の回路パターンを模擬した模擬回路パターンを評価する模擬回路パターン評価方法、模擬回路パターンを評価することにより半導体集積回路を製造する半導体集積回路の製造方法、模擬回路パターンの集合体を備えたテスト基板、複数のテスト基板から構成されたテスト基板群に関する。

従来から、半導体集積回路を製品化する前段階として、模擬回路パターン等を形成し、素子性能検査或いはプロセス条件の最適化等を行い、歩留まりの向上を図っている（例えば、特許文献１参照）。

現在、配線形成プロセスにおけるプロセス条件の最適化においては、複数のテスト用の半導体ウェハ（以下、「テストウェハ」という。）に規則的な模擬配線パターンを異なるプロセス条件でそれぞれ形成し、これらの模擬配線パターンを評価することにより最適なプロセス条件を検出している。

また、複数のテストウェハに基準状態を中心とした模擬配線パターンの集合体を異なるプロセス条件でそれぞれ形成し、これらの模擬配線パターンの集合体を評価することにより最適なプロセス条件を検出している。ここで、基準状態を中心とした模擬配線パターン集合体は、表１に示すように２つ或いは３つの状態を有したパラメータを複数組合せて形成されるが、基準状態の出現回数が最も多くなるように形成されるものである。なお、表１においては、「第１層配線形成幅」では「０．３μｍ」、「第１層配線形成長さ」では「２０μｍ」、「第２層配線形成幅」では「０．３μｍ」、「第２層配線形成長さ」では「２０μｍ」、「ビアホール形成位置」では「中央部」、「ビアホールミスアライメント」では「０」が基準状態である。

特開２００１−４４２８５号公報

しかしながら、上記のような手法で検出した最適なプロセス条件により実際の半導体集積回路を形成した場合であっても、歩留まりが有効に向上しないという問題がある。これは、実際製品化される半導体集積回路においては様々な形状の配線パターンが存在しているため、検出されたプロセス条件が一部の配線パターンには適合したとしても他の配線パターンには適合しないからであると考えられる。ここで、半導体集積回路に使用される全ての配線パターンを模擬した模擬配線パターンの集合体を形成することも考えられるが、全ての配線パターンを模擬した模擬配線パターンの集合体を形成すると、膨大な数となり、非現実的である。

本発明は、上記課題を解決するためになされたものである。即ち、本発明は、少ない模擬回路パターンで多数の模擬回路パターンの評価を行うことができる模擬回路パターン評価方法、テスト基板、及びテスト基板群を提供することを目的とする。また、半導体集積回路の歩留まりを向上させることができる半導体集積回路の製造方法を提供することを目的とする。

本発明の一の態様によれば、それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで各状態が互いに同数出現するように組合せて、半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を設計する設計工程と、基板に前記模擬回路パターンの集合体を形成する形成工程と、形成された前記模擬回路パターンの集合体を評価する評価工程と、を具備することを特徴とする模擬回路パターン評価方法が提供される。

本発明の他の態様によれば、それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで各状態が互いに同数出現するように組合せて、半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を設計する設計工程と、複数の基板に前記模擬回路パターンの集合体を前記基板毎に互いに異なるプロセス条件でそれぞれ形成する形成工程と、形成された前記模擬回路パターンの集合体を前記基板毎に評価し、前記模擬回路パターンの集合体に適合したプロセス条件を検出する検出工程と、検出された前記プロセス条件により前記回路パターンを形成する形成工程と、を具備することを特徴とする半導体集積回路の製造方法が提供される。

本発明の他の態様によれば、それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで前記各状態が互いに同数出現するように組合せて形成され、かつ半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を備えたことを特徴とするテスト基板が提供される。

本発明の他の態様によれば、複数の上記テスト基板から構成され、前記模擬回路パターンの集合体が前記テスト基板毎に互いに異なるプロセスで形成されていることを特徴とするテスト基板群が提供される。

模擬回路パターン評価方法、テスト基板、及びテスト基板群によれば、少ない模擬回路パターンで多数の模擬回路パターンの評価を行うことができる。本発明の半導体集積回路の製造方法によれば、半導体集積回路の歩留まりを向上させることができる。

（第１の実施の形態）
以下、第１の実施の形態について説明する。図１は本実施の形態に係る半導体集積回路の配線形成プロセスの流れを示したフローチャートである。

まず、半導体集積回路の配線パターンを模擬した模擬配線パターンの集合体（以下、「模擬配線パターン集合体」という。）を設計する（ステップ１）。

模擬配線パターン集合体は、配線形成プロセスにおける幾何学構造を規定する複数のパラメータを組合せることにより設計される。表２は複数のパラメータを組み合わせたものを表したものである。

表２に示されるように本実施の形態では、８つのパラメータを使用して模擬配線パターンＮｏ１〜Ｎｏ１８から構成される模擬配線パターン集合体を形成する。パラメータとしては、「第１層配線形成幅」、「第１層配線形成長さ」、「第２層配線形成幅」、「第２層配線形成長さ」、「ビアホール形成位置」、「ダミー配線群形成位置」、「第３層配線群形成長さ」、及び「ダミービアホール有無」が用いられている。

「第１層配線形成幅」及び「第２層配線形成幅」は、第１層配線及び第２層配線の形成幅をそれぞれ表すのものであり、「第１層配線形成長さ」及び「第２層配線形成長さ」は、第１層配線及び第２層配線の形成長さをそれぞれ表すものである。なお、第２層配線は、第１層配線の上方に位置するように設計されている。

「ビアホール形成位置」は、第１層配線と第２層配線とを接続するビアホールの形成位置を表すものであり、「ダミー配線群形成位置」は、第１層ダミー配線群及び第２層ダミー配線群の形成位置を表すものである。第１層ダミー配線群は第１層配線に沿って形成される第１層ダミー配線の集合体であり、第２層ダミー配線群は第２層配線に沿って形成される第２層ダミー配線の集合体である。第１層ダミー配線群は第１層配線と同じ高さに形成され、第２層ダミー配線群は第２層配線と同じ高さに形成されるように設計されている。なお、第１層ダミー配線群と第２層ダミー配線群とは、互いに重なるように設計されている。

「第３層配線群形成長さ」は、第３層配線の集合体であり、かつ正方形状に形成される第３層配線群の一辺の長さを表すものであり、「ダミービアホール有無」は、第１層ダミー配線と第２層ダミー配線とを接続するダミービアホールが存在するか否かを表すものである。第３層配線群は、第２層配線の上方に位置するように設計されている。

各パラメータは、少なくとも２つの状態を有している。「第１層配線形成幅」及び「第２層配線形成幅」は、それぞれ「０．３μｍ」，「１．０μｍ」，「５．０μｍ」の３つの状態を有しており、「第１層配線形成長さ」及び「第２層配線形成長さ」は、それぞれ「２０μｍ」，「１００μｍ」，「２００μｍ」の３つの状態を有している。

「ビアホール形成位置」は、ビアホールを第１層配線の中心部に、かつ第２層配線の中心部に形成することを表す「中心部・中心部」，ビアホールを第１層配線の側部に、かつ第２層配線の中心部に形成することを表す「側部・中心部」，ビアホールを第１層配線の側部に、かつ第２層配線の側部に形成することを表す「側部・側部」の３つの状態を有している。

「ダミー配線群形成位置」は、第１層ダミー配線群を第１層配線の両側に形成し、かつ第２層ダミー配線を第２層配線の両側に形成することを表す「両側・両側」，第１層ダミー配線群を第１層配線の両側に形成し、かつ第２層ダミー配線群を第２層配線の片側に形成することを表す「両側・片側」，第１層ダミー配線群を第１層配線の片側に形成し、第２層ダミー配線群を第２層配線の片側に形成することを表す「片側・片側」の３つの状態を有している。

「第３層配線群形成長さ」は、「１０μｍ」，「５０μｍ」，「１００μｍ」の３つの状態を有している。「ダミービアホール有無」は、ダミービアホールを形成することを表す「有」，ダミーホールが形成しないことを表す「無」の２つの状態を有している。

各パラメータにおいて各状態は互いに同数出現している。例えば、「第１層配線形成幅」においては、「０．３μｍ」，「１．０μｍ」，「５．０μｍ」という状態がそれぞれ６つずつ出現しており、「第１層配線形成長さ」においては、「２０μｍ」，「１００μｍ」，「２００μｍ」という状態がそれぞれ６つずつ出現している。その他、「第２層配線形成幅」、「第２層配線形成長さ」、「ビアホール形成位置」、「ダミー配線群形成位置」、「第３層配線群形成長さ」、及び「ダミービアホール有無」もそれぞれ同様となっている。なお、「ダミービアホール有無」の場合には、「有」，「無」という状態がそれぞれ９つずつ出現している。

次に、設計された模擬配線パターン集合体をテストウェハ（テスト基板）上に形成する（ステップ２）。図２は本実施の形態に係る模擬配線パターン形成プロセスの流れを示したフローチャートであり、図３〜図８は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図であり、図９は本実施の形態に係る模擬配線パターンＮｏ１〜Ｎｏ１８の模式的な平面図である。

模擬配線パターン集合体を形成する際には、複数枚のテストウェハ（テスト基板群）を用意しておき、テストウェハ毎にプロセス条件を異ならせてそれぞれのテストウェハに模擬配線パターン集合体を形成する。なお、１枚のテストウェハには４０個のチップが形成され、１個のチップには８０個の模擬配線パターン集合体が形成される。

図３（ａ）に示されるように、テストウェハＷ上に、例えば化学気相成長法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）或いは塗布法により第１層層間絶縁膜１を形成する（ステップ２０１）。第１層層間絶縁膜１は、例えば低誘電率絶縁物から構成されている。このような低誘電率絶縁物としては、例えば、ＳｉＯＣ、ＳｉＯＦ、多孔質シリカ、或いはＰＡＥ（ｐｏｌｙａｒｙｌｅｔｈｅｒ）等が挙げられる。

第１層層間絶縁膜１を形成した後、図３（ｂ）に示されるように、フォトリソグラフィ技術により第１層層間絶縁膜１に配線溝１ａ、ダミー配線溝群１ｂ、引出線溝１ｃ、及び電極パッド溝１ｄを形成する（ステップ２０２）。配線溝１ａ等を形成するには、まず、テストウェハＷを回転させながら第１層層間絶縁膜１上に化学増幅型のフォトレジストを塗布する。フォトレジストを塗布した後、所定のパターンが形成されたマスクを使用して、ｉ線のような紫外線或いはＫｒＦ及びＡｒＦのような遠紫外線で露光する。その後、現像液により現像して、第１層層間絶縁膜１上にレジストパターンを形成する。第１層層間絶縁膜１上にレジストパターンを形成した後、レジストパターンをマスクとして、ＣＦ_４或いはＣＨＦ_３のようなＣＦ系のガスにより第１層層間絶縁膜１をドライエッチングし、第１層層間絶縁膜１に配線溝１ａ等を形成する。第１層層間絶縁膜１に配線溝１ａ等を形成した後、アッシングによりレジストパターンを取り除く。

配線溝１ａと電極パッド溝１ｄは、引出線溝１ｃを介して繋がるように形成される。このプロセスにより、模擬配線パターンＮｏ６では、幅が約５．０μｍ及び長さが約２００μｍの配線溝１ａが形成され、配線溝１ａの両側にダミー配線溝群１ｂが形成される。

第１層層間絶縁膜１に配線溝１ａ等を形成した後、第１層層間絶縁膜１上に、例えばスパッタリング或いはＣＶＤにより第１層層間絶縁膜１への金属の拡散を抑制するためのバリアメタル膜（図示せず）を形成する。バリアメタル膜は、導電性材料から構成されている。このような導電性材料は、後述する第１層配線２ａ等を構成している金属より拡散係数が小さい金属或いは金属窒化物等から構成されている。このような金属としては例えばＴａ、Ｔｉ等が挙げられ、また金属窒化物としては例えばＴｉＮ、ＴａＮ、ＴｉＳｉＮ、或いはＷＮ等が挙げられる。なお、これらの物質を積層したものからバリアメタル膜を形成してもよい。

第１層層間絶縁膜１上にバリアメタル膜を形成した後、バリアメタル膜上に、例えばスパッタリングにより電解メッキ時に電流を流すためのシード膜（図示せず）を形成する。シード膜は、金属から構成されている。金属としては、例えば、Ｃｕ等が挙げられる。

バリアメタル膜上にシード膜を形成した後、図４（ａ）に示されるように、テストウェハＷ上にめっき液を供給して、シード膜上に電解めっき法によりめっき膜２を形成する（ステップ２０３）。ここで、シード膜は配線溝１ａ等内にも形成されているので、めっき膜２は配線溝１ａ等内にも形成される。めっき膜２は、金属から構成されている。金属としては、Ｃｕ等が挙げられる。なお、無電解めっき法によりめっき膜２を形成してもよい。

めっき膜２を形成した後、図４（ｂ）に示されるように、例えば化学的機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）により第１層層間絶縁膜１上に存在する余分なめっき膜２及びバリアメタル膜を除去して、第１層配線２ａ、第１層ダミー配線群２ｂ、第１層引出線２ｃ、第１層電極パッド２ｄ等を形成する（ステップ２０４）。具体的には、テストウェハＷを研磨パッド（図示せず）に接触させた状態で、テストウェハＷ及び研磨パッドを回転させるとともにテストウェハＷ上にスラリ（図示せず）を供給して、めっき膜２及びバリアメタル膜を研磨する。

このプロセスにより、模擬配線パターンＮｏ６では、幅が約５．０μｍ及び長さが約２００μｍの第１層配線２ａが形成されるとともに、第１層配線２ａの両側に第１層ダミー配線群２ｂが形成される。なお、ＣＭＰで研磨する場合に限らず、その他の手法で研磨してもよい。その他の手法としては、例えば電解研磨が挙げられる。

めっき膜２等を除去して、第１層配線２ａ等を形成した後、図５（ａ）に示されるように、第１層層間絶縁膜１上に、例えば化学気相成長法或いは塗布法により第２層層間絶縁膜３を形成する（ステップ２０５）。

第２層層間絶縁膜３を形成した後、図５（ｂ）に示されるように、フォトリソグラフィ技術により第２層層間絶縁膜３に配線溝３ａ、ダミー配線溝群３ｂ、引出線溝３ｃ、電極パッド溝３ｄ，３ｅ、ビアホール３ｆ、ダミービアホール３ｇ、及びコンタクトホール３ｈを形成する（ステップ２０６）。

配線溝３ａと電極パッド溝３ｅは、引出線溝３ｃを介して繋がるように形成される。配線溝３ａは第１層配線２ａに対して立体的に交差するように形成され、ダミー配線溝群３ｂは第１層ダミー配線群２ｂに重なるように形成される。コンタクトホール３ｈは、第１層電極パッド２ｄと後述する第２層電極パッド４ｄとを接続するためのものである。

このプロセスにより、模擬配線パターンＮｏ６では、幅が約０．３μｍ及び長さが約２０μｍの配線溝３ａが形成されるとともに、配線溝３ａの片側にダミー配線溝群３ｂが形成される。また、第１層配線２ａの側部に、かつ配線溝３ａの中央部にビアホール３ｆが形成されるとともに、ダミービアホール３ｇが形成される。

第２層層間絶縁膜３に配線溝３ａ等を形成した後、第２層層間絶縁膜３上に、例えばスパッタリング或いはＣＶＤにより第２層層間絶縁膜３への金属の拡散を抑制するためのバリアメタル膜（図示せず）を形成する。

第２層層間絶縁膜３上にバリアメタル膜を形成した後、バリアメタル膜上に、例えばスパッタリングにより電解メッキ時に電流を流すためのシード膜（図示せず）を形成する。バリアメタル膜上にシード膜を形成した後、図６（ａ）に示されるように、テストウェハＷ上にめっき液を供給して、シード膜上に電解めっき法によりめっき膜４を形成する（ステップ２０７）。ここで、シード膜は配線溝３ａ等内にも形成されているので、めっき膜４は配線溝３ａ等内にも形成される。

めっき膜４を形成した後、図６（ｂ）に示されるように、例えば化学的機械的研磨により研磨して、第２層層間絶縁膜３上に存在する余分なめっき膜４及びバリアメタル膜を除去して、第２層配線４ａ、第２層ダミー配線群４ｂ、第２層引出線４ｃ、第２層電極パッド４ｄ，４ｅ等を形成する（ステップ２０８）。

このプロセスにより、模擬配線パターンＮｏ６では、幅が約０．３μｍ及び長さが約２０μｍの第２層配線４ａが形成されるとともに、第２層配線４ａの片側に第２層ダミー配線群４ｂが形成される。

第２層配線４ａ等を形成した後、図７（ａ）に示されるように、第２層層間絶縁膜３上に、例えば化学気相成長法或いは塗布法により第３層層間絶縁膜５を形成する（ステップ２０９）。

第３層層間絶縁膜５を形成した後、図７（ｂ）に示されるように、フォトリソグラフィ技術により第３層層間絶縁膜５に配線溝群５ａ、電極パッド溝５ｂ，５ｃ、及びコンタクトホール５ｄ，５ｅを形成する（ステップ２１０）。

配線溝群５ａは、第１層配線２ａと第２層配線４ａの立体的に交差している箇所の真上に、かつ全体として正方形状となるように形成される。コンタクトホール５ｄは、第２層電極パッド４ｄと後述する第３層電極パッド６ｂとを接続するためのものであり、コンタクトホール５ｅは、第２層電極パッド４ｅと後述する第３層電極パッド６ｃとを接続するためのものである。このプロセスにより、模擬配線パターンＮｏ６では、一辺の長さが５０μｍとなるような正方形状の配線溝群５ａが形成される。

第３層層間絶縁膜５に配線溝群５ａ等を形成した後、第３層層間絶縁膜５上に、例えばスパッタリング或いはＣＶＤにより第３層層間絶縁膜５への金属の拡散を抑制するためのバリアメタル膜（図示せず）を形成する。

第３層間絶縁膜５上にバリアメタル膜を形成した後、バリアメタル膜上に、例えばスパッタリングにより電解メッキ時に電流を流すためのシード膜（図示せず）を形成する。

バリアメタル膜上にシード膜を形成した後、図８（ａ）に示されるように、テストウェハＷ上にめっき液を供給して、シード膜上に電解めっき法によりめっき膜６を形成する（ステップ２１１）。

めっき膜６を形成した後、図８（ｂ）に示されるように、例えば化学的機械的研磨により研磨して、第３層層間絶縁膜５上に存在する余分なめっき膜６及びバリアメタル膜を除去して、第３層配線群６ａ、第３層電極パッド６ｂ，６ｃ等を形成する（ステップ２１２）。このプロセスにより、模擬配線パターンＮｏ６では、一辺の長さが５０μｍとなるような正方形状の第３層配線群６ａが形成される。形成された模擬配線パターンＮｏ１〜Ｎｏ１８は、図９に示されるような状態となっている。

次に、形成された模擬配線パターン集合体をテストウェハＷ毎に評価して、模擬配線パターンＮｏ１〜Ｎｏ１８の全てに最も適合したプロセス条件を検出する（ステップ３）。具体的には、模擬配線パターンＮｏ１〜Ｎｏ１８の各第３層電極パッド６ｂ，６ｃにプローブ（図示せず）を接触させて、第１層配線２ａ及び第２層配線４ａに電流を流し、そのときのビア抵抗を測定する。そして、測定されたビア抵抗に基づいてテストウェハＷ毎に統計解析して、模擬配線パターンＮｏ１〜Ｎｏ１８の全てに対して最も適合したプロセス条件を検出する。

最後に、検出されたプロセス条件により半導体集積回路の配線パターンを形成する（ステップ４）。これにより図１に示された半導体集積回路の配線形成プロセスが終了する。

本実施の形態によれば、少ない模擬回路パターンで多数の模擬回路パターンの評価を行うことができる。即ち、パラメータを全て組合せると、４３７４個の模擬配線パターンが存在することになる。これに対し、本実施の形態では、各パラメータにおいて各状態を同数出現させ、直交した状態を作り出しているので、模擬配線パターンＮｏ１〜Ｎｏ１８の１８個の模擬配線パターンを形成し、評価するだけで、パラメータを全て組合せることにより得られる模擬配線パターンの評価結果とほぼ同様の評価結果を得ることができる。それ故、少ない模擬配線パターンで多数の模擬配線パターンの評価を行うことができる。

本実施の形態によれば、半導体集積回路の歩留まりを向上させることができる。即ち、上述したように模擬配線パターンＮｏ１〜Ｎｏ１８を評価することにより、パラメータを全て組合せることにより得られる多数の模擬配線パターンの評価結果とほぼ同様の評価結果を得ることができるので、模擬配線パターンＮｏ１〜Ｎｏ１８に適合したプロセス条件は、パラメータを全て組合せることにより得られる多数の模擬配線パターンにも適合する。本実施の形態では、模擬配線パターンＮｏ１〜Ｎｏ１８に適合したプロセス条件により、配線パターンを形成しているので、半導体集積回路の歩留まりを向上させることができる。
（実施例）

以下、実施例について説明する。本実施例では、第１の実施の形態と同様の手法を用いてプロセス条件を検出し、その検出されたプロセス条件により半導体集積回路を製造したときの初期歩留まりを調べた。また、その後同様の手法によりプロセス条件を修正し、その修正されたプロセス条件により半導体集積回路を製造したときの歩留まりも調べた。なお、本実施例と比較するために比較例として、従来の基準状態を中心とした手法を用いてプロセス条件を検出し、その検出されたプロセス条件により半導体集積回路を製造したときの初期歩留まりを調べた。また、その後同様の手法によりプロセス条件を修正し、その修正されたプロセス条件により半導体集積回路を製造したときの歩留まりも調べた。

以下、結果について述べる。図１０は実施例に係る歩留まりと時間の関係を表したグラフである。図１０に示されるように、本実施例における初期歩留まりは、比較例における初期歩留まりよりも高かった。この結果から、本実施例の手法により検出されたプロセス条件が様々な形状の回路パターンに適合していることが確認された。また、本実施例における歩留まりの向上率も比較例における歩留まり向上率よりも高かった。この結果から、本実施例の手法はプロセス条件を修正する場合にも有効であることが確認された。
（第２の実施の形態）

以下、第２の実施の形態について説明する。本実施の形態では、上記第１の実施の形態で説明したプロセス条件検出方法をトランジスタ形成プロセスに適用した例について説明する。

まず、半導体集積回路のトランジスタパターンを模擬した模擬トランジスタパターンの集合体（以下、「模擬トランジスタパターン集合体」という。）を設計する。各模擬トランジスタパターンは、トランジスタ形成プロセスにおける幾何学構造を規定する複数のパラメータを組合せることにより設計される。表３は複数のパラメータを組み合わせたものを表したものである。

表３に示されるように本実施の形態では、８つのパラメータを使用して模擬トランジスタパターンＮｏ１〜Ｎｏ１８から構成される模擬トランジスタパターン集合体を形成する。パラメータとしては、「アクティブエリアダミー密度（ＡＡダミー密度）」、「アクティブエリアダミーサイズ（ＡＡダミーサイズ）」、「アクティブエリアダミー形状（ＡＡダミー形状）」、「ゲート電極形成幅」、「ゲート電極形成長さ」、「コンタクトホール直径」、「ミスアライメント程度」、及び「シャロートレンチアイソレーション形成幅（ＳＴＩ形成幅）」が用いられている。

各パラメータは、少なくとも２つの状態を有している。「アクティブエリアダミー密度」は「４０％」，「８０％」の２つの状態を有しており、「アクティブエリアダミーサイズ」は「１．０μｍ」，「２．０μｍ」，「５．０μｍ」の３つの状態を有している。「アクティブエリアダミー形状」は「島状」，「Ｔ字状」，「Ｌ字状」の３つの状態を有している。

「ゲート電極形成幅」は「０．１２μｍ」，「０．１５μｍ」，「０．２０μｍ」の３つの状態を有しており、「ゲート電極形成長さ」は「０．３μｍ」，「０．５μｍ」，「１．０μｍ」の３つの状態を有している。

「コンタクトホール直径」は「０．１０μｍ」，「０．１１μｍ」，「０．１２μｍ」の３つの状態を有しており、「ミスアライメント程度」は「大」，「中」，「小」の３つの状態を有している。「シャロートレンチアイソレーション形成幅」は「０．１μｍ」，「０．２μｍ」，「０．３μｍ」の３つの状態を有している。

各パラメータにおいて各状態は同数出現している。例えば、「アクティブエリアダミー密度」においては、「４０％」，「８０％」という状態がそれぞれ９つずつ出現しており、「アクティブエリアダミーサイズ」においては、「１．０μｍ」，「２．０μｍ」，「５．０μｍ」という状態がそれぞれ６つずつ出現している。その他、「アクティブエリアダミー形状」、「ゲート電極形成幅」、「ゲート電極形成長さ」、「コンタクトホール直径」、「ミスアライメント程度」、及び「シャロートレンチアイソレーション形成幅」もそれぞれ同様となっている。

次に、設計された模擬トランジスタパターン集合体をテストウェハ上に形成する。このような模擬トランジスタパターン集合体を形成する際には、複数枚のテストウェハを用意しておき、テストウェハ毎にプロセス条件を異ならせてそれぞれのテストウェハに模擬トランジスタパターン集合体を形成する。

その後、形成された模擬トランジスタパターン集合体をテストウェハ毎に評価して、模擬トランジスタパターンＮｏ１〜Ｎｏ１８の全てに最も適合したプロセス条件を検出する。最後に、検出されたプロセス条件により半導体集積回路のトランジスタパターンを形成する。
（第３の実施の形態）

以下、第３の実施の形態について説明する。本実施の形態では、各パラメータにおいて所定のプロセス条件に適合していない状態をそれぞれ検出し、それらの適合していない状態が出現しないような配線パターンを形成する例について説明する。

まず、上記第１の実施の形態と同様の模擬配線パターン集合体を設計する。次に、設計された模擬配線パターン集合体をテストウェハＷ上に形成する。ここで、本実施の形態では、所定のプロセス条件で１枚のテストウェハＷに模擬配線パターン集合体を形成する。

その後、形成された模擬配線パターン集合体を模擬配線パターン毎に評価して、各パラメータにおいて適合していない状態をそれぞれ検出する。具体的には、第１の実施の形態と同様に模擬配線パターンＮｏ１〜Ｎｏ１８の各第３層電極パッド６ｂ，６ｃにプローブ（図示せず）を接触させて、第１層配線２ａ及び第２層配線４ａに電流を流し、そのときのビア抵抗を測定する。そして、測定されたビア抵抗に基づいて模擬配線パターン毎に統計解析して、各パラメータにおいて所定のプロセス条件に適合していない状態をそれぞれ検出する。

最後に、検出された所定のプロセス条件に適合していない状態が出現しないような配線パターンを設計し、設計された配線パターンを所定のプロセス条件で形成する。

なお、本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、上記第１の実施の形態では本発明のプロセス条件検出方法を配線形成プロセスに適用し、上記第２の実施の形態では本発明のプロセス条件検出方法をトランジスタ形成プロセスに適用しているが、半導体集積回路の製造プロセスであれば、その他のプロセスに適用してもよい。

上記第１の実施の形態では８つのパラメータを用いて模擬配線パターンを設計し、第２の実施の形態では８つのパラメータを用いて模擬トランジスタパターンを設計しているが、パラメータ数は８つに限定されない。

上記第１及び第３の実施の形態では模擬配線パターン集合体を１８個の模擬配線パターンから構成し、第２の実施の形態では模擬トランジスタパターン集合体を１８個の模擬トランジスタパターンから構成しているが、パターン数は１８個に限定されない。

図１は第１の実施の形態に係る半導体集積回路の配線形成プロセスの流れを示したフローチャートである。図２は第１の実施の形態に係る模擬配線パターン形成プロセスの流れを示したフローチャートである。図３（ａ）及び図３（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図４（ａ）及び図４（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図５（ａ）及び図５（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図６（ａ）及び図６（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図７（ａ）及び図７（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図８（ａ）及び図８（ｂ）は本実施の形態に係る模擬配線パターンＮｏ６を形成しているときの状態を表した模式的なプロセス図である。図９は本実施の形態に係る模擬配線パターンＮｏ１〜Ｎｏ１８の模式的な平面図である。図１０は実施例に係る歩留まりと時間の関係を表したグラフである。

符号の説明

Ｗ…テストウェハ、２ａ…第１層配線、２ｂ…第１層ダミー配線群、３ｆ…ビアホール、３ｇ…ダミービアホール、４ａ…第２層配線、４ｂ…第２層ダミー配線群、６ａ…第３層配線群。

Claims

それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで各状態が互いに同数出現するように組合せて、半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を設計する設計工程と、
基板に前記模擬回路パターンの集合体を形成する形成工程と、
形成された前記模擬回路パターンの集合体を評価する評価工程と、
を具備することを特徴とする模擬回路パターン評価方法。
前記形成工程は複数の前記基板に前記模擬回路パターンの集合体を前記基板毎に互いに異なるプロセス条件でそれぞれ形成する工程であり、前記評価工程は前記模擬回路パターンの集合体を前記基板毎に評価する工程であることを特徴とする請求項１記載の模擬回路パターン評価方法。
前記形成工程は前記基板に前記模擬回路パターンの集合体を所定のプロセス条件で形成する工程であり、前記評価工程は半導体集積回路の回路パターンの前記所定のプロセス条件に対する適合性を、前記模擬回路パターンの集合体に基づき評価する工程であることを特徴とする請求項１記載の模擬回路パターン評価方法。
前記幾何学構造規定パラメータは、配線形成幅、配線形成長さ、ビアホール形成位置及び配線群形成長さの少なくともいずれかをさらに含むことを特徴とする請求項１乃至３のいずれか１項に記載の模擬回路パターン評価方法。
それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで各状態が互いに同数出現するように組合せて、半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を設計する設計工程と、
複数の基板に前記模擬回路パターンの集合体を前記基板毎に互いに異なるプロセス条件でそれぞれ形成する形成工程と、
形成された前記模擬回路パターンの集合体を前記基板毎に評価し、前記模擬回路パターンの集合体に適合したプロセス条件を検出する検出工程と、
検出された前記プロセス条件により前記回路パターンを形成する形成工程と、
を具備することを特徴とする半導体集積回路の製造方法。
前記幾何学構造規定パラメータは、配線形成幅、配線形成長さ、ビアホール形成位置及び配線群形成長さの少なくともいずれかをさらに含むことを特徴とする請求項５記載の半導体集積回路の製造方法。
それぞれ少なくとも２つの状態を有し、ダミー配線群形成位置及びダミービアホール有無の少なくともいずれかを含む配線の幾何学構造を規定する複数の幾何学構造規定パラメータを、各幾何学構造規定パラメータで前記各状態が互いに同数出現するように組合せて形成され、かつ半導体集積回路の回路パターンを模擬した模擬回路パターンの集合体を備えたことを特徴とするテスト基板。
前記幾何学構造規定パラメータは、配線形成幅、配線形成長さ、ビアホール形成位置及び配線群形成長さの少なくともいずれかをさらに含むことを特徴とする請求項７記載のテスト基板。
請求項７又は８記載の複数のテスト基板から構成され、前記模擬回路パターンの集合体が前記テスト基板毎に互いに異なるプロセスで形成されていることを特徴とするテスト基板群。