CN105206545A - 一种可选择性配置连接的高密度集成电路测试芯片及其制作方法 - Google Patents

Abstract

本发明公开了一种可选择性配置连接的高密度集成电路测试芯片及其制作方法，该测试芯片包含一待测元件层含有若干个待测试元件、一焊盘层含有若干个用于测试的焊盘、导体连接层LA和LB。待测元件的连接端子经过导体连线被连接到导体连接层LA的可配置通孔连接区域上；焊盘经过导体连线被连接到导体连接层LB的可配置通孔连接区域上；导体连接层LA和LB相邻，可以通过通孔层实现相互的电学连接。用户在可配置通孔连接区域上选择不同的通孔配置并制造这些通孔，实现指定待测元件端子和焊盘之间的电学连接；对某个待测元件的测试仅需选择相应的通孔配置方案并制造通孔即可实现，而不需要重新设计其它连接层的走线，因此节省了连接层掩模。

Description

一种可选择性配置连接的高密度集成电路测试芯片及其制作方法

技术领域

本发明属于微电子测试技术领域，具体涉及一种可选择性配置连接的高密度集成电路测试芯片及其制作方法。

背景技术

随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，则电子器件的特征尺寸越来越小，同时集成电路工艺流程包含着很多复杂的工艺步骤，每一步都有特定的工艺制造偏差，从而导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制程和设计良率改善所必须的数据。

短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。可寻址测试芯片利用译码器和开关选择电路实现了多个测试结构共用焊盘的目的，但是由于要求使用较复杂的辅助电路，对于已成型产品上的元件无法进行测试；而短程测试芯片因其生产周期短、测试灵活、测试精度高而得到广泛的应用。

在传统的短程测试芯片中，各个待测元件的各个端子需要单独的连接到终端焊盘上，因此每个待测元件需要连接两个或多个焊盘，这些待测元件与焊盘有可能放置在同一层上，也可能待测元件的连接端子经过一层接触孔与焊盘层上的焊盘一一对应相连接。

由于短程测试芯片的焊盘尺寸较大，而每个待测元件需要经过较长的布线才能连接多个焊盘，传统测试芯片的平面上须有不少预留空间用于放置待测元件、放置连线等，导致待测元件摆放的面积利用率很低。而为了测量更多的元件，传统上可以设计制造数种短程测试芯片，每种测试芯片上的一组焊盘选择附近不同的待测元件端子相连接；但依照传统的方法，这里每种测试芯片的走线方案之间没有相互参考关系，走线图形之间相互无重复，使得每种测试芯片制造过程中均需要完全不同的多层连接层掩模，因此为了测量更多的元件，总的掩模生产成本也将随元件数目成倍增加。

发明内容

针对现有技术所存在的上述技术问题，本发明提供了一种可选择性配置连接的高密度集成电路测试芯片及其制作方法，可以实现焊盘和测试元件的高密度放置，提高测试芯片面积利用率。

一种可选择性配置连接的高密度集成电路测试芯片，自下而上包括：待测元件层、导体层LA、导体层LB以及焊盘层；其中：

所述的待测元件层上包含有多个待测元件，所述的待测元件具有若干个连接端子；所述的焊盘层上包含有多个用于测试的焊盘；所述的导体层LA上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述的导体层LB上具有由若干无交集导体岛组成的可配置通孔连接区域RB；

所述待测元件的连接端子通过导体连线与可配置通孔连接区域RA中的导体岛实现电学连接，所述的焊盘通过导体连线与可配置通孔连接区域RB中的导体岛实现电学连接；根据待测元件连接端子与焊盘的目标连接关系，可配置通孔连接区域RA中特定的导体岛通过可配置通孔与可配置通孔连接区域RB中特定的导体岛实现一对一的电学连接。

进一步地，所述的待测元件层、焊盘层、导体层LA和导体层LB相互平行叠放，所述的可配置通孔与待测元件层、焊盘层、导体层LA和导体层LB垂直。

进一步地，所述的可配置通孔连接区域RA和RB中均含有多个候选通孔位置，所述的候选通孔位置分布于导体岛内。

进一步地，根据待测元件连接端子与焊盘的目标连接关系，从可配置通孔连接区域RA和RB中选择特定的候选通孔位置制造通孔用以连接导体层LA和导体层LB，使可配置通孔连接区域RA和RB中特定的导体岛之间实现一对一的相互连接。

进一步地，所述的待测元件层与导体层LA合并为同一层，即待测元件层上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述待测元件的连接端子通过导体连线与同层可配置通孔连接区域RA中的导体岛实现电学连接。

进一步地，所述的焊盘层与导体层LB合并为同一层，即焊盘层上具有由若干无交集导体岛组成的可配置通孔连接区域RB，所述的焊盘通过导体连线与同层可配置通孔连接区域RB中的导体岛实现电学连接。

上述高密度集成电路测试芯片的制造方法，包括如下步骤：

(1)制造出含有若干待测元件的待测元件层，并为每个待测元件的连接端子制造出导体连线；

(2)制造出含有可配置通孔连接区域RA的导体层LA，且使待测元件连接端子通过导体连线与可配置通孔连接区域RA中对应的导体岛相连接，实现待测元件与导体层LA的连接；

(3)制造可配置通孔层，在该层内制造有垂直方向的可配置通孔，通孔位置处于导体层LA上可配置通孔连接区域RA的导体岛区域内，这些通孔用于后续步骤中和上层导体相连接；

(4)制造出含有可配置通孔连接区域RB的导体层LB；根据待测元件连接端子与焊盘的目标连接关系，使可配置通孔连接区域RB中特定的导体岛通过步骤(3)中的可配置通孔实现与导体层LA上可配置通孔连接区域RA中特定的导体岛一一连接；

(5)制造出含有若干焊盘的焊盘层，为每个焊盘制造出导体连线，并使焊盘通过导体连线与导体层LB上可配置通孔连接区域RB中对应的导体岛相连接。

所述待测元件层上的待测元件放置在用于连接其端子进行测试的焊盘的正下方或正下方附近位置，且每次流片制造后的测量中一个焊盘最多只能连接一个元件连接端子。

所述的待测元件层、导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用光刻工艺方法制造；在制造工艺许可条件下可以采用电子束直写、聚焦离子束沉积或聚焦离子束刻蚀的工艺方法制造。

所述的导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用铜或铝制造而成；在制造工艺许可条件下，各层可以采用不同的导体材料分层或分段制造；所述的通孔和焊盘可采用与其相连接的导体连线相同或者不同的材料制造而成。

按照上述方法制造出测试芯片后可以实现对待测元件中的全部或者一部分元件的测量；对待测元件层中其它的待测元件进行测量时，焊盘层、导体层LA和导体层LB的制造是相同的，区别在于LA和LB之间的可配置通孔的制造会因测试方案不同而有不同。

本发明中的可选择性配置连接的高密度集成电路测试芯片，一方面可以实现焊盘和测试元件的高密度放置，提高测试芯片面积利用率；另一方面在测试芯片设计过程中设计出了可配置通孔连接区域，对各个待测元件进行测试时只需要改变相应的通孔配置方案并制造通孔层即可实现待测元件与焊盘的连接，而不再需要重新设计其它连接层的走线。

在短程测试芯片制造中，按照本发明进行焊盘和测试元件的高密度放置，可从相同面积的测试芯片上获得更多元件的测量信息。在为了测试更多元件而制造数种短程测试芯片时，本发明中可配置通孔层掩模的制造成本要远低于数套完整掩模的制造成本。以上两方面的特点可帮助大幅降低实际测试芯片的生产成本。

附图说明

图1(a)为现有一种集成电路测试芯片的结构示意图。

图1(b)为现有另一种集成电路测试芯片的结构示意图。

图2为本发明可选择性配置连接的高密度集成电路测试芯片第一种实例的结构示意图。

图3为连接端子与焊盘实现一对多连接的示意图。

图4为本发明可选择性配置连接的高密度集成电路测试芯片第二种实例的结构示意图。

图5为本发明可选择性配置连接的高密度集成电路测试芯片第三种实例的结构示意图。

具体实施方式

传统的短程测试芯片如图1所示。图1(a)中，待测元件102和焊盘103分布在同一层101上，待测元件的每个端子通过同层的导体连线104分别连接到附近的焊盘上。一般测试芯片上包含多个待测元件及焊盘，但由于焊盘数量是待测元件数量的几倍，测试芯片上还要留出用于布线的位置，因此能够摆放的待测元件数量有限，且每次更换待测元件进行测量都需要不同的掩模以制造不同的连线。如图1(b)所示，待测元件和焊盘分别分布在不同层上，若干待测元件102分布在待测元件层101上，若干焊盘103分布在焊盘层105上，待测元件的各连接端子通过导体连线104与上层焊盘实现一对一连接。待测元件和焊盘分别分布在不同层的方法提高了测试芯片的面积利用率，但是由于绝大部分的待测元件的连接端子正上方都没有刚好与之对应连接的焊盘，所以除了图1(b)中的垂直方向上的导体连线外，往往还需要很多水平导体连线实现端子和焊盘的连接，因此测试不同批的待测元件，其流片的待测元件层和焊盘层都需要不同的掩模来制造出来，所需掩模成本很高，且由于有大量的水平导体连线存在，需要在待测元件层和焊盘层分别留出部分空白空间进行布线使得测试芯片的面积利用率相对较低。

为了解决传统测试芯片存在的问题，本发明提供一种可选择性配置连接的高密度集成电路测试芯片。为了更清楚地描述本发明的技术方案，下面结合附图和实施例对本发明作进一步的说明，但本发明的保护范围并不限于此。

实施例1

一种可选择性配置连接的高密度集成电路测试芯片，如图2所示，自下而上包括：待测元件层(201)、导体层LA(202)、导体层LB(203)、焊盘层(204)，与连接上述层与层之间的若干通孔(210)和导体连线(209与211)；其中：

待测元件层上包含有多个待测元件205，待测元件具有若干个连接端子；焊盘层上包含有多个用于测试的焊盘206；导体层LA上具有可配置通孔连接区域RA，RA由若干无交集的导体岛207构成；通孔210为可配置通孔；导体层LB上具有可配置通孔连接区域RB，RB由若干无交集的导体岛208构成。

可配置通孔连接区域RA和RB中均含有多个候选通孔位置，它们分布在上述各导体岛内。

值得说明的是导体岛的形状没有具体约束，如图2中所示导体岛207是矩形的，根据具体设计而确定的导体岛的形状也可能是其它规则或不规则的形状。

待测元件层、焊盘层、导体层LA和导体层LB相互平行叠放，可配置通孔与待测元件层、焊盘层、导体层LA和导体层LB垂直。

待测元件层上的待测元件放置在用于连接其端子进行测试的焊盘的正下方或正下方附近位置。

为更清晰地描述测试芯片的连接关系，图2所示了两个待测元件的连接示意图。

在本实施例中待测元件为MOS晶体管，每个MOS管具有四个连接端子。MOS管的每个连接端子各通过一根垂直方向上的导体连线连接到导体层LA上可配置通孔区域RA的导体岛上，且每个连接端子与导体岛存在一对一的电学连接；焊盘层中的每个焊盘也各通过一根垂直方向上的导体连线连接到导体层LB上可配置通孔区域RB的导体岛上，且每个焊盘与导体岛存在一对一的电学连接；根据所要求的待测元件端子和焊盘的连接关系目标，从导体层LA和LB的可配置通孔连接区域的候选通孔位置中选择某些位置制造通孔，在制造这些通孔后，RA和RB中的特定导体岛之间可以实现一对一的相互连接。上述连接实现了待测元件层上的某一连接端子可依次通过可配置通孔连接区域RA、经选择配置制造的通孔到达可配置通孔连接区域RB，从而与焊盘层上的某一焊盘实现相互的电学连接以进行测试。

由于实际集成电路芯片中包含很多错综复杂的层，在一些实施例中，待测元件会经过待测元件层上方的一个或多个导体层后实现与导体层LA上导体岛之间的连接，同理，在导体层LA与导体层LB之间、导体层LB与焊盘层之间也可能经过一个或多个导体层后实现彼此间的连接。

由于实际集成电路芯片中包含很多错综复杂连线关系，在一些实施例中，待测元件的各个连接端子或焊盘不一定能垂直连接到其相应的可配置通孔区域的导体岛内，所以有些连接端子或焊盘需要在待测元件层或焊盘层上先制造出一段水平方向上的导体连线后再通过垂直方向上的导体连线实现与相应的导体岛的连接。

由于测试需要，在一些实施例中，待测元件的某一个端子可以实现与多个焊盘连接。如图3所示，待测元件1(DUT1)的一个连接端子与导体层LA上的某个导体岛实现连接后，再从此导体岛内选择两个通孔位置并制造两个通孔分别连接到导体层LB上的两个导体岛上，焊盘层上的两个焊盘分别通过两个导体连线与导体层LB上的这两个导体岛连接，从而实现了MOS管的一个端子与两个焊盘的连接；待测元件2(DUT2)的一个连接端子与导体层LA上的某个导体岛实现连接后，再从此导体岛内选择一个通孔位置并制造出通孔连接到导体层LB上的某个导体岛上，焊盘层上的两个焊盘分别通过两个导体连线与导体层LB上的这个导体岛连接，从而实现了MOS管的一个端子与两个焊盘的连接。同理，待测元件的每个端子都可以通过这两种方法与两个或多个焊盘连接。

实施例2

根据实施例1中的可选择性配置连接的高密度集成电路测试芯片，其焊盘层与导体层LB合并为同一层，焊盘层具有由若干无交集导体岛组成的可配置通孔连接区域RB，如图4所示，在本例中某些焊盘本身构成导体岛。该测试芯片自下而上包括：待测元件层(401)、导体层LA(402)、焊盘层(403)，芯片另包括连接上述层与层之间的若干通孔(407)和导体连线(406)；其中：

待测元件层上包含有多个待测元件404，待测元件具有若干个连接端子；焊盘层上包含有多个用于测试的焊盘405；通孔407为可配置通孔；导体层LA上具有可配置通孔连接区域RA，RA由若干无交集的导体岛408构成。

可配置通孔连接区域RA和RB中均含有多个候选通孔位置，它们分布在上述各导体岛内。

待测元件层、焊盘层、导体层LA相互平行叠放，可配置通孔与待测元件层、焊盘层、导体层LA垂直。

待测元件层上的待测元件放置在用于连接其端子进行测试的焊盘的正下方或正下方附近位置。

为更清晰地描述测试芯片的连接关系，图4所示了一个待测元件的连接示意图。

在本实施例中待测元件为MOS晶体管，每个MOS管具有四个连接端子。MOS管(DUT1)的四个连接端子各通过一根垂直方向上的导体连线连接到导体层LA上可配置通孔区域RA的四个导体岛上，且每个连接端子与导体岛是一一对应连接的；根据所要求的待测元件端子和焊盘的连接关系目标，在导体层LA上的四个导体岛内的候选通孔位置中各选择一个合适的位置制造出四个通孔(如图4中的左边四个通孔)连接到焊盘层内的可配置通孔连接区域RB的四个导体岛上，且LA上的导体岛与焊盘层上的导体岛是一一对应连接的。在本例中，RB内的某些导体岛就是焊盘本身，上述连接实现了待测元件层上的某一连接端子依次通过可配置通孔连接区域RA、经选择配置制造的通孔到达可配置通孔连接区域RB，从而与焊盘层上的某一焊盘实现相互的电学连接以进行测试。

该测试芯片在更换一次导体层LA与焊盘层的通孔配置后，可以使排布密集的待测元件与远处焊盘相连接实现测试。如图4所示，以DUT1为例，将左边四个通孔配置更换为右边的四个通孔配置，则DUT1可以与较远的焊盘实现一对一连接。

同实施例1类似，由于实际集成电路芯片中包含很多错综复杂的层，在一些实施例中，待测元件会经过待测元件层上方的一个或多个导体层后实现与导体层LA上导体岛之间的连接。

由于测试需要，在一些实施例中，待测元件的某一个端子可以实现与多个焊盘连接。以待测元件的一个连接端子为例：该连接端子经过一根垂直的导体连线连接到导体层LA上的某一个导体岛内，在该导体岛内的若干个候选可配置通孔位置制造两个或多个通孔，可将该连接端子同时连接到焊盘层上的两个或多个焊盘上。

实施例3

根据实施例1中的可选择性配置连接的高密度集成电路测试芯片，其待测元件层与导体层LA合并为同一层，待测元件层具有由若干无交集导体岛组成的可配置通孔连接区域RA，如图5所示，在本例中某些待测元件连接端子所连接的导体本身构成导体岛。该测试芯片自下而上包括：待测元件层(501)、导体层LB(502)、焊盘层(503)，芯片另包括连接上述层与层之间的若干通孔(506)和导体连线(507)；其中：

待测元件层上包含有多个待测元件504，待测元件具有若干个连接端子；焊盘层上包含有多个用于测试的焊盘505；通孔506为可配置通孔；导体层LB上具有可配置通孔连接区域RB，RB由若干无交集的导体岛508构成。

可配置通孔连接区域RA和RB中均含有多个候选通孔位置，它们分布在上述各导体岛内。

待测元件层、焊盘层、导体层LB相互平行叠放，可配置通孔与待测元件层、焊盘层、导体层LB垂直。

待测元件层上的待测元件放置在用于连接其端子进行测试的焊盘的正下方或正下方附近位置。

为更清晰地描述测试芯片的连接关系，图5所示了两个待测元件的连接示意图。

在本实施例中待测元件为MOS晶体管，每个MOS管具有四个连接端子。在本例中，RA内的某些导体岛就是元件连接端子直接连接的导体本身；根据所要求的待测元件端子和焊盘的连接关系目标，在RA中的四个导体岛内的候选通孔位置中各选择一个合适的位置制造出四个通孔，用于连接到导体层LB上可配置通孔区域RB的四个导体岛上，且每个连接端子与导体岛是一一对应连接的；焊盘层上的四个焊盘各通过一个垂直方向上的导体连线一一对应地连接到上述可配置通孔区域RB的四个导体岛上。上述连接实现了待测元件层上的某一连接端子依次通过可配置通孔连接区域RA、经选择配置制造的通孔到达可配置通孔连接区域RB，从而与焊盘层上的某一焊盘实现相互的电学连接以进行测试。

该测试芯片在更换一次待测元件层与导体层LB的通孔配置后，可以实现两个待测元件共用相同的焊盘进行测试。如图5所示，DUT2可以通过不同的通孔配置使用上次流片时DUT1所用的那四个焊盘进行连接测试。

同实施例1类似，由于实际集成电路芯片中包含很多错综复杂的层，在一些实施例中，导体层LB与焊盘层之间可能存在一个或多个导体层以实现彼此间的连接。

由于测试需要，在一些实施例中，待测元件的某一个端子可以实现与多个焊盘连接。以一个待测元件的一个连接端子为例：如该连接端子能和同层内多个候选可配置通孔位置有连接关系，在这些位置上制造两个或多个通孔，如能分别连接到导体层LB上RB中的若干个导体岛内，则可实现该连接端子到焊盘层上的两个或多个焊盘的同时连接。

实施例4

针对此发明公开的一种可选择性配置连接的高密度集成电路测试芯片，本实施例提供制造此高密度集成电路测试芯片的方法，以图2中的测试芯片为例，该制造方法包含以下步骤：

(1)使用光刻工艺制造出含有若干MOS管的待测元件层，并使用光刻工艺制造为若干个MOS管的连接端子制造出导体连线；

(2)使用光刻工艺制造出含有若干无交集导体岛构成的可配置通孔连接区域RA的导体层LA，且使MOS管的连接端子通过步骤(1)制造出来的导体连线与可配置通孔连接区域RA中对应的导体岛相连接，实现待测元件端子与导体层LA中某些导体岛的一对一连接；

(3)使用光刻工艺制造出可配置通孔层，在该层内制造有垂直方向的可配置通孔，通孔位置处于导体层LA上可配置通孔连接区域RA的导体岛区域内，这些通孔用于后续步骤中和上层导体相连接；

(4)使用光刻工艺制造出含有可配置通孔连接区域RB的导体层LB，且使可配置通孔连接区域RB中的某些导体岛通过步骤(3)中的可配置通孔实现与导体层LA上可配置通孔连接区域RA中的某些导体岛一一连接；

(5)使用光刻工艺制造出含有若干焊盘的焊盘层，为若干个焊盘制造出导体连线，并使焊盘通过导体连线与导体层LB上可配置通孔连接区域RB中对应的导体岛相连接。

待测元件层、导体连线、导体层LA、可配置通孔层、导体层LB、焊盘层一般采用光刻工艺方法制造，在制造工艺许可条件下可以采用电子束直写、聚焦离子束沉积或聚焦离子束刻蚀的工艺方法制造。在一些情况下如仅有少量导体需要制造，可以不通过光学掩模进行投影光刻，而是采用电子束直写、聚焦离子束沉积或聚焦离子束刻蚀的工艺方法制造。

导体连线、导体层LA、可配置通孔层、导体层LB、焊盘层一般采用铜或铝制造而成，在制造工艺许可条件下可以采用不同的材料分段制造而成。

导体连线、导体层LA、可配置通孔层、导体层LB、焊盘层采用与待测元件连接端子的导体连线相同材料，或者在基于成本、硬度、稳定性而又不影响芯片功能和产品质量的情况下，可以使用不同的材料制造而成。

由于集成电路测试芯片中往往存在数千或数万个待测元件，一次流片制造出来的测试芯片不一定可以把待测层中的所有待测元件测量完，所以一般会将待测元件分成几组，分组制造测试芯片然后进行测试。使用本发明所提供的可选择性配置连接的高密度集成电路测试芯片，在每次流片制造过程中，焊盘层、导体层LA和导体层LB的制造是相同的，只需要根据测试方案调整导体层LA和LB之间的可配置通孔的制造方案即可。相对于现有技术的方法，一方面本发明中不需要重新设计其它版图层的走线，因此节省了设计时间和各层掩模的制造成本；另一方面根据本发明可实现测试元件和焊盘的高密度放置，提高了测试芯片的面积利用率。

Claims (9)

1.一种可选择性配置连接的高密度集成电路测试芯片，其特征在于：该测试芯片自下而上包括待测元件层、导体层LA、导体层LB以及焊盘层；其中：

所述的待测元件层上包含有多个待测元件，所述的待测元件具有若干个连接端子；所述的焊盘层上包含有多个用于测试的焊盘；所述的导体层LA上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述的导体层LB上具有由若干无交集导体岛组成的可配置通孔连接区域RB；

所述待测元件的连接端子通过导体连线与可配置通孔连接区域RA中的导体岛实现电学连接，所述的焊盘通过导体连线与可配置通孔连接区域RB中的导体岛实现电学连接；根据待测元件连接端子与焊盘的目标连接关系，可配置通孔连接区域RA中特定的导体岛通过可配置通孔与可配置通孔连接区域RB中特定的导体岛实现一对一的电学连接。

2.根据权利要求1所述的高密度集成电路测试芯片，其特征在于：所述的待测元件层、焊盘层、导体层LA和导体层LB相互平行叠放，所述的可配置通孔与待测元件层、焊盘层、导体层LA和导体层LB垂直。

3.根据权利要求1所述的高密度集成电路测试芯片，其特征在于：所述的可配置通孔连接区域RA和RB中均含有多个候选通孔位置，所述的候选通孔位置分布于导体岛内。

4.根据权利要求1所述的高密度集成电路测试芯片，其特征在于：根据待测元件连接端子与焊盘的目标连接关系，从可配置通孔连接区域RA和RB中选择特定的候选通孔位置制造通孔用以连接导体层LA和导体层LB，使可配置通孔连接区域RA和RB中特定的导体岛之间实现一对一的相互连接。

5.根据权利要求1所述的高密度集成电路测试芯片，其特征在于：所述的待测元件层与导体层LA合并为同一层，即待测元件层上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述待测元件的连接端子通过导体连线与同层可配置通孔连接区域RA中的导体岛实现电学连接。

6.根据权利要求1所述的高密度集成电路测试芯片，其特征在于：所述的焊盘层与导体层LB合并为同一层，即焊盘层上具有由若干无交集导体岛组成的可配置通孔连接区域RB，所述的焊盘通过导体连线与同层可配置通孔连接区域RB中的导体岛实现电学连接。

7.一种如权利要求1所述的高密度集成电路测试芯片的制造方法，包括如下步骤：

(1)制造出含有若干待测元件的待测元件层，并为每个待测元件的连接端子制造出导体连线；

(2)制造出含有可配置通孔连接区域RA的导体层LA，且使待测元件连接端子通过导体连线与可配置通孔连接区域RA中对应的导体岛相连接，实现待测元件与导体层LA的连接；

(3)制造可配置通孔层，在该层内制造有垂直方向的可配置通孔，通孔位置处于导体层LA上可配置通孔连接区域RA的导体岛区域内，这些通孔用于后续步骤中和上层导体相连接；

(4)制造出含有可配置通孔连接区域RB的导体层LB；根据待测元件连接端子与焊盘的目标连接关系，使可配置通孔连接区域RB中特定的导体岛通过步骤(3)中的可配置通孔实现与导体层LA上可配置通孔连接区域RA中特定的导体岛一一连接；

(5)制造出含有若干焊盘的焊盘层，为每个焊盘制造出导体连线，并使焊盘通过导体连线与导体层LB上可配置通孔连接区域RB中对应的导体岛相连接。

8.根据权利要求7所述的制造方法，其特征在于：所述的待测元件层、导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用光刻工艺方法制造；在制造工艺许可条件下可以采用电子束直写、聚焦离子束沉积或聚焦离子束刻蚀的工艺方法制造。

9.根据权利要求7所述的制造方法，其特征在于：所述的导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用铜或铝制造而成；在制造工艺许可条件下，各层可以采用不同的导体材料分层或分段制造；所述的通孔和焊盘可采用与其相连接的导体连线相同或者不同的材料制造而成。