JP2001272435A - 半導体チップの電気特性測定用ソケット、及び半導体装置の電気特性評価方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップの形状で半導体装置の高速信号処理機
能の電気特性測定を行え、且つマトリクス状に電極を狭
ピッチに配列した半導体チップの電気特性測定も行うこ
とができる半導体チップの電気特性測定用ソケットを提
供する。 【解決手段】 半導体チップの電気特性を測定するため
に、該半導体チップを着脱自在に装着する半導体チップ
の電気特性測定用ソケットにおいて、前記半導体チップ
の電極配列と鏡面投影で配列された第１の電極を片面に
形成した多層配線構造のサブストレートを備え、前記サ
ブストレートの前記第１の電極と前記半導体チップの電
極とを、導電シートを介して電気的に接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、個片に切り出した
半導体チップの電気特性の測定を行うことができる半導
体チップの電気特性測定用ソケット、及びこのソケット
を用いて実施する半導体装置の電気特性評価方法に関す
るものである。

【０００２】

【従来の技術】一般に半導体装置の電気特性の評価は、
ウエハ段階で第１次評価が行われ、ウエハから個片（チ
ップ）に切り出されて半導体パッケージに組み立てられ
た後で第２次評価が行われている。

【０００３】近年、半導体装置をチップ形状で電子機器
に組み込む用途が開発され、チップレベルの商品がＫＧ
Ｄ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）として取り扱われ
るようになってきている。このニーズに応えるため、チ
ップ形状でのバーンイン用及びバーンイン後の電気特性
測定用として、チップレベルのテスト・ソケットが開発
されている。

【０００４】図１１は、従来の代表的なチップ・テスト
・ソケットの構造の側面図である。図１２は、図１１の
ソケットに用いる薄膜基板の薄膜配線パターンの平面図
である。これらの図を参照して、従来のチップ・テスト
・ソケットの構造と各部の機能を説明する。

【０００５】このソケットは、ソケットベース１００の
上に薄膜基板押え１０１とチップ押え１０２を一体に組
み立てる構造となっている。ソケットベース１００は、
絶縁体であり、外部電極１０３、弾性体１０４、及び薄
膜基板１０５を内蔵し、外部電極１０３によりテストボ
ード１０６との電気信号の通路を形成している。

【０００６】薄膜基板１０５は、ポリイミドを基板とし
Ｃｕの薄膜配線１０７からなる２層または３層基板であ
り、薄膜配線１０７に薄膜電極１０８と貫通電極１０９
を図１２に示すようなレイアウトで形成している。弾性
体１０４は、薄膜電極１０８と半導体チップ１１０のチ
ップ電極１１１との接触により発生する薄膜基板１０５
の応力の緩衝材である。

【０００７】また、薄膜基板押え１０１は、ソケットベ
ース１００に組み付けられ、薄膜基板１０５を保持しな
がらチップ電極１１１と薄膜電極１０８の位置合わせを
行うためのガイドを形成している。弾性体１１２は、外
部電極１０３と貫通電極１０９の接触により発生する薄
膜基板１０５の応力の緩衝材である。チップ押え１０２
は、チップを矢印Ａの方向に押し、チップ電極１１１と
薄膜電極１０８の接触状態における適度な圧力を形成し
ている。

【０００８】さらに、テストボード１０６のスルーホー
ル加工を容易にするため、図１２の薄膜配線１０７パタ
ーン例に示したように、貫通電極１０９のピッチＰ２を
薄膜電極１０８のピッチＰ１に対して大きく拡大する手
法を用いている。

【０００９】かかるソケット構造では、電気信号は、テ
ストボード１０６→外部電極１０３→貫通電極１０９→
薄膜配線１０７→薄膜電極１０８→チップ電極１１１、
の通路で半導体チップ１１０に到達する。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のチップ・テスト・ソケットでは、次のような問題点
があった。

【００１１】（１）高速信号による半導体チップ１１０
の電気特性の特定（測定）が困難である。従来構造で
は、テストボード１０６から半導体チップ１１０まで電
気信号の通路が３０〜５０ｍｍと長く、一般に２０Ｍｈ
ｚ以下の低速信号に対応するソケット技術であるため、
高速信号においては信号の歪みが発生し、正しい信号処
理が困難である。

【００１２】（２）マトリクス状に電極を配列した半導
体チップ電極１１１に対するコンタクトが困難である。
即ち、図１２に示した薄膜配線１０７パターンは、チッ
プ外周のチップ電極１１１に対応する薄膜配線例であ
り、一般にチップ電極１１１のピッチは２５０μｍ程度
であり、このチップ電極１１１に対応する薄膜電極１０
８ピッチ（Ｐ１）も２５０μｍ程度である。この従来構
造は、一般に周辺（Ｐｅｒｉｐｈｅｒａｌ）電極に対応
するソケット技術であり、２５０μｍピッチの電極間に
薄膜配線１０７を形成することは困難であるため、図１
２に示したチップの中央部１１０ａへの方向にマトリク
ス状に電極が配列されたチップに対応することができな
い。

【００１３】これらを解決した構造のチップ・テスト・
ソケットとしては、図１３（ａ），（ｂ），（ｃ）に示
すような構造のものがある（特開平１１−２９７９２４
号公報）。モジュール２１０がソケット２２０に装着さ
れると、各バンプ２１２は異方性導電部材２２７によっ
て構成された各コンタクト２２６にそれぞれ接触し、テ
スタに電気的に接続された状態になる。この際、モジュ
ール２１０が弾力性を有する異方性導電部材２２７に押
え板２２５によって押さえ付けられるため、各バンプ２
１２は各コンタクト２２６に確実に電気的に接続された
状態になる。これにより、モジュール２１０の各チップ
２１１はバンプ２ｌ２、電気配線２３０及び下側端子２
２９を通じてテスタの予め指定された端子にそれぞれ電
気的に接続された状態になる。

【００１４】しかし、この公報のソケット構造では、各
電気配線２３０のピッチが各バンプのピッチに等しく対
応したものであるため、各バンプが狭ピッチに配列され
たチップ構造に対応することができない、という問題が
あった。

【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ウエハから個
片に切り出したチップ状態の半導体装置の電気特性を測
定する治具として、チップの形状で半導体装置の高速信
号処理機能の電気特性測定を行え、且つマトリクス状に
電極を狭ピッチに配列した半導体チップの電気特性測定
をも行うことができる半導体チップの電気特性測定用ソ
ケット、及び半導体装置の電気特性評価方法を提供する
ことである。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体チップの電気特性
測定用ソケットでは、半導体チップの電気特性を測定す
るために、該半導体チップを着脱自在に装着する半導体
チップの電気特性測定用ソケットにおいて、前記半導体
チップの電極配列と鏡面投影で配列された第１の電極を
片面に形成した多層配線構造のサブストレートを備え、
前記サブストレートの前記第１の電極と前記半導体チッ
プの電極とを導電シートを介して電気的に接続したこと
を特徴とする。

【００１７】請求項２記載の発明に係る半導体チップの
電気特性測定用ソケットでは、請求項１記載の半導体チ
ップの電気特性測定用ソケットにおいて、前記サブスト
レートの前記第１の電極は、マトリクス状に配列された
ことを特徴とする。

【００１８】請求項３記載の発明に係る半導体チップの
電気特性測定用ソケットでは、請求項１または請求項２
記載の半導体チップの電気特性測定用ソケットにおい
て、前記第１の電極の反対側の前記サブストレートの表
面に第２の電極を備え、前記第２の電極は、その電極配
列及びピッチを電気特性測定系の制約に合わせて形成し
たことを特徴とする。

【００１９】請求項４記載の発明に係る半導体チップの
電気特性測定用ソケットでは、請求項１乃至請求項３記
載の半導体チップの電気特性測定用ソケットにおいて、
前記サブストレート上の前記第１の電極は、その周辺層
より突起した積層形状であることを特徴とする。

【００２０】請求項５記載の発明に係る半導体装置の電
気特性評価方法では、半導体ウエハに多数の半導体チッ
プを形成するウエハメーキング工程と、前記半導体ウエ
ハ上の半導体チップにチップ電極を形成する電極形成工
程と、前記半導体ウエハから前記半導体チップを個片に
切り出すダイシング工程と、個片の半導体チップをパッ
ケージに組み立てるパッケージ組み立て工程とを有する
半導体装置の製造工程フローにおいて、前記パッケージ
組み立て工程より前工程で、請求項１乃至請求項４記載
の半導体チップの電気特性測定用ソケットと高速信号処
理用テスタとを用いて、前記半導体チップの形状で高速
信号処理機能を測定し、その半導体チップの電気特性を
特定する電気特性特定工程を行うことを特徴とする。

【００２１】請求項６記載の発明に係る半導体装置の電
気特性評価方法では、請求項５記載の半導体装置の電気
特性評価方法において、前記電気特性特定工程は、前記
ダイシング工程直後に行うことを特徴とする。

【００２２】請求項７記載の発明に係る半導体装置の電
気特性評価方法では、請求項６記載の半導体装置の電気
特性評価方法において、前記電気特性特定工程における
前記高速信号処理機能の測定は、個片に切り出された半
導体チップの全数もしくは抜き取りを選択して行うこと
を特徴とする。

【００２３】請求項８記載の発明に係る半導体装置の電
気特性評価方法では、請求項５の半導体装置の電気特性
評価方法において、前記ダイシング工程前に、前記半導
体ウエハの電気特性の測定を低速信号処理用テスタを用
いて行い不良チップにマーキングするウエハテスト工程
を行い、前記電気特性特定工程は、前記ウエハテスト工
程の不良チップマーキングを終えた直後にウエハを抜き
取り、半導体チップを個片に切り出して行うことを特徴
とする。

【００２４】請求項９記載の発明に係る半導体装置の電
気特性評価方法では、請求項５の半導体装置の電気特性
評価方法において、前記電気特性特定工程は、前記ウエ
ハメーキング工程を終えた直後にウエハを抜き取り、半
導体チップを個片に切り出して行うことを特徴とする。

【００２５】請求項１０記載の発明に係る半導体装置の
電気特性評価方法では、請求項５の半導体装置の電気特
性評価方法において、前記パッケージ組み立て工程後の
パッケージに対して、高速信号処理用テスタを用いて電
気特性を測定するパッケージテスト工程を有し、前記電
気特性特定工程は、前記パッケージ組み立て工程で用い
る高速信号処理用テスタを共用することを特徴とする。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２７】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体チップ電気特性測定用ソケットの構
造側面図である。

【００２８】本実施形態のソケットは、ソケットベース
１０の上にサブストレート・ホルダー（以下Ｓｕｂホル
ダーと呼称する）１１、導電シート１２、及びチップ押
え１３を一体に組み立てた構造となっている。ソケット
ベース１０は、絶縁体であり、Ｓｕｂ−Ｓ電極１４とテ
ストボード１５間の電気信号の通路となるスプリング・
プローブ１６が貫通している。

【００２９】スプリング・プローブ１６は、コイルスプ
リング１７を内蔵し、バネによる弾性によりＳｕｂ−Ｓ
電極１４からの押圧とテストボード１５からの押圧に対
し、適度な接触圧力を形成している。また、Ｓｕｂホル
ダー１１は、ソケットベース１０に組み付けられ、サブ
ストレート１８を保持しながら半導体チップ１９と導電
シート１２及びサブストレート１８の位置合わせを行う
ためのガイドを形成している。サブストレート１８は、
片面にＳｕｂ−Ｓ電極１４を反対面にＳｕｂ−Ｃ電極２
０を形成し、この両面の電極間の電気信号通路（配線２
２）として機能する多層配線基板である。

【００３０】導電シート１２は、半導体チップ１９とサ
ブストレート１８の間に配され、チップ電極２１とＳｕ
ｂ−Ｃ電極２０の電気信号の通路を形成している。チッ
プ押え１３は、チップを矢印Ｂの方向に押し、チップ電
極２１と導電シート１２及び導電シート１２とＳｕｂ−
Ｃ電極２０の接触状態における適度な接触圧力を形成し
ている。

【００３１】かかる構造のソケットにおいては、信号
は、テストボード１５→スプリングプローブ１６→Ｓｕ
ｂ−Ｓ電極１４→サブストレート１８→Ｓｕｂ−Ｃ電極
２０→導電シート１２→チップ電極２１、の通路で半導
体チップ１９に到達する。

【００３２】図２（ａ），（ｂ）は、図１のソケットに
用いる導電シート１２構造の説明図であり、同図（ａ）
は斜視図及び同図（ｂ）は側面図である。

【００３３】この導電シート１２は、厚さＤが０，５ｍ
ｍのゴム状の弾性体１２ａで内部に金属導線１２ｂを埋
め込み、金属導線１２ｂがシート１２のＺ方向に貫通し
ている構造である。金属導線１２ｂの太さは３０μｍΦ
で５０μｍのピッチＰでＸＹ方向に配列したものであ
る。

【００３４】図３は、図１のソケットに用いるサブスト
レート１８の構造図であり、図４はサブストレート１８
のチップ側に形成する電極（Ｓｕｂ−Ｃ電極２０）の断
面図であり、図５（ａ），（ｂ）はサブストレート１８
に形成する電極レイアウトの一例を示す図である。これ
らの図を参照してサブストレート１８の構造を以下に説
明する。

【００３５】サブストレート１８は、図３に示したよう
に第１から第８配線層と第１から第７絶縁層で形成した
厚さ０．７ｍｍ程度の多層配線基板である。チップ側に
チップ電極２１と同一なレイアウトで配列された電極
（Ｓｕｂ−Ｃ電極２０）、ソケットベース１０側にスプ
リングプローブ１６電極と同一なレイアウトで配列され
た電極（Ｓｕｂ―Ｓ電極１４）を形成し、この両電極の
周辺をソルダーレジスト層１８ａ，１８ｂで形成した構
造である。

【００３６】１個のＳｕｂ−Ｃ電極２０と１個のＳｕｂ
−Ｓ電極１４は、多層配線基板の配線層と絶縁層により
１本の電気信号の通路を形成して電気的に接続されてい
る。Ｓｕｂ−Ｃ電極２０は、図４に示したようにＣｕ材
の第１配線層で形成した電極の上にメッキなどで半田層
２０ａを形成し、ソルダーレジスト層１８ａより高さｈ
だけ突起した構造であり、Ｓｕｂ−Ｓ電極１４は、ＢＧ
Ａ型半導体パッケージの標準的な半田ボール構造であ
る。なお、Ｓｕｂ−Ｓ電極１４をＬＧＡ型半導体パッケ
ージのランド構造（図示せず）としても良い。

【００３７】Ｓｕｂ−Ｃ電極２０とＳｕｂ−Ｓ電極１４
は、図５に示したようにサブストレート１８の両面に形
成され、電極配列は２５０μｍのマトリクス形状と１．
２７ｍｍのマトリクス形状で両電極のマトリクスが異な
り、サブストレート１８内の配線により電極配列及び電
極ピッチを変換している。

【００３８】本実施形態に係るソケット構造は、次のよ
うな利点を有している。

【００３９】（１）個片に切り出した半導体チップ１９
状態で高速信号処理機能の電気特性の特定（測定）がで
きる。

【００４０】（２）外部引き出し電極がＸＹマトリクス
の形状を成す半導体チップ１９を個片に切り出して電気
特性の特定（測定）ができる。

【００４１】（３）前記（１）及び（２）の機能から、
ウエハからチップをサンプリングして電気特性の特定を
行うことにより、パッケージに組み立てる前段階で早期
に不良解析、改良・改善対策を行うことができる。

【００４２】（４）前記（３）の効果と並行して、パッ
ケージに組み立て後の半導体製品の良品率（歩留まり）
を高度な確率で推定することが可能となり、半導体製品
の出荷計画、生産計画の立案及びフォローの業務効率、
材料効率など製造損益改善ができる。

【００４３】（５）既に所有する半導体装置の電気特性
を特定できる非常に高価な設備（テスタ）と本実施形態
のソケットを組み合わせて半導体チップ１９状態で電気
特性を特定できるため、新たに大きな設備投資を行うこ
となく、半導体チップ１９の電気特性の特定（測定）が
できる。

【００４４】（６）チップ状態で電気特性が特定できる
ことからＫＧＤビジネスの可能性が生まれる。

【００４５】以下の各実施形態では、半導体ウエハから
チップを個片に切り出して、高速信号で電気特性の測定
を行うことの出来る上記実施形態のソケットを用いた電
気特性の評価方法について説明する。

【００４６】［第２実施形態］近年、メモリ、ＣＰＵな
どの半導体装置に対する高速信号処理能力の要求が高ま
っている。このニーズに応えるため電気信号の経路が短
いパッケージ構造のエリアアレー・パッケージ（ＢＧＡ
など）が盛んに採用されている。エリアアレー・パッケ
ージの中で、高速信号処理用半導体装置の有力なパッケ
ージとしてフリップ・チップ技術を用いたフリップ・チ
ップ・ＢＧＡ（以下ＦＣ−ＢＧＡと呼称）の開発が進め
られている。

【００４７】従来では、ＦＣ−ＢＧＡ型半導体装置の電
気特性の測定は、ウエハ・テストで低速の信号を用い、
半導体パッケージに組み立てた後のパッケージ・テスト
で高速の信号を用いて行っている。本実施形態は、半導
体パッケージに組み立てる前に半導体ウエハから個片に
切り出した半導体チップ１９の電気特性を高速の信号を
用いて行う処理方法を説明する。

【００４８】図６は、ＦＣ−ＢＧＡの断面形状を示す図
であり、同図を参照してＦＣ−ＢＧＡの構造を説明す
る。

【００４９】このＦＣ−ＢＧＡは、サブストレート（以
下Ｓｕｂと呼称）５０に、半導体チップ５１に形成され
るチップ電極５２と鏡面投影に配列したＳｕｂ−Ｔ電極
５３と、電子機器に装着する端子配列のＳｕｂ−Ｂ電極
５４及びＦＣ−ＢＧＡ電極５５を形成し、半導体チップ
５１のチップ電極５２をＳｕｂ−Ｔ電極５３に接続し
て、半導体チップ５１をＳｕｂ５０面に樹脂５６で固着
した構造となっている。Ｓｕｂ５０は多層配線基板で形
成されている。

【００５０】かかる構造のＦＣ−ＢＧＡにおける電気信
号の通路は、ＦＣ−ＢＧＡ電極５５→Ｓｕｂ−Ｂ電極５
４→Ｓｕｂ５０内配線層→Ｓｕｂ−Ｔ電極５３→チップ
電極５２→半導体チップ５１内部、となっている。

【００５１】図７は、ＦＣ−ＢＧＡの製造フローを示す
図であり、同図により、半導体装置をＦＣ−ＢＧＡのパ
ッケージに組み立て電気特性を評価する手順を説明す
る。

【００５２】ステップＳ１のウエハ・メーキング工程で
は、Ｓｉウエハに多数の半導体チップ５１の電気回路を
形成する。次のステップＳ２のバンプ付け工程では、ウ
エハ形状で半導体チップ５１にチップ電極５２（通常は
半田バンプ）を形成する。

【００５３】さらに、ステップＳ３のウエハ・テスト＆
ステップＳ４のマーキング工程では、ウエハ形状で低速
信号処理用テスタとプローブカード（図示せず）を用い
て電気特性の測定を行い、不良と判定した半導体チップ
５１に不良印をマーキングする。続くステップＳ５のダ
イシング工程では、ウエハから半導体チップ５１を個片
に切り出す。

【００５４】その後のステップＳ６のＦＣ−ＢＧＡ・組
み立て工程では、良品の半導体チップ５１とＳｕｂ５０
を接続し、ＦＣ−ＢＧＡのパッケージに組み立てる。ス
テップＳ７のＦＣ−ＤＧＡ・テスト工程では、ＦＣ−Ｂ
ＧＡ形状で高速信号処理用テスタとＢＧＡテストソケッ
トを用いて電気特性の測定を行う。そして、ステップＳ
８のＦＣ−ＢＧＡ・出荷工程では、テストの結果、良品
と判定された半導体装置（ＦＣ−ＢＧＡ）を出荷する。

【００５５】上記の製造フローにおいて、ウエハ・テス
ト工程及びＦＣ−ＢＧＡ・テスト工程では、電気特性の
評価用設備と治具を使用している。即ち、比較的安価で
設備投資負担の小さい低速信号処理用テスタと非常に高
価で設備投資負担の大きい高速信号処理用テスタが使用
されている。ウエハ・テスト工程では、ウエハ内に多数
の半導体チップ５１がマトリクス状に形成された半導体
チップ５１の電気特性測定を低速信号処理用テスタとプ
ローブカードを用いて行っている。ＦＣ−ＢＧＡ・テス
ト工程では、ＦＣ−ＢＧＡのパッケージに組み立てられ
た半導体装置の電気特性の測定を高速信号処理用テスタ
とＢＧＡテストソケットを用いて行っている。この工程
では、高速信号処理領域を含む全ての品質保証領域を検
証している。

【００５６】図７に示した製造フローにおけるＦＣ−Ｂ
ＧＡの１ロット当たりの工期は、以下の様にウエハ・メ
ーキング工程を終えてから、ＦＣ−ＢＧＡに組み立てら
れＦＣ−ＢＧＡ・テスト工程が行えるまでに３８日間を
要している。

【００５７】即ち、ウエハ状態で半導体チップ５１のチ
ップ電極５２を形成するバンプ付け工程では、工期が１
０日となる。ウエハ状態で半導体チップ５１の電気特性
の測定を行い、不良チップに不良印をマーキングするウ
エハ・テストとマーキング工程では、工期が７日であ
る。さらに、ウエハから半導体装置を個片に切り出して
ＦＣ−ＢＧＡに組み立てるダイシング工程と組み立て工
程では、工期が２１日となる。

【００５８】このように、ウエハ・メーキング工程を終
えてから３８日、バンプ付け工程を終えてから２８日、
ウエハ・テストとマーキング工程を終えてから２１日た
った後に、ＦＣ−ＢＧＡ・テスト工程で高速信号による
電気特性の特定が可能となることから、次のような問題
がある。

【００５９】（Ａ）高速信号による電気特性の特定で明
らかになる半導体装置の品質問題に対し、既に造り込ま
れた半導体装置に対する対策が必要となることがある。
量産工場では対象となる既に造り込まれた半導体装置の
母数が膨大となり対策に要する人的、設備的リソース
（Ｒｅｓｏｕｒｃｅ）が求められ、対応が困難となる。

【００６０】（Ｂ）高速信号による電気特性の特定で明
らかになる半導体装置の特性において、本来求められる
機能を得られない半導体装置が造り込まれたことが判明
することがある。半導体装置の回収が不可能となった場
合、既に造り込まれた半導体装置の母数が多大であり、
これを破棄することで膨大な損失が発生する。

【００６１】（Ｃ）高速信号による電気特性の特定がで
きるまで半導体装置の良品率が推定できず、信頼度の高
い出荷数量予測ができない。このため、客先に供給でき
る数量及び時期の見通しが早期に確定できない。

【００６２】前記の問題を解決するため、図７のフロー
のウエハ・テスト工程において高速信号による電気特性
の測定を行う手順に変更する手段が考えられるが、これ
を実現するためには次のような問題がある。

【００６３】（１）新規にテスタやプローブ１６カード
などのコンタクト機器のシステムを導入する必要があ
り、多額の設備投資が必要となる。

【００６４】（２）この多額の設備投資は半導体装置の
製造コストを引き上げ、商品としての付加価値を引き下
げるため、ビジネス性の見直しが必要となる。

【００６５】（３）プローブカード（図示せず）などの
コンタクト機器を新規に導入するためには、新たな要素
技術開発が必要となる。

【００６６】（４）前記の要素技術開発には数年の期間
を要し、事業化のタイミングを失う。

【００６７】本発明による半導体装置の電気特性評価方
法は、上記問題点である以下の課題を解決する方法を提
案したものである。

【００６８】ＦＣ−ＢＧＡに組み立てる半導体装置の従
来の問題点は、製造工程の工期が長く、半導体装置の
高速信号処理機能の特定が早期にできないことである。
この課題を解決するためには、図７の製造工程フロー
においてＦＣ−ＢＧＡに組み立てる工程より上流におい
て高速信号処理機能を特定しなければならない。

【００６９】本発明は、上記第１実施形態のチップテス
トソケットを用いて、前記の課題を解決し、合わせて
課題の解決方法として、第２実施形態と、後述する第
３実施形態及び第４実施形態の製造工程フローを提案し
たものである。

【００７０】次に、第２実施形態の製造工程フローと設
備／治具の構成及び作用と効果について説明する。

【００７１】図８は、本発明の第２実施形態に係る半導
体装置の電気特性評価方法が実施されるＦＣ−ＢＧＡの
製造フローを示す図である。

【００７２】同図に示した第２実施形態の工程フローと
設備／治具の構成と、図７に示した従来の工程フローと
の相違は、（１）工程フローにチップテスト工程（ステ
ップＳ１０）が付加されていること、（２）このチップ
テスト工程はダイシング後にウエハ・テストの結果良品
と判定されたチップを抜き取り運用していること、
（３）チップテストを終えた半導体チップ５１の良品を
ＦＣ−ＢＧＡ・組み立て工程に送付していること、
（４）設備／治具としてチップテストソケットが付加さ
れていること、（５）チップテスト工程でパッケージテ
ストに使用する高速信号処理用テスタを共用しているこ
と、である。

【００７３】図８に示した第２実施形態の工期と、図７
に示した従来の工期との相違は、（１）ウエハ・メーキ
ング工程を終えてから、高速信号処理用テスタで電気特
性の特定を行うまでの工期が２０日間で、図７に示した
従来技術の３８日間より１８日短縮されていること、
（２）バンプ付け工程を終えてから、高速信号処理用テ
スタで電気特性の特定を行うまでの工期が１０日間で、
図７に示した従来技術の２８日間に比べて１８日短縮さ
れていること、（３）ウエハ・テストと不良チップマー
キング工程を終えてから、高速信号処理用テスタで電気
特性の特定を行うまでの工期が３日間で、図７に示した
従来技術の２１日間に比べて１８日短縮されているこ
と、である。

【００７４】本実施形態では次のような利点を有してい
る。

【００７５】（１）ウエハ・メーキング工程を終えてか
ら、高速信号処理テスタによる電気特性の特定ができる
までの工期を１８日間短縮することにより、前記従来技
術の問題点の（Ａ）、（Ｂ）、（Ｃ）に対する早期対策
が可能となる。

【００７６】（２）ウエハ・テスト工程後のダイシング
を終えた半導体チップ５１の良品を、全数対象とする方
法と、任意の数量のみ対象とする方法、のいずれかを選
択することが可能である。

【００７７】（３）前記選択において任意の数量のみ対
象とした場合、チップテストで良品と判定された半導体
チップ５１をＦＣ−ＢＧＡ・組み立て工程に払い出し、
出荷の対象母体に組み込むことが可能である。

【００７８】（４）高速信号処理用テスタを増設するこ
となく、本第２実施形態の製造工程フローが実現可能で
ある。

【００７９】［第３実施形態］次に、第３実施形態の製
造工程フロ−と設備／治具の構成及び作用と効果につい
て以下に説明する。

【００８０】図９は、本発明の第３実施形態に係る半導
体装置の電気特性評価方法が実施されるＦＣ−ＢＧＡの
製造フローを示す図である。

【００８１】同図に示した第３実施形態の工程フローと
設備／治具の構成と、図７に示した従来技術の構成との
相違は、（１）工程フローにチップテスト工程（ステッ
プＳ１０）が付加されていること、（２）チップテスト
工程はウエハ・テスト後のウエハを抜き取り運用してい
ること（ステップＳ１１）、（３）前記抜き取りしたウ
エハから半導体チップ５１を個片に切り出し（ステップ
Ｓ１２）、ウエハ・テストで良品と判定されたチップ
（ステップＳ１３）をチップテスト（ステップＳ１０）
の対象としていること、（４）チップテストを終えた半
導体チップ５１はバンプ付け工程に払い出されないこ
と、（５）設備／治具としてチップテストソケットが付
加されていること、（６）チップテスト工程でパッケー
ジテストに使用する高速信号処理用テスタを共用してい
ること、である。

【００８２】図９に示した第３実施形態の工期と、図７
に示した従来技術の工期との相違は、（１）ウエハ・メ
ーキング工程を終えてから、高速信号処理用テスタで電
気特性の特定を行うまでの工期が９日間で、図７に示し
た従来技術の３８日間より２９日短縮されていること、
（２）ウエハ・テストと不良チップマーキング工程を終
えてから、高速信号処理用テスタで電気特性の特定を行
うまでの工期が２日間で、図７に示した従来技術の２１
日間に比べて１９日短縮されていること、である。

【００８３】本実施形態では次のような利点を有してい
る。

【００８４】（１）ウエハ・メーキング処理を終えてか
ら、高速信号処理テスタによる電気特性の特定ができる
までの工期を２９日間短縮することにより、前記従来技
術の問題点の（Ａ）、（Ｂ）、（Ｃ）に対する早期対策
が可能となる。

【００８５】（２）高速信号処理用テスタを増設するこ
となく、本第３実施形態の製造工程フローが実現可能で
ある。

【００８６】［第４実施形態］次に、第４実施形態の製
造工程フローと設備／治具の構成及び作用と効果につい
て以下に説明する。

【００８７】図１０は、本発明の第４実施形態に係る半
導体装置の電気特性評価方法が実施されるＦＣ−ＢＧＡ
の製造フローを示す図である。

【００８８】同図に示した第４実施形態の工程フローと
設備／治具の構成と、図７に示した従来技術の構成との
相違は、（１）工程フローにチップテスト工程（ステッ
プＳ１０）が付加されていること、（２）チップテスト
工程はウエハ・メーキング直後のウエハを抜き取り（ス
テップＳ１１）、半導体チップ５１を個片に切り出した
チップ（ステップＳ１２）を対象としていること、
（３）チップテストを終えた半導体チップ５１はバンプ
付け工程に払い出されないこと、（４）設備／治具とし
てチップテストソケットが付加されていること、（５）
チップテスト工程でパッケージテストで使用する高速信
号処理用テスタを共用していること、である。

【００８９】図１０に示した第４実施形態の工期と、図
７に示した従来技術の工期との相違は、（１）ウエハ・
メーキング工程を終えてから、高速信号処理用テスタで
電気特性の特定を行うまでの工期が２日間で、図７に示
した従来技術の３８日間より３６日短縮されているこ
と、である。

【００９０】本実施形態では次のような利点を有してい
る。

【００９１】（１）ウエハ・メーキング工程を終えてか
ら、高速信号処理テスタによる電気特性の特定ができる
までの工期を３６日間短縮することにより、前記従来技
術の問題点の（Ａ）、（Ｂ）、（Ｃ）に対する早期対策
が可能となる。

【００９２】（２）高速信号処理用テスタを増設するこ
となく、本第４実施形態の製造工程フロ−が実現可能で
ある。

【００９３】

【発明の効果】以上詳細に説明したように、本発明の半
導体チップの電気特性測定用ソケットによれば、次のよ
うな効果を奏する。

【００９４】（１）個片に切り出した半導体チップ状態
で高速信号処理機能の電気特性の特定（測定）が可能に
なる。

【００９５】（２）電極が狭ピッチのマトリクス形状を
成す半導体チップを個片に切り出して電気特性の特定
（測定）を行うことが可能になる。

【００９６】（３）前記（１）及び（２）の効果から、
ウエハから半導体チップをサンプリングして電気特性の
特定を行うことにより、パッケージに組み立てる前工程
で早期に不良解析、改良・改善対策を行うことが可能で
ある。

【００９７】（４）前記（３）の効果と並行して、パッ
ケージ組み立て工程後の半導体製品の良品率（歩留ま
り）を高度な確率で推定することが可能となり、半導体
製品の出荷計画、生産計画の立案及びフォローの業務効
率、材料効率など製造損益改善を行うことが可能にな
る。

【００９８】（５）既に所有する半導体装置の電気特性
を特定できる非常に高価な設備（テスタ）と本発明のソ
ケットを組み合わせて半導体チップ状態で電気特性を特
定できるため、新たに大きな設備投資を行うことなく半
導体チップの電気特性の特定（測定）を行うことが可能
になる。

【００９９】（６）チップ状態で電気特性が特定できる
ことからＫＧＤビジネスの可能性が生まれる。

【０１００】本発明の半導体装置の電気特性評価方法に
よれば、ウエハ・メーキング工程を終えてから、半導体
チップの高速信号処理機能を特定するまでの期間を短縮
することができることにより、以下の効果が得られる。

【０１０１】（１）半導体チップの高速信号処理機能の
特性及び特性推移を早期に把握することができる。これ
により、ウエハ・メーキング工程の改良／改善の対策
作業を早期化できる。管理対象となる製品母数を低減
し、改良／改善の対策作業量を低減化できる。工程能
力指数や良品率の回復を早期化できる。チップテスト
により良品率予測値が得られることにより客先供給予測
が早期化できる。増産、減産の製品展開と供給計画等
の事業方針立案を早期化できる。

【０１０２】（２）ウエハ・メーキング工程の品質事故
による、半導体チップの致命的な特性異常を早期に明ら
かにし、ウエハの造り込み量の制御などを行うことによ
り、多大な損失発生を防止できる。

【０１０３】（３）チップテストソケットの導入による
少額投資で実現できることにより、投資負担が低減でき
る。

【０１０４】（４）新規の要素技術開発を低減できるこ
とにより、早期にタイムリーな運用ができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体チップ電気
特性測定用ソケットの構造側面図である。

【図２】図１のソケットに用いる導電シート１２構造の
説明図である。

【図３】図１のソケットに用いるサブストレート１８の
構造図である。

【図４】サブストレート１８のチップ側に形成する電極
（Ｓｕｂ−Ｃ電極２０）の断面図である。

【図５】サブストレート１８に形成する電極レイアウト
の一例を示す図である。

【図６】ＦＣ−ＢＧＡの断面形状を示す図である。

【図７】ＦＣ−ＢＧＡの製造フローを示す図である。

【図８】本発明の第２実施形態に係る半導体装置の電気
特性評価方法が実施されるＦＣ−ＢＧＡの製造フローを
示す図である。

【図９】本発明の第３実施形態に係る半導体装置の電気
特性評価方法が実施されるＦＣ−ＢＧＡの製造フローを
示す図である。

【図１０】本発明の第４実施形態に係る半導体装置の電
気特性評価方法が実施されるＦＣ−ＢＧＡの製造フロー
を示す図である。

【図１１】従来の代表的なチップ・テスト・ソケットの
構造の側面図である。

【図１２】図１１のソケットに用いる薄膜基板の薄膜配
線パターンの平面図である。

【図１３】従来の他のチップ・テスト・ソケットの構造
の側面図である。

【符号の説明】

１０ ソケットベース １１ Ｓｕｂホルダー １２ 導電シート １３ チップ押え １４ Ｓｕｂ−Ｓ電極 １５ テストボード １６ スプリングプローブ １８ サブストレート １９ 半導体チップ ２０ Ｓｕｂ−Ｃ電極 ２１ チップ電極

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AF06 AG01 AG03 AG07 AG08 AH04 2G011 AA17 AB01 AC14 AC32 AD01 AE03 AF02 5E024 CA30 CB06

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体チップの電気特性を測定するため
   に、該半導体チップを着脱自在に装着する半導体チップ
   の電気特性測定用ソケットにおいて、 前記半導体チップの電極配列と鏡面投影で配列された第
   １の電極を片面に形成した多層配線構造のサブストレー
   トを備え、 前記サブストレートの前記第１の電極と前記半導体チッ
   プの電極とを導電シートを介して電気的に接続したこと
   を特徴とする半導体チップの電気特性測定用ソケット。
2. 【請求項２】 前記サブストレートの前記第１の電極
   は、マトリクス状に配列されたことを特徴とする請求項
   １記載の半導体チップの電気特性測定用ソケット。
3. 【請求項３】 前記第１の電極の反対側の前記サブスト
   レートの表面に第２の電極を備え、前記第２の電極は、
   その電極配列及びピッチを電気特性測定系の制約に合わ
   せて形成したことを特徴とする請求項１または請求項２
   記載の半導体チップの電気特性測定用ソケット。
4. 【請求項４】 前記サブストレート上の前記第１の電極
   は、その周辺層より突起した積層形状であることを特徴
   とする請求項１乃至請求項３記載の半導体チップの電気
   特性測定用ソケット。
5. 【請求項５】 半導体ウエハに多数の半導体チップを形
   成するウエハメーキング工程と、前記半導体ウエハ上の
   半導体チップにチップ電極を形成する電極形成工程と、
   前記半導体ウエハから前記半導体チップを個片に切り出
   すダイシング工程と、個片の半導体チップをパッケージ
   に組み立てるパッケージ組み立て工程とを有する半導体
   装置の製造工程フローにおいて、 前記パッケージ組み立て工程より前工程で、請求項１乃
   至請求項４記載の半導体チップの電気特性測定用ソケッ
   トと高速信号処理用テスタとを用いて、前記半導体チッ
   プの形状で高速信号処理機能を測定し、その半導体チッ
   プの電気特性を特定する電気特性特定工程を行うことを
   特徴とする半導体装置の電気特性評価方法。
6. 【請求項６】 前記電気特性特定工程は、前記ダイシン
   グ工程直後に行うことを特徴とする請求項５記載の半導
   体装置の電気特性評価方法。
7. 【請求項７】 前記電気特性特定工程における前記高速
   信号処理機能の測定は、個片に切り出された半導体チッ
   プの全数もしくは抜き取りを選択して行うことを特徴と
   する請求項６記載の半導体装置の電気特性評価方法。
8. 【請求項８】 前記ダイシング工程前に、前記半導体ウ
   エハの電気特性の測定を低速信号処理用テスタを用いて
   行い不良チップにマーキングするウエハテスト工程を行
   い、 前記電気特性特定工程は、前記ウエハテスト工程の不良
   チップマーキングを終えた直後にウエハを抜き取り、半
   導体チップを個片に切り出して行うことを特徴とする請
   求項５の半導体装置の電気特性評価方法。
9. 【請求項９】 前記電気特性特定工程は、前記ウエハメ
   ーキング工程を終えた直後にウエハを抜き取り、半導体
   チップを個片に切り出して行うことを特徴とする請求項
   ５の半導体装置の電気特性評価方法。
10. 【請求項１０】 前記パッケージ組み立て工程後のパッ
    ケージに対して、高速信号処理用テスタを用いて電気特
    性を測定するパッケージテスト工程を有し、前記電気特
    性特定工程は、前記パッケージ組み立て工程で用いる高
    速信号処理用テスタを共用することを特徴とする請求項
    ５の半導体装置の電気特性評価方法。