KR20030065698A - 볼의 피치가 작은 반도체 패키지의 테스트를 용이하게 할수 있는 반도체 패키지 테스트 보드 - Google Patents

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Abstract

볼의 피치가 작은 반도체 패키지의 테스트를 용이하게 할 수 있는 반도체 패키지 테스트 보드가 개시된다. 본 발명에 따른 반도체 패키지 테스트 보드는 상기 반도체 패키지가 장착되는 소켓이 연결되며, 복수개의 래이어들이 결합된 소켓 콘택부를 구비하고, 상기 소켓 콘택부는 상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지는 것을 특징으로 한다. 또한 상기 소켓 콘택부는 상기 소켓 콘택부의 중심에 있는 홀을 기준으로 하여 상기 소켓 콘택부의 가장자리 방향으로 갈수록 홀들이 상기 소켓 콘택부의 바깥 방향으로 경사지게 파여져 있는 것을 특징으로 한다. 본 발명에 따른 반도체 패키지의 테스트 보드는 소켓 콘택부를 구성하는 래이어의 홀들을 가장 윗면의 래이어에서 가장 아래 면의 래이어로 내려 갈수록 볼 피치가 커지는 구조로 홀을 가공하여 반도체 패키지의 테스트 보드의 제작 시 서브 테스트 보드(소켓 보드)를 추가로 장착하지 않고 반도체 패키지가 장착된 소켓을 테스트 보드 위에 직접 장착 할 수 있는 장점이 있다. 또한 소켓 콘택부의 래이어들 각각에 홀을 수직으로 뚫고 홀과 그 윗면의 래이어의 홀 사이를 전도체로 연결함으로써 테스트 수행 시 발생 할 수 있는 접촉 불량에 의한 특성 저하 등의 문제들을 제거할 수 있는 장점이 있다.

Description

볼의 피치가 작은 반도체 패키지의 테스트를 용이하게 할 수 있는 반도체 패키지 테스트 보드{Semiconductor test board for fine ball pitch ball grid array package}
본 발명은 반도체 패키지의 테스트 보드에 관한 것으로서, 특히 볼의 피치가작은 반도체 패키지의 테스트를 용이하게 할 수 있는 반도체 패키지 테스트 보드에 관한 것이다.
반도체 소자가 고기능. 고집적화, 다 핀(PIN)화 됨에 따라, 소자를 테스트하기 위한 테스트 보드의 중요성은 커지기 시작하였고 테스트 보드의 특성을 최대한 향상시켜 최상의 조건에서 소자를 테스트하기 위한 양질의 테스트 보드의 확보가 필수화 되어가고 있다.
패키지 테스트 보드(Package Test Board)는 QFP(Quad Flat Package), DIP(Dual In line Package), PLCC(Plastic Leaded Chip Carrier), BGA(Ball Grid Array)등 여러 가지 종류로 되어 있으나, 이 중에서도 특히 BGA의 경우는 핀의 수가 많아지고, 소형화되어 가는 추세이다. 그러나 패키지의 테스트를 위한 테스트 하드웨어의 제작 기술은 이러한 다 핀화, 소형화 추세를 따라가지 못하고 있다.
현재의 반도체 칩에서 향후에는 다 핀(pin)이면서도 가볍고 작은 FBGA(Fine Ball Grid Array) 와 같은 패키지가 주종을 이룰 것으로 보인다. 그러나 현재의 제조 기술로는 FBGA(Fine Ball Grid Array)패키지를 테스트하는 테스트 보드의 제작에는 한계가 있어서 볼 사이의 거리, 즉, 볼 피치(Ball Pitch) 가 어느 정도 이하가 될 경우에는 테스트 보드 위에 볼들과 연결되는 홀(hole)로 전류를 공급하기 위한 패턴을 직접 그리는 다이렉트 드러잉(Direct Drawing)이 불가능해 진다. 볼 피치가 작으므로 패턴을 볼들이 연결되는 홀들에 닿지 않도록 만들기가 어렵기 때문이다.
그래서 현재 제작되고 있는 볼 피치가 매우 작은 FBGA 패키지 테스트 보드는메인 테스트 보드 위에 서브 테스트 보드(Sub Test Board)(또는 소켓 보드(Socket Board))를 추가로 장착하여 이러한 문제점을 보완하고 있다.
하지만 이러한 방식의 테스트 보드를 사용하는 경우 여러 가지 문제점들이 발생한다. 즉, 반도체 패키지를 장착하는 테스트 소켓을 직접 메인 테스트 보드로 연결하지 못하기 때문에, 서브 테스트 보드와 메인 테스트 보드의 각각의 접점에 생기는 불완전한 콘택(contact) 문제와 하이 스피드 테스트(High Speed Test) 및 아날로그 테스트(Analog Test)시에 저항 값의 증가로 인한 특성 저하 등의 문제점이 발생하게 된다.
도 1은 일반적인 반도체 메모리 패키지를 위한 테스트 보드를 나타내는 단면도이다.
테스트 보드(100)는 반도체 패키지의 전기적인 특성을 검사하는 테스트 시스템(미도시)과 테스트하고자 하는 반도체 패키지(150) 사이를 인터페이싱 하는 장치를 의미한다.
도 1을 참조하면, 테스트 보드(100)는 테스트 시스템(미도시)에 삽입되는 퍼포먼스 보드(performance board)(110) 위에 가이드 패널(120)이 지지대(115)에 의해 지지되면서 장착되어 있다. 가이드 패널(120) 에는 DUT(device Under Test) 보드(130)가 삽입되어 있다. 이 DUT 보드(130)에는 상응하는 반도체 패키지 (150)가 소켓(140)을 통해 연결된다. DUT 보드(130)와 반도체 패키지(150)의 연결은 소켓(140) 이외의 수단을 사용하여 이루어질 수도 있다.
한편, 퍼포먼스 보드(110)와 DUT 보드(130)는 케이블(125)에 의해 연결되어있어서, 테스트하고자 하는 반도체 패키지(150)에 대한 검사를 수행하기 위한 전기적인 신호가 퍼포먼스 보드(110)로부터 케이블(125)을 통해 DUT 보드(130)로 보내진다. DUT 보드(130)로 보내진 전기적인 신호는 다시 소켓(140)을 통해 반도체 패키지(150)로 입력된다.
도 2는 도 1의 테스트 보드를 위에서 본 평면도이다.
도 2를 참조하면, 테스트 보드(200)의 퍼포먼스 보드(110)위에 DUT 보드(130)가 있고, DUT 보드(130)는 반도체 패키지(미도시)가 장착되는 소켓(미도시)이 연결되며, 복수개의 래이어들(미도시)이 결합된 소켓 콘택부 (210)와 패키지 테스트를 위한 전기적 신호를 전달하기 위한 포고 핀(pogo pin)이 연결되는 채널들이 위치하는 채널 지역(220)으로 이루어진다.
반도체 패키지(미도시)가 장착되는 소켓(미도시)의 핀들이 연결되는 소켓 콘택부(210)의 홀들과 채널 지역(220)의 채널들(CH1, CH2, CH3, CH4)이 전기적 통로가 되는 패턴 라인들(PLINE1, PLINE2, PLINE3, PLINE4)에 의해 연결된다.
일반적인 테스트 보드(200)에서 윗면은 반도체 패키지가 장착된 소켓을 연결했을 때 소켓의 핀과 테스트 보드(200)의 소켓 콘택부(210)가 직접 연결된다.
소켓 콘택부(210)의 윗면의 부분에서 각각의 래이어들을 거쳐 제일 마지막 래이어가 되는 소켓 콘택부(210)의 밑면까지 홀이 형성이 되어 있고, 각각의 래이어 마다 패턴 라인들(PLINE1, PLINE2, PLINE3, PLINE4)을 형성하여 DUT 보드(130)의 가장자리 부근의 채널들까지 연결 되도록 되어 있다. 즉, 소켓 콘택부(210)의 가장 윗면의 래이어에 하나의 홀과 제 1 채널(CH1)을 연결하는 제 1 패턴라인(PLINE1)이 형성되면, 소켓 콘택부(210)의 두 번째 래이어에 다른 하나의 홀과 제 2 채널(CH2)을 연결하는 제 2 패턴 라인(PLINE2)이 형성되며 동일한 방법으로 세 번째 및 네 번째 래이어에 각각의 홀들과 제 3 채널(CH3) 및 제 4 채널(CH4)을 연결하는 제 3 패턴 라인(PLINE3) 및 제 4 패턴 라인(PLINE4)이 만들어진다.
이 때 기존의 테스트 보드(200)는 볼들이 연결되는 소켓 콘택부(210)의 맨 윗면의 래이어의 홀들 사이의 간격, 즉 볼 피치(ball pitch)와 맨 아래쪽 래이어의 볼 피치가 동일하게 되어 있다.
따라서 현재의 볼 피치가 계속하여 작아지는 추세를 고려하면, 테스트 보드(200)의 소켓 콘택부(210)가 어느 정도 - 예컨대, 약 0.65mm - 이하의 볼 피치를 가지게 되면 테스트 보드(200)의 소켓 콘택부(210)의 각각의 래이어에 패턴 라인들을 직접 그리기가 어려워지며, 또한 테스트 보드의 제작도 어렵게 된다. 그래서 어쩔 수 없이 소켓만을 따로 장착 할 수 있도록 서브 테스트 보드를 제작하여 소켓을 장착한 후 다시 이것을 테스트 보드에 장착하는 방식을 사용한다.
도 3은 도2의 소켓 콘택부의 일부를 확대하여 나타낸 도면이다.
도 3은 특히 0.65mm의 볼 피치(BP)를 가지는 소켓 콘택부를 나타낸다. 테스트 보드는 실제 응용되는 보드와는 달리 소켓 콘택부가 보통 6개 이상의 래이어들로 결합되기 때문에 테스트 보드의 소켓 콘택부의 홀들의 크기는 점점 작아지게 된다. 또한 볼 피치(BP)와 볼이 접촉하게 되는 테스트 보드상의 홀들의 크기가 작아짐에 따라 소켓 콘택부 내부의 홀에서 소켓 콘택부 바깥의 채널들과의 연결을 위한 패턴 라인을 만들기가 어렵게 된다.
상기와 같은 문제점을 해결하기 위해서 본 발명에서는 첫 째, 기존의 테스트 보드를 제작할 때에는 홀을 수직으로 파서 가공하던 것을, 사선으로 가공을 하여 테스트 보드의 소켓 콘택부의 윗면에서 소켓과 연결되는 부분은 기존과 동일한 볼 피치를 유지하되 소켓 콘택부의 밑면으로 갈수록 볼 피치가 커지는 구조로 홀을 가공한다.
따라서 테스트 보드의 제작 시 서브 테스트 보드(소켓 보드)를 추가로 장착하지 않고 반도체 패키지가 장착된 소켓을 테스트 보드 위에 직접 장착 할 수 있도록 하는 것이다.
두 번 째는 소켓 콘택부의 래이어들 각각에 홀을 수직으로 뚫고 홀과 그 윗면의 래이어의 홀 사이를 전도체로 연결하는 것으로서, 이렇게 함으로써 테스트 수행 시 발생 할 수 있는 접촉 불량에 의한 특성 저하 등의 문제들을 해결 할 수 있다.
본 발명이 이루고자하는 기술적 과제는 볼의 피치가 작은 반도체 패키지의 테스트를 용이하게 할 수 있는 반도체 패키지 테스트 보드를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 패키지를 위한 테스트 보드를 나타내는 단면도이다.
도 2는 도 1의 테스트 보드를 위에서 본 평면도이다.
도 3은 도2의 소켓 콘택부의 일부를 확대하여 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 테스트 보드의 소켓 콘택부를 옆에서 바라본 측면도이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 패키지 테스트 보드의 소켓 콘택부를 옆에서 바라본 측면도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 패키지 테스트 보드는 상기 반도체 패키지가 장착되는 소켓이 연결되며, 복수개의 래이어들이 결합된 소켓 콘택부를 구비하고, 상기 소켓 콘택부는 상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지는 것을 특징으로 한다.
또한 상기 소켓 콘택부는 상기 소켓 콘택부의 중심에 있는 홀을 기준으로 하여 상기 소켓 콘택부의 가장자리 방향으로 갈수록 홀들이 상기 소켓 콘택부의 바깥 방향으로 경사지게 파여져 있는 것을 특징으로 한다.
바람직하기로는, 상기 소켓 콘택부는 상기 홀들이 전도체로 채워져 있고 상기 반도체 패키지는 파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 패키지 테스트 보드를 다른 방법으로 설명하면, 상기 반도체 패키지 테스트 보드는 상기 반도체 패키지가 장착되는 소켓이 연결되며, 제 1 내지 제 n 래이어가 순차적으로 층층이 결합된 소켓 콘택부를 구비하고, 상기 제 1 내지 제 n 래이어는 상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지는 것을 특징으로 한다.
또한 상기 제 1 내지 제 n 래이어는 상기 각각의 래이어의 중심에 있는 홀을 기준으로 하여 상기 래이어의 가장자리 방향으로 갈수록 홀들이 상기 래이어의 바깥 방향으로 경사지게 파여져 있는 것을 특징으로 한다.
바람직하기로는, 상기 제 1 내지 제 n 래이어는 상기 홀들이 전도체로 채워져 있으며, 상기 반도체 패키지는 파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체패키지 테스트 보드는, 상기 반도체 패키지가 장착되는 소켓이 연결되며, 복수개의 래이어들이 결합된 소켓 콘택부를 구비하고, 상기 소켓 콘택부는 상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지고, 상기 소켓 콘택부를 구성하는 래이어들중 가장 위쪽의 래이어를 제외한 나머지 래이어들의 홀들의 윗면에 콘택 패턴을 형성하여 상기 콘택 패턴이 위쪽의 래이어의 홀들과 겹치는 부분이 있도록 되어있는 것을 특징으로 한다.
또한 상기 소켓 콘택부는 상기 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지고, 상기 각각의 래이어의 상기 홀들은 수직으로 파여져 있는 것을 특징으로 한다.
바람직하기로는, 상기 소켓 콘택부는 상기 홀들이 전도체로 채워져 있으며 상기 콘택 패턴은 전도체이다. 상기 반도체 패키지는 파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 패키지 테스트 보드를 다른 방법으로 설명하면, 상기 반도체 패키지 테스트 보드는 상기 반도체 패키지가 장착되는 소켓이 연결되며, 제 1 내지 제 n 래이어가 순차적으로 층층이 결합된 소켓 콘택부를 구비하고, 상기 제 1 내지 제 n 래이어는 상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지고, 상기 제 2 내지 제 n 래이어의 홀들의 윗면에 콘택 패턴을 형성하여 상기 콘택 패턴이 위쪽의 래이어의 홀들과 겹치는 부분이 있도록 되어있는 것을 특징으로 한다.
또한 상기 제 1 내지 제 n 래이어는 상기 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지고, 상기 각각의 래이어의 상기 홀들은 수직으로 파여져 있는 것을 특징으로 한다.
바람직하기로는, 상기 제 1 내지 제 n 래이어는 상기 홀들이 전도체로 채워져 있으며 상기 콘택 패턴은 전도체이다. 상기 반도체 패키지는 파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 테스트 보드의 소켓 콘택부를 옆에서 바라본 측면도이다.
도 4를 참조하면, 제 1 실시예에 따른 반도체 패키지 테스트 보드는 반도체 패키지가 장착되는 소켓(미도시)이 연결되며, 복수개의 래이어들(LAN1, LAN2, LAN3 LAN4)이 결합된 소켓 콘택부(210)를 구비하고, 소켓 콘택부(210)는 소켓(미도시)의 핀들이 연결되는 홀들(HNEW) 사이의 피치가 소켓 콘택부(210)의 윗면에서 아래 면으로 갈수록 커진다.
여기서 반도체 패키지는 볼 피치가 매우 적은 파인 비지에이(FBGA : FineBall Grid Array)이다. 래이어들은 여러 개가 결합될 수 있으나, 여기서는 4개의 래이어들(LAN1, LAN2, LAN3 LAN4)로만 소켓 콘택부(210)가 구성되는 것을 예로서 설명한다.
종래의 래이어들(LA1, LA2, LA3, LA4)은 홀(H-OLD)들이 수직으로 파여져 있다. 그러나 본 발명에서는 각각의 래이어(LAN1, LAN2, LAN3 LAN4)에서의 홀(HNEW)들의 위치를 소켓 콘택부(210)의 아래 면으로 갈수록 일정한 각도로 넓혀간다. 이렇게 하면 맨 위쪽의 래이어(LAN1)의 볼 피치(BP)와 맨 아래쪽의 래이어(LAN4)의 볼 피치(BPN)가 차이가 나게 되어 반도체 패키지의 볼 피치가 작아지더라도 테스트 보드 위에 소켓을 직접 장착할 수 있다.
도 4를 참조하여 좀더 상세히 설명하면, 제 1 내지 제 4 래이어(LAN1, LAN2, LAN3 LAN4)를 결합하여 소켓 콘택부(210)를 제작하고 홀(HNEW)을 뚫는다. 이 때 홀(HNEW)을 뚫는 방향을 종전과는 달리 소켓 콘택부(210)의 중심에 있는 홀(HNEW)을 기준으로 하여 소켓 콘택부(210)의 가장자리 방향으로 갈수록 홀(HNEW)들이 소켓 콘택부(210)의 바깥 방향으로 경사지게 파여지도록 한다. 경사의 각도를 무한히 크게 할 수는 없으며 일정한 각도의 제한을 두게된다. 따라서 제 1 내지 제 4 래이어(LAN1, LAN2, LAN3 LAN4)는 각각의 래이어의 중심에 있는 홀(HNEW)을 기준으로 하여 래이어의 가장자리 방향으로 갈수록 홀(HNEW)들이 래이어의 바깥 방향으로 경사지게 파여진다. 홀(HNEW)들을 만든 후 전도체를 이용하여 홀들을 채운다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 패키지 테스트 보드의 소켓 콘택부를 옆에서 바라본 측면도이다.
소켓 콘택부(210)의 래이어들은 복수개이나 여기서는 4개의 래이어들(LAN1, LAN2, LAN3 LAN4)을 구비하는 것으로 한다. 여기서 반도체 패키지는 파인 비지에이(FBGA : Fine Ball Grid Array)이다.
도 5를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 패키지 테스트 보드는, 반도체 패키지가 장착되는 소켓(미도시)이 연결되며, 복수개의 래이어들(LAN1, LAN2, LAN3 LAN4)이 결합된 소켓 콘택부(210)를 구비하고, 소켓 콘택부(210)는 소켓의 핀들이 연결되는 홀(HNEW)들 사이의 피치가 소켓 콘택부(210)의 윗면에서 아래 면으로 갈수록 커지고, 소켓 콘택부(210)를 구성하는 래이어들(LAN1, LAN2, LAN3 LAN4)중 가장 위쪽의 래이어(LAN1)를 제외한 나머지 래이어들(LAN2, LAN3 LAN4)의 홀(HNEW)들의 윗면에 콘택 패턴(CP)을 형성하여 콘택 패턴(CP)이 위쪽의 래이어의 홀(HNEW)들과 겹치는 부분이 있도록 되어있는 것을 특징으로 한다.
종래에는 래이어들(LA1, LA2, LA3 LA4)을 결합하고 홀(H-OLD)을 이용하여 윗면과 아래 면을 관통한 후 홀(H-OLD)에 전도체를 채워 넣었다. 그러나 본 발명의 제 2 실시예 에서는 각각의 래이어(LAN1, LAN2, LAN3 LAN4)에 먼저 홀을 뚫는다. 제 1 실시예 에서는 복수개의 래이어들을 결합한 후에 홀들을 경사지게 뚫었으나, 제 2 실시예 에서는 각각의 래이어(LAN1, LAN2, LAN3 LAN4)에 먼저 홀(HNEW)을 뚫은 후에 이들을 결합한다. 또한 제 2 실시예 에서는 도 5에 나타나 있는 것처럼 홀들을 수직으로 뚫는다. 제 1 래이어(LAN1)의 볼 피치(BP)보다는 제 2 래이어(LAN2)의 볼 피치를 더 크게 하여 홀(HNEW)을 만들고, 제 2 래이어(LAN2)의 볼 피치보다는 제 3 래이어(LAN3)의 볼 피치를 더 크게 하여 홀(HNEW)을 만들고, 동일한 방법으로, 제 3 래이어(LAN3)의 볼 피치 보다는 제 4 래이어(LAN4)의 볼 피치를 더 크게 하여 홀(HNEW)을 만든다. 그리고 제 2 래이어(LAN2)에서 제 4 래이어(LAN4)의 홀(HNEW)들의 위에는 전도체로 콘택 패턴(CP)을 형성하여 윗면의 래이어(LAN1, LAN2, LAN3)의 홀(HNEW)들과 겹치는 부분이 있도록 한다. 이렇게 함으로써 윗면의 래이어의 홀과 아래 면의 래이어의 홀의 접촉이 안정적으로 이루어져 전기적 신호의 전달이 원활하게 이루어질 수 있다.
도 1의 실시예 에서는 홀들을 경사지게 만드는데 있어서 그 경사의 각도에 한계가 있어서 가장 아래 면 래이어(LAN4)의 볼 피치(BPNEW)의 크기에도 한계가 있고, 홀을 경사지게 가공하는 데에도 어려움이 있을 수 있으나, 도 2의 실시예 에서는 홀들을 수직으로 만들므로 가공이 용이하고 래이어를 사용하는 개수에 따라 이론적으로는 가장 아래 면 래이어의 볼 피치(BPNEW)의 크기를 매우 넓게 만들 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 패키지의 테스트 보드는 소켓 콘택부를 구성하는 래이어의 홀들을 가장 윗면의 래이어에서 가장 아래 면의 래이어로 내려 갈수록 볼 피치가 커지는 구조로 홀을 가공하여 반도체 패키지의 테스트 보드의 제작 시 서브 테스트 보드(소켓 보드)를 추가로 장착하지 않고 반도체 패키지가 장착된 소켓을 테스트 보드 위에 직접 장착 할 수 있는 장점이 있다. 또한 소켓 콘택부의 래이어들 각각에 홀을 수직으로 뚫고 홀과 그 윗면의 래이어의 홀 사이를 전도체로 연결함으로써 테스트 수행 시 발생 할 수 있는 접촉 불량에 의한 특성 저하 등의 문제들을 제거할 수 있는 장점이 있다.

Claims (18)

  1. 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서,
    상기 반도체 패키지가 장착되는 소켓이 연결되며, 복수개의 래이어들이 결합된 소켓 콘택부를 구비하고,
    상기 소켓 콘택부는,
    상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  2. 제 1항에 있어서, 상기 소켓 콘택부는,
    상기 소켓 콘택부의 중심에 있는 홀을 기준으로 하여 상기 소켓 콘택부의 가장자리 방향으로 갈수록 홀들이 상기 소켓 콘택부의 바깥 방향으로 경사지게 파여져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  3. 제 1항에 있어서, 상기 소켓 콘택부는,
    상기 홀들이 전도체로 채워져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  4. 제 1항에 있어서, 상기 반도체 패키지는,
    파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 하는 반도체 패키지 테스트 보드.
  5. 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서,
    상기 반도체 패키지가 장착되는 소켓이 연결되며, 제 1 내지 제 n 래이어가 순차적으로 층층이 결합된 소켓 콘택부를 구비하고,
    상기 제 1 내지 제 n 래이어는,
    상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  6. 제 5항에 있어서, 상기 제 1 내지 제 n 래이어는,
    상기 각각의 래이어의 중심에 있는 홀을 기준으로 하여 상기 래이어의 가장자리 방향으로 갈수록 홀들이 상기 래이어의 바깥 방향으로 경사지게 파여져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  7. 제 5항에 있어서, 상기 제 1 내지 제 n 래이어는,
    상기 홀들이 전도체로 채워져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  8. 제 5항에 있어서, 상기 반도체 패키지는,
    파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 하는 반도체 패키지 테스트 보드.
  9. 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서,
    상기 반도체 패키지가 장착되는 소켓이 연결되며, 복수개의 래이어들이 결합된 소켓 콘택부를 구비하고,
    상기 소켓 콘택부는,
    상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지고,
    상기 소켓 콘택부를 구성하는 래이어들중 가장 위쪽의 래이어를 제외한 나머지 래이어들의 홀들의 윗면에 콘택 패턴을 형성하여 상기 콘택 패턴이 위쪽의 래이어의 홀들과 겹치는 부분이 있도록 되어있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  10. 제 9항에 있어서, 상기 소켓 콘택부는,
    상기 홀들 사이의 피치가 상기 소켓 콘택부의 윗면에서 아랫면으로 갈수록 커지고, 상기 각각의 래이어의 상기 홀들은 수직으로 파여져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  11. 제 9항에 있어서, 상기 소켓 콘택부는,
    상기 홀들이 전도체로 채워져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  12. 제 9항에 있어서, 상기 반도체 패키지는,
    파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 하는 반도체 패키지 테스트 보드.
  13. 제 9항에 있어서, 상기 콘택 패턴은,
    전도체인 것을 특징으로 하는 반도체 패키지 테스트 보드.
  14. 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서,
    상기 반도체 패키지가 장착되는 소켓이 연결되며, 제 1 내지 제 n 래이어가 순차적으로 층층이 결합된 소켓 콘택부를 구비하고,
    상기 제 1 내지 제 n 래이어는,
    상기 소켓의 핀들이 연결되는 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지고,
    상기 제 2 내지 제 n 래이어의 홀들의 윗면에 콘택 패턴을 형성하여 상기 콘택 패턴이 위쪽의 래이어의 홀들과 겹치는 부분이 있도록 되어있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  15. 제 14항에 있어서, 상기 제 1 내지 제 n 래이어는,
    상기 홀들 사이의 피치가 상기 제 1 래이어에서 상기 제 n 래이어로 갈수록 커지고, 상기 각각의 래이어의 상기 홀들은 수직으로 파여져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  16. 제 14항에 있어서, 상기 제 1 내지 제 n 래이어는,
    상기 홀들이 전도체로 채워져 있는 것을 특징으로 하는 반도체 패키지 테스트 보드.
  17. 제 14항에 있어서, 상기 반도체 패키지는,
    파인 비지에이(FBGA : Fine Ball Grid Array)인 것을 특징으로 하는 반도체 패키지 테스트 보드.
  18. 제 14항에 있어서, 상기 콘택 패턴은,
    전도체인 것을 특징으로 하는 반도체 패키지 테스트 보드.
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