KR102315536B1

KR102315536B1 - 검사소켓 및 그 제조방법

Info

Publication number: KR102315536B1
Application number: KR1020210115500A
Authority: KR
Inventors: 하병호; 하준호
Original assignee: 하병호; 하준호
Priority date: 2021-08-31
Filing date: 2021-08-31
Publication date: 2021-10-21

Abstract

본 발명은 반도체 칩 패키지 등과 같은 피검사 디바이스를 검사하기 위한 검사소켓 및 그 제조방법에 관한 것으로, 상세하게는, 상하로 분리되고 볼팅 조립되는 금속블록을 이용하여 베이스를 구성하고, 상기 베이스 내에 피검사 디바이스와 테스트 보드를 연결하는 접촉소자가 삽입되는 비아홀들 중 전원(파워) 및 신호핀이 삽입되는 전원 및 신호홀의 내면에 선택적으로 아노다이징 처리를 통해 금속 산화막을 형성하고, 비아홀을 형성하기 위한 드릴공정시 발생하는 비아홀의 상부(또는 하부) 모서리 부위에서의 손상에 의한 절연 손실을 보상하여 접촉소자들 사이를 안정적으로 차폐하여 신호간섭에 의한 신호손실을 최소화할 수 있는 검사소켓 및 그 제조방법에 관한 것이다.

Description

검사소켓 및 그 제조방법{INSPECTION SOCKET AND MANUFACTURING METHOD THEREOF}

일반적으로 반도체 제조공정을 통해 제조된 반도체 칩 패키지는 전자기기의 소형화, 대용량화 및 고속화 추세에 따라 기존에 주로 사용된 접속용 리드(lead)를 대체하여 솔더 볼(solder ball), 솔더 범프(solder bump), 솔더 페이스트(solder past)를 사용한 다양한 패키지(BGA(Ball Grid Array), LGA(Land Grid Array), QFN(Quad Flat No-lead), QFP(Quad Flat Package) 등) 구조가 개발되어 상용화되고 있다.

이러한 반도체 칩 패키지는 제품의 신뢰성을 확인하기 위해 각종 검사공정을 거치게 된다. 반도체 칩 패키지의 검사공정으로는 모든 단자를 검사신호를 발생하는 회로, 가령 DUT(Device Under Test)의 메인보드(PCB)와 연결하여 반도체 패키지의 정상적인 동작과 성능여부를 검사하는 전기적 고성능검사(Function test)와, 반도체 패키지의 기본적인 성능과 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체 칩 패키지의 수명과 결함여부를 검사하는 번-인 테스트(Burn-In Test)가 있다.

반도체 칩 패키지 검사공정에는 테스트 신호를 제공하는 DUT의 메인보드와 반도체 패키지를 전기적으로 연결하여 반도체 칩 패키지를 검사하는 검사소켓(test socket)이 사용된다. 검사소켓은 반도체 칩 패키지와 DUT의 메인보드 사이에 설치되고, 압축접촉방식을 이용한 접촉소자들을 매개로 반도체 칩 패키지에 테스트 신호를 전달하는 구조로 이루어져 있다. 이때, 상기 접촉소자로는 포고핀(pogo pin)을 이용한 포고타입(pogo type)과, 가압 도전성 고무(Pressure Conductive Rubber, PCR)를 이용한 러버타입(rubber type)과, 프레스 핀(Press pin) 등이 주로 사용된다.

그러나, 종래기술에 따른 검사소켓은 고주파용 반도체 칩 패키지 검사시 신호 간섭이 발생할 수 있다. 즉, 고주파용 반도체 칩 패키지는 반도체 패키지의 소형화, 대용량화 및 고속화로 인해 단자 간의 배열이 매우 좁은 간격으로 이루어지기 때문에 베이스를 통해 접촉소자들 사이를 분리하더라도 고속으로 신호를 처리하는 과정에서 조밀하게 배치된 접촉소자들을 통해 전달되는 신호 간에 간섭이 일어날 수 있다.

이와 같이 고주파용 반도체 칩 패키지 검사시 접촉소자들 사이의 신호 간섭을 줄이기 위한 일례로 접촉소자들 중 접지용 접촉소자의 크기(직경)를 줄여 접지용 접촉소자와 접지홀 사이에 에어 갭(air gap)을 형성하는 방법이 사용되고 있으나, 이러한 방법은 검사소켓의 제조 및 조립공정이 복잡해지는 문제를 야기할 수 있다.

또한, 고주파용 반도체 칩 패키지를 검사소켓을 이용하여 검사하는 과정에서 발생하는 신호간섭을 개선하기 위한 다른 예로 접촉소자의 길이를 짧게 구성할 수도 있으나, 이 경우에는 압축접촉을 해야하는 핀의 특성상 기계적 및 물리적인 한계가 있고, 접촉하중 저하 및 접촉저항 증가로 인해 핀의 수명을 단축시킬 수 있다. 무엇보다도 인접한 접촉소자들로부터 발생하는 간섭신호에 대한 영향을 받게 된다.

한편, 종래기술에 따른 검사소켓에서는 드릴을 이용하여 베이스에 비아홀을 형성하는 드릴공정시 드릴 칼날의 각도로 인해 비아홀의 상 또는 하부 모서리 부위가 움푹 파이는 현상이 발생하고, 이로 인해, 비아홀의 상 또는 하부 모서리 부위에서 절연성이 저하되어 접촉소자들 간의 신호간섭을 유발시키는 원인이 될 수 있다.

KR 10-0833637 B1, 2008. 05. 23., "검사 유닛" KR 10-0638694 B1, 2006. 10. 19., "검사용 동축 프로브 및 그것을 이용한 검사 유닛" KR 10-2008-0024084 A, 2008. 03. 17., "검사용 소켓" KR 10-2103746 B1, 2020. 04. 17., "고주파(RF) 반도체 기기의 테스트 소켓"

따라서, 본 발명은 고주파용 반도체 칩 패키지 등과 같이 고속동작이 요구되는 피검사 디바이스의 검사공정시 접촉소자로 기능하는 전원 및 신호핀과, 접지핀의 크기를 다르게 형성하지 않고서도 접촉소자들 사이를 안정적으로 차폐하여 신호손실을 최소화함으로써 출하검사의 질을 높여 검사품질을 향상시키고, 종래에 비해 조립공정을 단순화시켜 조립성을 향상시킬 수 있는 검사소켓 및 그 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 드릴공정으로 인해 비아홀의 상부(또는 하부) 모서리 부위에서의 손실을 보강하여 절연특성을 개선함으로써 고품질 검사소켓의 재현성과 양산성을 향상시켜 우수한 경쟁력을 갖는 검사소켓 및 그 제조방법을 제공하는데 다른 목적이 있다.

따라서, 본 발명은 상기한 목적들을 달성하기 위한 해결수단으로서, 금속블록으로 이루어지고, 복수 개의 제1 비아홀이 상하로 형성된 하부 플레이트; 금속블록으로 이루어지고, 상기 하부 플레이트의 상부에 적층된 상태에서 상기 제1 비아홀과 상하로 정렬되는 복수 개의 제2 비아홀이 상하로 형성된 상부 플레이트; 상기 하부 플레이트의 하면에 형성되고, 상기 제1 비아홀과 상하로 정렬되도록 상기 제1 비아홀보다 작은 직경으로 복수 개의 제1 관통홀이 형성되어 상기 제1 비아홀을 형성하기 위한 드릴공정시 손실되는 상기 제1 비아홀의 모서리 부위를 보상하는 제1 보상 절연막; 상기 상부 플레이트의 상면에 형성되고, 상기 제2 비아홀과 상하로 정렬되도록 상기 제2 비아홀보다 작은 직경으로 복수 개의 제2 관통홀이 형성되어 상기 제2 비아홀을 형성하기 위한 드릴공정시 손실되는 상기 제2 비아홀의 모서리 부위를 보상하는 제2 보상 절연막; 및 상기 제1 및 제2 비아홀의 내부에 설치되고 상단과 하단이 상기 제1 및 제2 관통홀을 통해 돌출되어 상기 상부 플레이트의 상부에 배치되는 피검사 디바이스의 단자와 상기 하부 플레이트의 하부에 배치되는 테스트 보드의 패드 사이에 전원 및 신호를 전달하는 전원 및 신호핀과 접지핀을 포함하는 복수 개의 접촉소자를 포함하고, 상기 제1 및 제2 비아홀들 중 상기 접지핀이 삽입되는 접지홀을 제외한 상기 전원 및 신호핀이 삽입되는 전원 및 신호홀의 내면에는 아노다이징 공정을 통해 금속 산화막이 형성된 것을 특징으로 하는 검사소켓을 제공한다

또한, 상기 전원 및 신호홀과, 상기 접지홀은 행열방향으로 1개씩 또는 복수 개씩 규칙적으로 반복 배열되거나 비규칙적으로 반복 배열된 것을 특징으로 할 수 있다.

또한, 상기 금속블록은 알루미늄 재질로 이루어진 알루미늄 블록이고, 상기 아노다이징 공정을 통해 형성되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 할 수 있다.

또한, 본 발명은 상기한 목적들을 달성하기 위한 다른 해결수단으로서, 하부 플레이트와 상부 플레이트를 각각 형성하는 과정; 상기 하부 플레이트와 상기 상부 플레이트가 분리된 상태로 내부에 접촉소자를 삽입시키는 과정; 상기 하부 플레이트와 상기 상부 플레이트를 조립하여 베이스를 형성하는 과정을 포함하고, 상기 하부 플레이트와 상기 상부 플레이트는 각각 금속블록의 일면에 절연체를 접합하는 과정; 상기 금속블록에 대해 1차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하는 전원 및 신호홀을 형성하고, 상기 절연체에는 상기 전원 및 신호홀에 비해 작은 직경을 가지고 상기 전원 및 신호홀과 상하로 정렬된 관통홀을 형성하는 과정; 상기 전원 및 신호홀의 내면에 아노다이징 공정을 실시하여 금속 산화막을 형성하는 과정; 및 상기 금속블록에 대해 2차 드릴공정을 실시하여 상기 전원 및 신호홀과 나란하고 상기 전원 및 신호홀과 동일한 직경을 갖는 접지홀을 형성하고, 상기 절연체는 상기 접지홀과 상하로 정렬되고 상기 접지홀에 비해 작은 직경을 갖는 관통홀을 형성하는 과정을 통해 형성하는 것을 특징으로 하는 검사소켓의 제조방법을 제공한다.

또한, 본 발명은 상기한 목적들을 달성하기 위한 또 다른 해결수단으로서, 하부 플레이트와 상부 플레이트를 형성하는 과정; 상기 하부 플레이트와 상기 상부 플레이트가 분리된 상태로 내부에 접촉소자를 삽입시키는 과정; 상기 하부 플레이트와 상기 상부 플레이트를 조립하여 베이스를 형성하는 과정을 포함하고, 상기 하부 플레이트와 상기 상부 플레이트를 형성하는 과정은 각각 금속블록에 대해 1차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하는 전원 및 신호홀을 형성하는 과정; 상기 전원 및 신호홀의 내면에 아노다이징 공정을 실시하여 금속 산화막을 형성하는 과정; 상기 금속블록에 대해 2차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하고 상기 전원 및 신호홀과 나란하며 상기 전원 및 신호홀과 동일한 직경을 갖는 접지홀을 형성하는 과정; 상기 금속블록의 일면에 절연필름을 접합 및 경화시키는 과정; 및 상기 절연필름에 대해 레이저 가공 또는 드릴공정을 실시하여 상기 전원 및 신호홀에 비해 작은 직경을 가지고 상기 전원 및 신호홀, 상기 접지홀과 상하로 각각 정렬된 관통홀을 형성하는 과정을 통해 형성하는 것을 특징으로 하는 검사소켓의 제조방법을 제공한다.

또한, 상기 전원 및 신호홀과, 상기 접지홀은 행열방향으로 1개씩 또는 복수 개씩 규칙적으로 반복 형성하거나, 비규칙적으로 반복 형성하고, 상기 금속블록은 알루미늄 재질로 이루어진 알루미늄 블록이고, 상기 아노다이징 공정을 통해 형성되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 할 수 있다.

또한, 본 발명은 상기한 목적들을 달성하기 위한 또 다른 해결수단으로서, 상기한 검사소켓의 제조방법으로 제조된 것을 특징으로 하는 검사소켓을 제공한다.

이상에서 설명한 바와 같이, 본 발명에 따른 검사소켓에 따르면, 베이스 내에 피검사 디바이스와 테스트 보드를 연결하는 접촉소자가 삽입되는 비아홀들 중 전원 및 신호핀이 삽입되는 전원 및 신호홀의 내면에 선택적으로 아노다이징 처리를 통해 금속 산화막을 형성함으로써 피검사 디바이스의 검사공정시 접촉소자로 기능하는 전원 및 신호핀과, 접지핀의 크기를 다르게 형성하지 않고서도 접촉소자들 사이를 안정적으로 차폐하여 신호손실을 최소화하여 출하검사의 질을 높여 검사품질을 향상시킬 수 있다.

또한, 본 발명에 따른 검사소켓에 따르면, 각각 금속블록, 즉 알루미늄 블록으로 이루어진 하부 플레이트와 상부 플레이트를 볼팅을 통해 상호 적층시켜 베이스를 형성함으로써 종래에 비해 조립공정을 단순화시켜 조립성을 향상시킬 수 있다.

또한, 본 발명에 따른 검사소켓에 따르면, 하부 플레이트와 상부 플레이트로 이루어진 베이스에 비아홀을 형성하기 위한 드릴공정시 발생하는 손실 부위에 보상 절연막을 형성하여 절연 손실을 보상함으로써 접촉소자들 간의 신호손실을 최소화할 수 있다.

도 1은 본 발명의 실시예에 따른 검사소켓의 사시도.
도 2는 도 1에 도시된 검사소켓의 분해 사시도.
도 3은 도 1에 도시된 검사소켓의 단면도.
도 4는 본 발명에 따른 비아홀 배치구조의 일례를 위에서 바라본 도면.
도 5는 본 발명의 실시예에 따른 검사소켓의 제조방법의 공정도.
도 6은 본 발명의 다른 실시예에 따른 검사소켓의 제조방법의 공정도.

본 발명의 이점 및 특징, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예로 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다.

또한, 명세서 전체에 걸쳐 동일 참조부호는 동일한 구성요소를 지칭한다. 그리고, 본 명세서에서 언급된 용어들은 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, '포함(또는, 구비)한다'로 언급된 구성 요소 및 동작은 하나 이상의 다른 구성요소 및 동작의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 첨부된 도면들을 참조하여 본 발명의 기술적 특징을 구체적으로 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 검사소켓을 도시한 사시도이고, 도 2는 도 1에 도시된 검사소켓의 분해 사시도이고, 도 3은 도 1에 도시된 검사소켓의 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 검사소켓(10)은 금속블록으로 이루어진 베이스(11)와, 베이스(11)를 관통하도록 배치된 접촉소자(12)를 포함한다.

접촉소자(12)는 피검사 디바이스의 단자들(신호단자와 전원단자를 포함하는 입출력단자들)과 검사장치의 테스트 보드(1)의 패드(1a), 가령 DUT(Device Under Test)의 메인보드의 패드들을 연결하는 연결소자로서, 압축 접촉소자인 프로브핀이나 포고핀 등을 사용할 수 있으며, 이외에도, 공지된 다양한 접촉소자를 사용할 수 있다.

즉, 접촉소자(12)는 베이스(11) 내에 배치되어 피검사 디바이스의 단자와 테스트 보드(1)의 패드(1a) 사이의 신호 또는 전원을 전달하기 위해 전도성 재질로 이루어지며, 그 형상은 제한을 두지 않고 다양한 구조를 갖는 접촉소자를 사용한다. 바람직하게는 프로브핀이나 포고핀과 같이 압축 접촉소자는 모두 사용할 수 있다.

이러한 접촉소자(12)는 전원을 전달하는 전원핀과 신호를 전달하는 신호핀(12a), 그리고 접지에 연결되는 접지핀(12b)을 포함한다. 전원 및 신호핀(12a)과 접지핀(12b)은 전송되는 신호가 다르기 때문에 크기(직경 또는 길이)가 다를 수 있으나, 본 발명에서는 조립성을 개선하기 위해 동일한 크기로 형성한다. 이때, 전원 및 신호핀(12a)은 압축 접촉이 가능한 프로브핀이나 포고핀 중 어느 하나로 이루어질 수 있다.

베이스(11)는 도 2와 같이, 금속블록, 가령 알루미늄 블록으로 각각 이루어진 하부 플레이트(111)와 상부 플레이트(112)가 상하로 볼팅 조립된 구조로 이루어진다.

하부 플레이트(111)에는 상하로 관통되고 접촉소자(12)의 하부가 삽입되는 제1 비아홀(h1)이 형성되고, 상부 플레이트(11)에는 상하로 관통되고 접촉소자(12)의 상부가 삽입되는 제2 비아홀(h2)이 형성된다. 제1 및 제2 비아홀(h1, h2)은 상하로 정렬된다.

도 4는 본 발명에 따른 제1 및 제2 비아홀 배치구조의 일례를 설명하기 위해 도시한 도면이다.

도 4와 같이, 제1 및 제2 비아홀(h1, h2)은 일례로 하부 플레이트(111)와 상부 플레이트(112)의 중앙에 다행다열(M×N, M과 N은 자연수)로 복수 개가 형성되고, 하부 플레이트(111)와 상부 플레이트(112)가 상하로 적층된 상태에서 상하로 정렬된다.

이러한 제1 및 제2 비아홀(h1, h2)은 내부에 삽입되는 접촉소자들의 기능에 따라 전원을 전달하는 전원핀이 삽입되는 전원홀과, 신호(데이터)를 전송하는 신호핀(12a)이 삽입되는 신호홀(hS)과, 접지핀(12b)이 내부에 삽입되는 접지홀(hG)을 포함한다. 이하, 전원홀과 신호홀은 설명의 편의를 위해 전원 및 신호홀(hS)로 명명한다

전원 및 신호홀(hS)과 접지홀(hG)은 피검사 디바이스에 구비된 단자의 배치와 갯수에 대응하여 다양한 형태로 형성될 수 있다. 가령, 도 7과 같은 다행다열 형태로 형성된 구조에서는 행열방향(가로 및 세로방향)으로 서로 교번적으로 형성될 수 있다. 즉, 본 발명에서 전원 및 신호홀(hS)과 접지홀(hG)은 행열방향으로 1개씩 또는 복수 개씩 규칙적으로 반복 배열되거나 비규칙적으로 반복 배열될 수 있다.

그리고, 제1 및 제2 비아홀(h1, h2) 중 접지홀(hG)을 제외한 전원 및 신호홀(hS)의 내면에는 아노다이징을 통해 선택적으로 알루미늄 산화막(O)이 형성된다. 선택적으로 전원 및 신호홀(hS)의 내면에 형성된 알루미늄 산화막(0)은 전원 및 신호핀들(12a) 간의 간섭을 차단하여 전원 및 신호핀(12a) 간의 신호간섭을 최소화할 수 있다.

도 4에서는 접지홀(hG)이 행열방향으로 전원 및 신호홀(hS) 마다 하나씩 배치되어 있으나, 이는 일례로서, 피검사 디바이스에 구비된 단자의 배치구조, 즉 사용자의 요청에 따라 전원 및 신호홀(hS) 2개 또는 그 이상의 개수 마다 접지홀(hG)은 하나 혹은 그 이상의 개수가 배치될 수 있으며, 그 배치 형태는 제한을 두지 않는다.

한편, 하부 플레이트(111)의 일면, 즉 하면에는 제1 보상 절연막(111a)이 접합 형성되고, 상부 플레이트(112)의 상면에는 제2 보상 절연막(112a)이 접합 형성된다.

제1 보상 절연막(111a)은 하부 플레이트(111)에 제1 비아홀(h1)을 형성하기 위한 드릴공정시 제1 비아홀(h1)의 하부(또는 상부) 모서리 부위에서의 손실을 보상하고, 제2 보상 절연막(112a)은 상부 플레이트(112)에 제2 비아홀(h2)을 형성하기 위한 드릴공정시 제2 비아홀(h2)의 상부(또는 하부) 모서리 부위에서의 손실을 보상한다.

제1 및 제2 보상 절연막(111a, 112a)에는 제1 및 제2 비아홀(h1, h2)에 각각 대응하여 이들과 상하로 정렬되도록 제1 및 제2 관통홀(도면부호 미표시)이 형성된다. 즉, 상기 제1 및 제2 관통홀은 제1 및 제2 비아홀(h1, h2)와 연통하도록 형성된다.

이러한 제1 및 제2 보상 절연막(111a, 112a)은 예를 들어, PEI(Polyetherimide), PTFE(Polytetrafluoroethylene) 등의 절연수지, 엔지니어링 플라스틱 등과 같은 절연체, 또는 비전도성 세라믹 등과 같은 절연체로 이루어질 수 있으며, 이외에도 공지되어 있는 다양한 비전도성 절연체들은 모두 사용할 수 있다.

도 5는 본 발명의 실시예에 따른 검사소켓의 제조방법을 설명하기 위해 공정 순서를 순차적으로 도시한 공정도로서, 설명의 편의를 위해 일례로 상부 플레이트의 제조과정을 도시하였으며, 하부 플레이트 또한 이와 동일한 방법으로 제조할 수 있다.

도 5의 (a) 및 (b)를 참조하면, 금속블록, 예를 들어 알루미늄 블록(Ab)을 준비한 후 표면을 개질하고, 그 일면에 절연체, 예를 들어 PEI(I)를 일정 두께로 접합한다.

이어서, 도 5의 (c)와 같이, 대경 1차 드릴공정을 통해 알루미늄 블록(Ab')을 천공하여 알루미늄 블록(Ab')에 전원 및 신호홀(hS)을 형성하고, 소경 가공공정(레이터 가공 또는 드릴공정)으로 PEI(I')를 천공하여 전원 및 신호홀(hS)과 정렬되는 관통홀(a)을 형성한다. 이때, 관통홀(a)은 전원 및 신호홀(hS)에 비해 작은 직경으로 형성한다. 예를 들어, 전원 및 신호홀(hS)은 0.35mm 정도의 직경으로 형성할 수 있다.

한편, 본 발명에서 대경 1차 드릴공정과 소경 가공공정의 순서는 변경될 수 있다.

이때, 도 5의 (c)에서 진행되는 소경 가공 및 대경 1차 드릴공정은 2차 드릴공정을 통해 알루미늄 블록(Ab')을 먼저 천공하여 전원 및 신호홀(hS)을 형성한 후, 소경 가공, 예를 들면, 레이저나 소경 드릴공정을 통해 PEI(I')를 천공할 수도 있다.

이어서, 도 5의 (d)와 같이, 알루미늄 블록(Ab')에 대해 아노다이징 공정을 실시하여 도 5의 (c)에서 형성된 전원 및 신호홀(hS)의 내면에 알루미늄 산화막(O)을 형성한다.

이어서, 도 5의 (e)와 같이, 대경 2차 드릴공정을 통해 알루미늄 블록(Ab'')을 천공하여 알루미늄 블록(Ab'')에 전원 및 신호홀(hS)과 동일한 직경을 갖는 접지홀(hG)을 형성하고, 소경 가공공정으로 PEI(I'')를 천공하여 접지홀(hG)과 정렬되는 관통홀(a1)을 형성한다. 이때, 관통홀(a1)은 접지홀(hG)에 비해 작은 직경으로 형성한다.

이때, 도 5의 (e)에서 진행되는 소경 가공 및 대경 2차 드릴공정은 2차 드릴공정을 통해 알루미늄 블록(Ab'')을 먼저 천공하여 접지홀(hG)을 형성한 후, 소경 가공, 예를 들면, 레이저 가공이나 소경 드릴공정을 통해 PEI(I'')를 천공할 수도 있다.

도 5의 (c) 및 도 5의 (e)의 소경 가공 및 대경 드릴공정에서는 대경 드릴공정시 PEI가 간섭되지 않도록 하기 위해 알루미늄 블록(Ab', Ab'')을 하부에서 상부로 대경 드릴공정을 먼저 진행한 후 PEI(I', I'')에 대해 소경 가공을 진행할 수 있다. 또는, PEI(I', I'')를 상부에서 소경 가공을 먼저 진행하여 소경의 홀을 형성한 후 대경 드릴공정을 알루미늄 블록(Ab', Ab'')을 하부에서 상부로 진행할 수도 있다.

도 5의 (a)와 (e)와 같은 방법으로 상부 플레이트(112)에 보상 절연막(14)을 접합하고 제2 비아홀(h2)을 형성한다. 그리고, 동일한 방법으로, 하부 플레이트(111)에 보상 절연막(13)을 접합하고 제1 비아홀(h1)을 형성한다. 이렇게 형성된 하부 플레이트(111)와 상부 플레이트(112)는 볼팅 공정으로 조립하여 베이스(11)를 형성한다.

도 6은 본 발명의 다른 실시예에 따른 검사소켓의 제조방법을 설명하기 위해 공정 순서를 순차적으로 도시한 공정도로서, 설명의 편의를 위해 일례로 상부 플레이트의 제조과정을 도시하였으며, 하부 플레이트 또한 이와 동일한 방법으로 제조할 수 있다.

도 6의 (a) 및 (b)를 참조하면, 알루미늄 블록(Ab-1)의 표면을 개질한 후 대경 1차 드릴공정을 통해 실시하여 알루미늄 블록(Ab')을 천공하여 전원 및 신호홀(hS)을 형성한다.

이어서, 도 6의 (c)와 같이, 아노다이징 공정을 실시하여 전원 및 신호홀(hS)의 내면에 알루미늄 산화막(O)을 형성한다.

이어서, 도 6의 (d)와 같이, 대경 2차 드릴공정을 실시하여 알루미늄 블록(Ab-1')에 전원 및 신호홀(hS)과 나란하고 동일한 직격으로 접지홀(hG)을 형성한다.

이어서, 도 6의 (e)와 같이, 절연필름으로 PEI 필름(If)을 접합한 후 경화한다.

이어서, 도 6의 (f)와 같이, 레이저 가공 또는 드릴공정을 실시하여 전원 및 신호홀(hS)과 접지홀(hG)과 각각 정렬되도록 PEI 필름(If')에 관통홀(a-1)을 형성한다. 이때, 관통홀(a-1)은 전원 및 신호홀(hS)과 접지홀(hG) 보다 작은 직경, 예를 들면, 0.15mm로 형성한다.

도 6의 (a)와 (f)와 같은 방법으로 상부 플레이트(112)에 제2 보상 절연막(112a)을 접합하고 제2 비아홀(h2)을 형성하고, 동일한 방법으로, 하부 플레이트(111)에 제1 보상 절연막(111a)을 접합하고 제1 비아홀(h1)을 형성한다. 이렇게 형성된 하부 플레이트(111)와 상부 플레이트(112)는 볼팅 공정하여 베이스(11)를 형성한다.

도 5 또는 도 6과 같은 방법으로 하부 플레이트(111)와 상부 플레이트(112)가 완성되면, 하부 플레이트(111)와 상부 플레이트(112) 사이를 통해 제1 및 제2 비아홀(h1, h2) 내부로 접촉소자(12)를 삽입시킨 후 볼팅하여 검사소켓(10)의 조립을 완성한다.

한편, 본 발명의 실시예에 따른 검사소켓(10)을 이용하는 검사하는 피검사 디바이스는 반도체 칩 패키지로서, 복수 개의 단자를 구비한다. 이외에도, 상기 반도체 칩 패키지는 BGA(Ball Grid Array), LGA(Land Grid Array), QFN(Quad Flat No-lead) 등의 구조로 이루어질 수 있다. 그리고, 검사장치로서, 가령 테스트 보드(1)에는 반도체 칩 패키지의 단자에 대응하여 복수 개의 패드(1a)가 형성되어 있다.

이러한 구성을 통해 본 발명의 실싯예에 따른 검사소켓은 베이스 내에 피검사 디바이스와 테스트 보드를 연결하는 접촉소자가 삽입되는 비아홀들 중 전원 및 신호핀이 삽입되는 전원 및 신호홀의 내면에 선택적으로 아노다이징 처리를 통해 금속 산화막을 형성한다. 또한, 드릴공정시 발생하는 비아홀의 모서리 부위에 보상 절연막을 형성하여 절연 손실을 보상하여 접촉소자들 사이를 안정적으로 차폐하여 신호손실을 최소화할 수 있다.

이상에서와 같이 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아니다. 이처럼 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 본 발명의 실시예의 결합을 통해 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

1 : 테스트 보드
1a : 패드
10 : 검사소켓
11 : 베이스
12 : 접촉소자
12a : 전원 및 신호핀
12b : 접지핀
111 : 하부 플레이트
111a : 제1 보상 절연막
112 : 상부 플레이트
112a : 제2 보상 절연막
h1 : 제1 비아홀
h2 : 제2 비아홀
O : 알루미늄 산화막
hG : 접지홀
hS : 전원 및 신호홀
Ab, Ab', Ab'', Ab-1, Ab-1', Ab-1'' : 알루미늄 블록
I, I', I'' : 절연체
If, If' : 절연필름
a, a1, a-1 : 관통홀

Claims

금속블록으로 이루어지고, 복수 개의 제1 비아홀이 상하로 형성된 하부 플레이트;
금속블록으로 이루어지고, 상기 하부 플레이트의 상부에 적층된 상태에서 상기 제1 비아홀과 상하로 정렬되는 복수 개의 제2 비아홀이 상하로 형성된 상부 플레이트;
상기 하부 플레이트의 하면에 형성되고, 상기 제1 비아홀과 상하로 정렬되도록 상기 제1 비아홀보다 작은 직경으로 복수 개의 제1 관통홀이 형성되어 상기 제1 비아홀을 형성하기 위한 드릴공정시 손실되는 상기 제1 비아홀의 모서리 부위를 보상하는 제1 보상 절연막;
상기 상부 플레이트의 상면에 형성되고, 상기 제2 비아홀과 상하로 정렬되도록 상기 제2 비아홀보다 작은 직경으로 복수 개의 제2 관통홀이 형성되어 상기 제2 비아홀을 형성하기 위한 드릴공정시 손실되는 상기 제2 비아홀의 모서리 부위를 보상하는 제2 보상 절연막; 및
상기 제1 및 제2 비아홀의 내부에 설치되고 상단과 하단이 상기 제1 및 제2 관통홀을 통해 돌출되어 상기 상부 플레이트의 상부에 배치되는 피검사 디바이스의 단자와 상기 하부 플레이트의 하부에 배치되는 테스트 보드의 패드 사이에 전원 및 신호를 전달하는 전원 및 신호핀과 접지핀을 포함하는 복수 개의 접촉소자; 를 포함하고,
상기 제1 및 제2 비아홀들 중 상기 접지핀이 삽입되는 접지홀을 제외한 상기 전원 및 신호핀이 삽입되는 전원 및 신호홀의 내면에는 아노다이징 공정을 통해 금속 산화막이 형성된 것을 특징으로 하는 검사소켓.
제 1 항에 있어서,
상기 전원 및 신호홀과, 상기 접지홀은 행열방향으로 1개씩 또는 복수 개씩 규칙적으로 반복 배열되거나 비규칙적으로 반복 배열된 것을 특징으로 하는 검사소켓.
제 1 항에 있어서,
상기 금속블록은 알루미늄 재질로 이루어진 알루미늄 블록이고, 상기 아노다이징 공정을 통해 형성되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 하는 검사소켓.
하부 플레이트와 상부 플레이트를 각각 형성하는 과정;
상기 하부 플레이트와 상기 상부 플레이트가 분리된 상태로 내부에 접촉소자를 삽입시키는 과정;
상기 하부 플레이트와 상기 상부 플레이트를 조립하여 베이스를 형성하는 과정; 을 포함하고,
상기 하부 플레이트와 상기 상부 플레이트는 각각,
금속블록의 일면에 절연체를 접합하는 과정;
상기 금속블록에 대해 1차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하는 전원 및 신호홀을 형성하고, 상기 절연체에는 상기 전원 및 신호홀에 비해 작은 직경을 가지고 상기 전원 및 신호홀과 상하로 정렬된 관통홀을 형성하는 과정;
상기 전원 및 신호홀의 내면에 아노다이징 공정을 실시하여 금속 산화막을 형성하는 과정; 및
상기 금속블록에 대해 2차 드릴공정을 실시하여 상기 전원 및 신호홀과 나란하고 상기 전원 및 신호홀과 동일한 직경을 갖는 접지홀을 형성하고, 상기 절연체는 상기 접지홀과 상하로 정렬되고 상기 접지홀에 비해 작은 직경을 갖는 관통홀을 형성하는 과정;
을 통해 형성하는 것을 특징으로 하는 검사소켓의 제조방법.
하부 플레이트와 상부 플레이트를 형성하는 과정;
상기 하부 플레이트와 상기 상부 플레이트가 분리된 상태로 내부에 접촉소자를 삽입시키는 과정;
상기 하부 플레이트와 상기 상부 플레이트를 조립하여 베이스를 형성하는 과정; 을 포함하고,
상기 하부 플레이트와 상기 상부 플레이트를 형성하는 과정은 각각,
금속블록에 대해 1차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하는 전원 및 신호홀을 형성하는 과정;
상기 전원 및 신호홀의 내면에 아노다이징 공정을 실시하여 금속 산화막을 형성하는 과정;
상기 금속블록에 대해 2차 드릴공정을 실시하여 상기 금속블록을 상하로 관통하고 상기 전원 및 신호홀과 나란하며 상기 전원 및 신호홀과 동일한 직경을 갖는 접지홀을 형성하는 과정;
상기 금속블록의 일면에 절연필름을 접합 및 경화시키는 과정; 및
상기 절연필름에 대해 레이저 가공 또는 드릴공정을 실시하여 상기 전원 및 신호홀에 비해 작은 직경을 가지고 상기 전원 및 신호홀, 상기 접지홀과 상하로 각각 정렬된 관통홀을 형성하는 과정;
을 통해 형성하는 것을 특징으로 하는 검사소켓의 제조방법.
제 5 항에 있어서,
상기 전원 및 신호홀과, 상기 접지홀은 행열방향으로 1개씩 또는 복수 개씩 규칙적으로 반복 형성하거나, 비규칙적으로 반복 형성하고, 상기 금속블록은 알루미늄 재질로 이루어진 알루미늄 블록이고, 상기 아노다이징 공정을 통해 형성되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 하는 검사소켓의 제조방법.
제 4 항 내지 제 6 항 중 어느 한 항의 검사소켓의 제조방법으로 제조된 것을 특징으로 하는 검사소켓.