JPH07244114A

JPH07244114A - 半導体デバイステスト装置

Info

Publication number: JPH07244114A
Application number: JP3255777A
Authority: JP
Inventors: Joseph A Mielke; ジョセフ・エー・ミエルク
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1990-09-07
Filing date: 1991-09-07
Publication date: 1995-09-19
Anticipated expiration: 2012-12-17
Also published as: US5068602A; DE4129925C2; JP2691809B2; DE4129925A1

Abstract

(57)【要約】（修正有）【目的】簡単に再構成可能で、電気的及び機械的な信頼
性が高く、ノイズとクロストークが低く、且つテストさ
れる高密度混合デジタル及びアナログデバイスを許容す
るＤＵＴ基板接続部を有する半導体テスト装置を提供す
る。【構成】信号パスと接地パスを有する複数の導体パスを
含む回路基板１０と、回路基板１０の第１表面１５に向
き、半導体デバイス２１のコンタクト１９と係合するよ
うに配設された導体部材から成る第１の端部１４と、導
体部材から成る内側アレイ１１と、第２表面１７に向か
う導体部材から成る第２の端部１６とを有し、この導体
部材が前記複数の導体パスのうち所望の導体パスと電気
的に接続されている外側アレイ１３と、接地ブロック１
８と、前記接地ブロック１８を前記接地パスに電気的に
接続する手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイステスト
装置に関し、特に試験中デバイス（ＤＵＴ：ｄｅｖｉｃ
ｅーｕｎｄｅｒーｔｅｓｔ）基板構成接続部を改良した
半導体デバイステスト装置に関する。

【０００２】

【従来の技術】半導体デバイステスト装置は、集積回路
（ＩＣ）装置の動作特性を確認するテストを行うために
用いられる。通常のテストシステムにおいては、ＩＣ装
置は、試験中デバイス（ＤＵＴ）基板上に搭載されてい
るテストフィクスチュアに載置されている。半導体デバ
イステスト装置では、より小型で高密度装置入力及び出
力ピン配列に対応すべく多数の高精度デジタル及びアナ
ログ信号に対するものが増々要望されている。かかるテ
スタは、ＤＵＴ基板とともに搭載されているテストヘッ
ド近傍に集中せしめられているドライバとレシーバを有
する。しかしながら、種々の半導体デバイスとのインタ
フェースのためには、テスタの固定信号位置とデバイス
ピン出力の可変位置構成とを切り換える手段が必要であ
る。上記テスタを設計するエンジニアにとって、高い電
気特性を維持しつつ、テスターデバイスインタフェース
を再構成することは主要テーマである。

【０００３】

【発明が解決しようとする課題】従来の半導体デバイス
テスト装置は、メモリ、デジタル論理または単一アナロ
グ集積回路のいずれかのテストに制限される一方、テス
タの電流発生は、しばしば“混合された信号”のテスト
を可能とする。これら混合信号テスタは、デジタルとア
ナログ回路が高密度で混在する集積回路をテストするも
のである。アナログ信号テストは、テスターＤＵＴイン
タフェースに特殊な負担を与える。テスターＤＵＴイン
タフェースの更なる負担としては、含まれているアナロ
グ周波数とデジタルデータレートがより高くなるのを維
持することである。正確に計測されなければならない低
レベルアナログ信号と、非常に高い周波数とデータレー
トについてのテストの際には、非常に高い信号忠実度、
非常に低いノイズレベル及び最小クロストークをもつテ
スタ及びテスターＤＵＴインタフェースを必要とする。
この必要性に適合するための１つの方法は、各デバイス
の種類に応じた専用ＤＵＴ基板を設計することである。
しかし、この方法は、高価であり、時間を要し、新しい
デバイス種類の充分なテストをする際に、要求される設
計サイクルに起因して、容認できないような長時間遅れ
が生じてしまう。また、アナログとデジタルの混合集積
回路では、各デバイスは異なるピン出力配置をもつ傾向
がある。

【０００４】単一導体や同軸ケーブルのような個別ジャ
ンパワイヤを用いて、テスターＤＵＴインタフェースを
再構成することは不便であり、必要なレベルの信号完全
性を与えない。更に、高密度入力と出力をもつ多数のジ
ャンパワイヤ、特に同軸のものは、結局は、多くの空間
をとり、接続及び分離が困難になる。また、更に複雑な
混合信号テスタでは、ＤＵＴ基板上にはより多くの種類
の回路が存在する。多くの回路が存在する場合には、デ
バイス上の特定ピン用の適切な回路への平均距離が増加
し、テスターＤＵＴインタフェースを再構成するため、
分離ジャンパワイヤを用いる作業をより複雑にしてしま
う。

【０００５】そこで、本発明の目的は、簡単に再構成可
能で、電気的及び機械的な信頼性が高く、ノイズとクロ
ストークが低く、且つテストされる高密度混合デジタル
及びアナログデバイスを許容するＤＵＴ基板接続部を有
する半導体デバイステスト装置を提供することにある。

【０００６】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による半導体デバイステスト装置は、信号パ
スと接地パスを有する複数の導体パスを含む回路基板
と、前記回路基板内に配設され、前記回路基板の第１表
面に向き、半導体デバイス）のコンタクトと係合するよ
うに配設された導体部材から成る第１の端部と、前記回
路基板の第２表面に向き、導体部材から成る第２の端部
とを有する導体部材から成る内側アレイと、前記回路基
板の内側アレイの外側回りに配設され、前記第１表面に
向かう導体部材から成る第１の端部と、前記回路基板の
前記第２表面に向かう導体部材から成る第２の端部とを
有し、この導体部材が前記複数の導体パスのうち所望の
導体パスと電気的に接続されている外側アレイと、前記
内側アレイ及び外側アレイの導体部材位置と対応し、導
体材料から成る内側アレイ及び外側アレイの穴を有し、
前記穴のそれぞれが前記導体部材の１つと位置合わせさ
れるように前記回路基板の前記第２表面に隣接する接地
ブロックと、前記接地ブロックを前記接地パスに電気
的に接続する手段と、を備えて構成される。

【０００７】

【作用】本発明では、内側アレイ穴と外側アレイ穴を有
し、回路基板接地と電気的に接続されている導体材料か
ら成る接地グリッドを備える半導体デバイステスタ用の
ＤＵＴ基板についてのものである。これらアレイ穴は、
回路基板の導体部材の下方の内側及び外側アレイについ
て、形状とサイズが対応し、電気的に接続されている。
各導体部材は、対応する穴の中央にピンが設けられ、各
穴を同軸コンタクトリセプタクルとする。導体部材の内
側アレイは、回路基板のＤＵＴ側上のＤＵＴを受容する
ソケットまたはパッドを、接地グリッドがある回路基板
の他側に接続する。したがって、内側アレイの同軸コン
タクトリセプタクルは、ＤＵＴとのインタフェースとな
る。外側アレイの個々の導体部材は、オペレータがＤＵ
Ｔに接続を希望するテスタ信号のそれぞれに接続され
る。外側アレイの同軸コンタクトリセプタクルは、それ
故、テスタの信号とのインタフェースとなる。したがっ
て、小型で高品質の同軸ジャンパワイヤを用い、内側及
び外側アレイ内の選択位置間をブリッジすることによっ
て、いずれのテスタ信号も他の任意のデバイスピンに容
易に接続することが可能となる。未使用の内側アレイ同
軸コンタクトリセプタクルは、接地ピースで充填され、
接地ブロックの電気的完全性を維持している。ＤＵＴ用
電源は、それらの中央導体に接続されている１本の大容
量電源ワイヤと１本の小容量センスワイヤをもつ１本以
上のジャンパを介して供給される。デカップルキャパシ
タは、電源ジャンパ中央導体と最近接の同軸接地ピース
との間に設けられる。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は、本発明による半導体デ
バイステスト装置用のＤＵＴ基板の一実施例を示す斜視
図である。多層回路基板１０は、混合信号テスタ回路と
のインタフェース用の基板１０の中央部回りに同軸に配
設された多数のパッド８の行（rows）を有する。この回
路は、アナログ信号を発生する波形発生器と波形デジタ
イザ、及びデジタル信号を発生するデジタルステミュレ
ーション及び取得回路とを有する。好ましい実施例で
は、この多層基板１０は高密度化のため１２層の印刷回
路をもつ。また、信号パスの調整インピーダンスを維持
するために交互配列された信号面と接地面を有する。こ
れら層内の回路は、この回路基板の背面上の回路エレメ
ント間、これら回路エレメントとテスタの残部間、及び
前記のすべてと回路基板の中央部間のコミュニケーショ
ンを与える。回路基板１０の中央部には、接地ブロック
１８と構成面(configuration plate)３２が設けられて
いる。

【０００９】図２には、本実施例におけるＤＵＴ基板、
接地ブロック１８、構成面３２の分解断面図が示されて
いる。図１に示す多層回路基板１０の中央部には、２ア
レイのピン／ソケット１２と、内側アレイ１１と、外側
アレイ１３とが設けられている。ピン／ソケット１２
は、回路基板１０のスルーホール内に圧接フィットされ
ている。ピン／ソケット１２のすべてのソケット１４
は、基板１０のＤＵＴ側１５に開かれており、ピン／ソ
ケット１２のすべてのピン１６は、基板１０の背側１７
から突出している。再構成可能な同軸接続グリッドの一
部断面を示す図３を参照すると、ピン／ソケット１２の
内側アレイ１１は、種々の混合アナログ及びデジタルデ
バイス２１のうちの１つのピン１９を受容する。また、
ピン／ソケット１２の内側アレイ１１は、ＤＵＴ受容用
のソケット２１のピン１９を受容可能であり、更にウェ
ファＤＵＴを受容するためのＤＵＴに設けられたハンド
ラコンタクタ２１のピン１９またはウェファＤＵＴ受容
用のウェファプローバインタフェース２１のピン１９を
受容可能である。現在、このアレイ内の内側中央距離
は、２．５４ｍｍ程度である。デバイスは、更に近接す
るリード間隔となっており、より高密度アレイが確実に
要望される。

【００１０】ピン／ソケット１２は、米国、カリフォル
ニア州フレモントのマッケンジーテクノロジー社(Mck
enzie Technolpgy,Inc.)のモデル番号ＢＵーＳＴＧＧー
８６３１ーＶＬＩである。これらピン／ソケット１２の
ソケット１４は、非常に低い挿入力をもち、２．５４ｍ
ｍのリード間隔をもつすべての標準ＳＩＰ，ＤＩＰ及び
ＰＧＡデバイス（または、それらのソケットやハンドラ
コンタクタ等）のピン１９を受容する。また、ピン／ソ
ケット１２をピン／スルーホール／パッドに変えること
によって、表面実装に適合可能となる。外側アレイ１３
のピン／ソケット１２が、回路基板１０の多層内の信号
ラン４１と電気的に接続しており、回路基板１０上及び
テスタ内の回路エレメントと外側アレイ１３のピン１６
間のコミュニケーションを与える。こうして、テスタか
らの信号は、外側アレイ１３のピン１６で利用可能とさ
れる。外側アレイ１３の他行では、接続ラン４２は、回
路基板１０の接地面に接続されるので、外側アレイ１３
のすべての他行のすべてのピン１６が接地される。

【００１１】例えば、ねじやボルト３５を用いて（図
１）、回路基板１０の背側１７には、例えば、金被覆金
属等の導電材から成る接地ブロック１８が固定される。
この接地ブロック１８は、２つのアレイ穴（図２）、内
側アレイ２５及び外側アレイ２７とを有する。これら
は、回路基板１０上のピン／ソケット１２の内側アレイ
１１と外側アレイ１３に対応し、位置合わせされる。穴
２０の中央のピン／ソケット１２のピン１６は、同軸コ
ンタクトリセプタクル内に入り込む。外側穴アレイ２７
では、すべての交互行及び列は、穴２０とは異なり、よ
り小さい穴４４を規定するために金属４６で略充填され
ている。これらのより小さい穴４４は、外側１３のピン
／ソケット１２のすべての他の行と列のピン１６を受容
するのに適する。こうして、回路基板１３内のピン／ソ
ケット１２の外側アレイ１３の接地行と列は、導体材料
から成る接地ブロック１８と直接に接触している。した
がって、最大の遮弊効果が得られ、接地ブロック１８の
電気的完全性を増大させている。

【００１２】回路基板１０上のピン／ソケット１２のア
レイ１１，１３と位置合わせされた接地ブロック１８内
の穴２０のアレイ２５，２７とともに、突出ピン１６と
対応する穴２０は、一緒になってソケットや、小型同軸
コンタクト受容用に適する充分な機能同軸コンタクトリ
セプタクルを構成する。穴２０は、略２．２９ｍｍ内径
を有し、この内径は上記ソケットと嵌合するのに適する
挿入された同軸コンタクトの外径と等しい。

【００１３】本発明のＤＵＴ基板は、前述した如く、ピ
ン／ソケット１２の外側アレイ１３に接続されているテ
スタ回路を有するとともに、もしデバイス２１が設置さ
れているならば、ピン／ソケット１２の内側アレイ１１
のソケット１４のサブセットに接続されているデバイス
２１のＩ／Ｏピン１９を有する。穴の外側アレイ２７の
同軸コンタクトリセプタクルは、テスタ回路とのインタ
フェースとなり、一方、内側アレイ穴２５の同軸コンタ
クトコネクタは、デバイス２１のピン１９へのインタフ
ェースとなる。

【００１４】さて、図４を参照すると、５１２個迄の能
動ピン１９をもつテスト対象デバイス２１に適合する実
施例においては、穴２５の内側アレイは２４×２４の合
計５７６穴である。テスタは、ステミュレーションまた
は取得データを与える５１２個のドライバ／レシーバチ
ャンネルを有するが、デバイスは合計５７６個迄のピン
をもつことができる。本実施例の外側アレイ２７の穴の
ラインは、それぞれ次のラインよりも２つ長い。しか
し、すべての他の行は接地され、これらのすべては、金
属層４６（図２）の接地ブロック１８の上面図に示され
ている。したがって、穴の能動ラインのそれぞれは、内
側アレイから見て４だけ長い。すなわち、外側アレイ２
７の穴のラインは、２８，３２，３６及び４０穴のよう
に長くなり、外側アレイ内の合計５２８個の穴を与えて
いる。したがって、外側アレイ内の５２８ポイントがテ
スタの５１２入力／出力チャンネルから信号を供給する
のにより充分となる。

【００１５】各端に同軸コンタクト２３とともに設けら
れた同軸ジャンパワイヤ２２が、デバイス２１（内側同
軸コンタクトリセプタクルアレイ２５）へのインタフェ
ースを用いて、所望の方法でインタフェースをテスタ
（外側同軸コンタクトリセプタクルアレイ２７）に接続
するために用いられる。これらの同軸ジャンパワイヤ２
２は、内側アレイ１１と外側アレイ１３内のポイント間
の最悪ケース距離を接続するのに充分な長さをもたなけ
ればならない。２．５４ｍｍの２４×２４及び４０×４
０アレイ寸法の接地ブロック１８に対して、約１２．７
ｃｍの同軸ジャンパ長が満足すべきものであることが確
認された。

【００１６】好ましい実施例では、これらのジャンパワ
イヤは、２２．６６ｍｍ長の通常の短ピンの代わりに、
例えば、ＡＭＰ社から販売され、１１．４３ｍｍ長とさ
れ、パート番号５１５６３ー２のサブミニチュアコンタ
クト(Subminiture Contact)のような非常に短いコンタ
クトを有する。このコンタクトは、W.L.Gore&Associate
s 社により製造された小型同軸ケーブルＣ０６Ｃ０２９
に適合するように変形されている。このケーブルは、小
型であるにもかかわらず、シールド面では優れた電気的
特性を有する。つまり、このシールドは、標準テフロン
ＴＭよりも良好な誘電性をもつエクスパンドテフロン
(Expanded Teflon)ＴＭから成るからである。また、実
施例は、半剛性同軸ケーブルを利用している。このケー
ブルは、フレキシブル性は少ないが、より良好な電気的
特性をもっている。

【００１７】ノイズとクロストークを最小化し、接地ブ
ロック１８近傍での環境の電気的完全性を保持するた
め、内側同軸コンタクトリセプタクルアレイ２５内の未
使用リセプタクルは、接地ピース２４を使ってショート
される。一方、通常コンタクト２３内では、内側導体３
８と外側導体３６は、互いに絶縁されており、接地ピー
ス２４内では、これらの導体は付加導体４０によって共
にショートされる。こうして、内側アレイ１１内の未使
用ピン／ソケット１２は、接地ブロック１８にショート
される。外側アレイ１３内の未使用ピン／ソケット１４
は、プロトタイプまたは変形のために、付加回路を回路
基板１０に接続するために用いることができる。電源ジ
ャンパ２６により、電源がデバイス２１の適切なピン１
９に供給されている。電源ジャンパ２６は、接地ブロッ
ク１８に電気的に接続する外側導体をもっている。その
内側導体は、大容量電源ワイヤ２８と小型センスワイヤ
３０に接続されている。小型センスワイヤ３０は、主電
源ワイヤ２８に沿うＩＲ降下の後、負荷に何ボルトの電
圧が加わっているかを電源供給部に送出している。デカ
ップリングコンデンサは、電源ジャンパ２６中央導体と
最近接同軸接地ピース２４間に設けることができる。

【００１８】好ましい実施例における内側アレイ２３の
寸法は、５．７６個迄のピン１９にデバイス２１を適合
させるため２４×２４であるから、一旦、ユーザが外側
同軸コンタクトリセプタクルアレイ２７と内側同軸コン
タクトリセプタクルアレイ２５間及び付加されたすべて
の必要な電源ジャンパ２６と接地ピース２４間の所望マ
ップを生成するために時間と労力を費やしたときには、
将来の参考のためセットアップを保持することができる
ことが非常に望ましい。したがって、これらのすべての
接続は、プラスチックや他の適当な材料から製造され、
同軸コンタクトリセプタクル２０の内側２５または外側
２７のアレイに対応してコンタクト通路３４の内側３１
と外側３３アレイをもつ構成プレート３２を通して行う
ことができる。構成プレート３２は、所定の材料から成
り、ジャンパ２２のコンタクト２３と適合し、それらを
きちんと所定場所に保持するような寸法の通路を有す
る。すべての接続と構成プレート３２は、持ち上げるこ
とができ、接地ブロック１８を自由とし、将来の容易な
使用のために記憶される。構成が節約され、この構成プ
レートが使用されているときには、上述半剛性同軸ケー
ブルが特に望ましい。以上の説明は、本発明の好ましい
実施例を示すものであり、本発明は前述実施例に限らず
種々の変形が可能である。例えば、種々寸法や形状のコ
ンタクトまた異なるアレイ内の中心間隔がＤＵＴ基板に
用いられる。

【００１９】更には、ピン／ソケット１２は、回路基板
１０のデバイス側１５から接地ブロック側１７への電気
的接続を与えるために用いられる。また、同軸ジャンパ
ワイヤ２２のコンタクト２３の内側導体と嵌合するのに
必要なピン１６は、回路基板１０の接地ブロック（背）
側１７上の導体部材の端部と部分的な電気的接触してい
る中間層によって与えられる。また、接地ブロック１８
には、穴２０の回路基板側で絶縁ピン１６がピンの背端
が対応する導体部材と電気的に接触して設けられてい
る。図５に示すように穴２０は、矩形同軸コンタクト２
３と適合するよるために矩形とされる。

【００２０】上記実施例においては、ＤＵＴ基板１０
は、内側アレイ穴２５と外側アレイ穴２７を有し、基板
１０と電気的に接触する導電材から成る接地ブロック１
８を含む。これらアレイ穴２５、２７は、下方の回路基
板１０内の導体部材１２の内側アレイ穴１１と外側アレ
イ穴１３の形状と寸法に対応し、電気的に接触してい
る。各導体部材は、対応する穴のピンを与え，各穴を同
軸コンタクトリセプタクルとする。導体部材１２の内側
アレイ１１は、回路基板１０のＤＵＴ側１５上のＤＵＴ
２１を受容するソケットまたはパッド１４を、接地ブロ
ック１８がある回路基板１０の他側１７に接続する。し
たがって、内側アレイ２５の同軸コンタクトリセプタク
ル２０は、インタフェースをＤＵＴ２１に与える。外側
アレイ１３内の個々の導体部材１２は、操作者がＤＵＴ
２１に接続を希望するテスタ信号のそれぞれに接続され
る。外側アレイ２７の同軸コンタクトリセプタクル２０
は、それ故、テスタの信号とのインタフェースとなる。
そして同軸ジャンパは、内側アレイ２５と外側アレイ２
７内の選択位置間を接続する。

【００２１】

【発明の効果】以上説明したように、本発明による半導
体デバイステスト装置は、種々の半導体デバイスに対応
すべく、再構成可能で、電気的及び機械的な信頼性が高
いだけでなく、ノイズとクロストークが低く、高密度混
合デジタル及びアナログデバイスに対しても適用可能と
なる。

【図面の簡単な説明】

【図１】本発明による半導体装置テスタ用のＤＵＴ基板
の斜視図である。

【図２】本発明の実施例におけるＤＵＴ基板、接地ブロ
ック及び構成プレートの分解断面図である。

【図３】本発明の実施例における再構成同軸相互接続ブ
リッドの一部の断面図である。

【図４】本発明の実施例における内側アレイと外側アレ
イを示す接地ブロックの上平面図である。

【図５】本発明の実施例における矩形穴の図４と同様な
上平面図である。

【符号の説明】

１０回路基板１１，２５
内側アレイ１２導体部材１３，２７
外側アレイ１４ソケット（パッド）１８
接地ブロック２０穴２１
半導体デバイス

Claims

【特許請求の範囲】

【請求項１】信号パスと接地パスを有する複数の導体パ
スを含む回路基板（１０）と、前記回路基板（１０）内に配設され、前記回路基板（１
０）の第１表面（１５）に向き、半導体デバイス（２
１）のコンタクト（１９）と係合するように配設された
導体部材から成る第１の端部（１４）と、前記回路基板
（１０）の第２表面（１７）に向き、導体部材から成る
第２の端部（１６）とを有する導体部材から成る内側ア
レイ（１１）と、前記回路基板（１０）の内側アレイ（１１）の外側回り
に配設され、前記第１表面（１５）に向かう導体部材か
ら成る第１の端部（１４）と、前記回路基板（１０）の
前記第２表面（１７）に向かう導体部材から成る第２の
端部（１６）とを有し、この導体部材が前記複数の導体
パスのうち所望の導体パスと電気的に接続されている外
側アレイ（１３）と、前記内側アレイ（１１）及び外側アレイ（１３）の導体
部材位置と対応し、導体材料から成る内側アレイ（２
５）及び外側アレイ（２７）の穴（２０）を有し、前記
穴（２０）のそれぞれが前記導体部材の１つと位置合わ
せされるように前記回路基板（１０）の前記第２表面
（１７）に隣接する接地ブロック（１８）と、前記接地ブロック（１８）を前記接地パスに電気的に接
続する手段と、を備えて成ることを特徴とする半導体デ
バイステスト装置。
【請求項２】前記導体部材は、前記第１の端部（１４）
を構成するソケット（１４）と、前記第２の端部を構成
するピン（１６）とを有するピン／ソケット（１２）で
あることを特徴とする請求項１に記載の半導体デバイス
テスト装置。
【請求項３】各端部に設けられ、前記接地ブロック（１
８）の穴（２０）とコンパチブルな寸法をもつコンタク
ト（２３）と、前記ピン／ソケット（１２）のピン（１
６）とを有し、前記穴（２０）の外側アレイ（２７）の
所定位置と穴（２０）の内側アレイ（２５）の所定位置
間を接続する複数のジャンパワイヤ（２２）を備えるこ
とを特徴とする請求項１に記載の半導体デバイステスト
装置。
【請求項４】前記接地ブロック（１８）の穴（２０）と
前記ピン／ソケット（１２）のピン（１６）とコンパチ
ブルな寸法をもち、前記ピン（１６）と前記穴（２０）
とを一緒にショートする複数の接地ピース２４を備える
ことを特徴とする請求項３に記載の半導体デバイステス
ト装置。
【請求項５】電源ジャンパ（２６）を備えることを特徴
とする請求項３に記載の半導体デバイステスト装置。