JPH07301664A - Ｉｃテスタのインターフェイス配線機構 - Google Patents
Ｉｃテスタのインターフェイス配線機構Info
- Publication number
- JPH07301664A JPH07301664A JP6119612A JP11961294A JPH07301664A JP H07301664 A JPH07301664 A JP H07301664A JP 6119612 A JP6119612 A JP 6119612A JP 11961294 A JP11961294 A JP 11961294A JP H07301664 A JPH07301664 A JP H07301664A
- Authority
- JP
- Japan
- Prior art keywords
- board
- terminal
- connection
- contact
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 シールド線の配線と保守作業とが容易で、か
つ必要な回路基板を付加できる、ＩＣテスタのインター
フェイス配線機構６を提供する。 【構成】 ＭＢ11とコンタクトボード22の間に、適当な
間隔で並列に配設され、上部に端子板611 が、下部に雄
コネクタ612 がそれぞれ固定された複数枚の接続基板61
と、ＭＢ11に配設され、雄コネクタ612 に対応する雌コ
ネクタ112 とを具備し、各端子板611 の所定の端子と、
コンタクトボード22の所定の端子とを、シールド線62に
よりそれぞれ相互接続し、ＭＢ11に設けた支持台111 に
対してコンタクトボード22を弾性的に支持して構成さ
れ、各接続基板61は、端子板611 と雄コネクタ612 の間
に、インピーダンス整合用などの必要な回路基板Ｋを配
設する。
つ必要な回路基板を付加できる、ＩＣテスタのインター
フェイス配線機構６を提供する。 【構成】 ＭＢ11とコンタクトボード22の間に、適当な
間隔で並列に配設され、上部に端子板611 が、下部に雄
コネクタ612 がそれぞれ固定された複数枚の接続基板61
と、ＭＢ11に配設され、雄コネクタ612 に対応する雌コ
ネクタ112 とを具備し、各端子板611 の所定の端子と、
コンタクトボード22の所定の端子とを、シールド線62に
よりそれぞれ相互接続し、ＭＢ11に設けた支持台111 に
対してコンタクトボード22を弾性的に支持して構成さ
れ、各接続基板61は、端子板611 と雄コネクタ612 の間
に、インピーダンス整合用などの必要な回路基板Ｋを配
設する。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣテスタのＩＣデ
バイスに対するインターフェイス（Ｉ／Ｆと略記）の配
線機構に関する。
バイスに対するインターフェイス（Ｉ／Ｆと略記）の配
線機構に関する。
【０００２】
【従来の技術】ＩＣデバイスは製造後、ＩＣハンドラよ
り、ＩＣテスタのＩＣソケットに供給されて装着され、
その性能がテストヘッドによりテストされる。テストに
おいては、ＩＣデバイスは高温または低温などの温度条
件を変化して行うため、これがテストヘッドの測定回路
に影響しないように、ＩＣソケットとテストヘッドとは
適当に離隔され、両者は互いにＩ／Ｆ回路により接続さ
れる。最近においては、テスト用のクロック周波数は、
５０ＭＨｚ〜１００ＭＨｚ、あるいはそれ以上に向上し
ており、これに対してＩ／Ｆ回路には、測定電流の遅延
時間を短縮するために配線長を極力短縮するとともに、
反射現象を防ぐためにインピーダンス整合を行い、ま
た、誘導干渉やノイズの混入を防止するために、配線に
はシールド線を使用して接地する、などが必要条件とさ
れている。このような必要条件を満たすＩ／Ｆ回路とし
て、「特開平５−１２６８５０号、配線基板の端子間接
続ピンブロック」が出願されており、以下これを先行技
術として、その一実施例の概略を図４および図５により
説明する。
り、ＩＣテスタのＩＣソケットに供給されて装着され、
その性能がテストヘッドによりテストされる。テストに
おいては、ＩＣデバイスは高温または低温などの温度条
件を変化して行うため、これがテストヘッドの測定回路
に影響しないように、ＩＣソケットとテストヘッドとは
適当に離隔され、両者は互いにＩ／Ｆ回路により接続さ
れる。最近においては、テスト用のクロック周波数は、
５０ＭＨｚ〜１００ＭＨｚ、あるいはそれ以上に向上し
ており、これに対してＩ／Ｆ回路には、測定電流の遅延
時間を短縮するために配線長を極力短縮するとともに、
反射現象を防ぐためにインピーダンス整合を行い、ま
た、誘導干渉やノイズの混入を防止するために、配線に
はシールド線を使用して接地する、などが必要条件とさ
れている。このような必要条件を満たすＩ／Ｆ回路とし
て、「特開平５−１２６８５０号、配線基板の端子間接
続ピンブロック」が出願されており、以下これを先行技
術として、その一実施例の概略を図４および図５により
説明する。
【０００３】図４は、上記の特許出願にかかる接続ピン
ブロックを、テストヘッドとＩＣソケットの間に使用し
たＩ／Ｆ回路の縦断面を示す。図４において、テストヘ
ッド１の表面には配線基板（マザーボードとよばれ、以
下ＭＢと略記）11が固定され、これに対応してＩ／Ｆユ
ニット２と上記の接続ピンブロック３とが設けられる。
接続ピンブロック３はソケットボード32を有し、これに
配列された複数個の各ＩＣソケット321 に対して、ＩＣ
ハンドラ５よりＩＣデバイス４が供給されて装着され
る。Ｉ／Ｆユニット２は、ポゴピン23がそれぞれ格子状
に植設された基板21（パフォーマンスボードという）
と、基板22（コンタクトボードという）とを、適当な間
隔で固定して構成され、両基板21,22 の対応する各ポゴ
ピン23はシールド線24により互いに接続され、基板21の
各ポゴピン23の先端はＭＢ11に植設された接続端子に弾
性接触する。接続ピンブロック３は、配線変更が可能な
スクランブルボード31と、ソケットボード32とが一定の
間隔に固定され、両ボード31,32 の内部に２枚の中間支
持板33a,33b を設け、これに接続ピン34を格子状に植設
して構成される。各接続ピン34は、一方の先端がスクラ
ンブルボード31の各接続端子に、他方の先端がソケット
ボード32の各接続端子に、それぞれ弾性接触する。ま
た、Ｉ／Ｆユニット２の基板22のポゴピン23は、スクラ
ンブルボード31の各接続端子に弾性接触し、これらの接
触により、ＭＢ11とソケットボード32の各接続端子は互
いに接続される。ただし、ＩＣデバイス４は種類によっ
て入出力端子が種々に相違し、これに対してＭＢ11は接
続端子を所定に揃えることが好都合であり、このため
に、両ボード11,32 の各接続端子は、スクランブルボー
ド31の配線を適当に変更して相互に接続される。
ブロックを、テストヘッドとＩＣソケットの間に使用し
たＩ／Ｆ回路の縦断面を示す。図４において、テストヘ
ッド１の表面には配線基板（マザーボードとよばれ、以
下ＭＢと略記）11が固定され、これに対応してＩ／Ｆユ
ニット２と上記の接続ピンブロック３とが設けられる。
接続ピンブロック３はソケットボード32を有し、これに
配列された複数個の各ＩＣソケット321 に対して、ＩＣ
ハンドラ５よりＩＣデバイス４が供給されて装着され
る。Ｉ／Ｆユニット２は、ポゴピン23がそれぞれ格子状
に植設された基板21（パフォーマンスボードという）
と、基板22（コンタクトボードという）とを、適当な間
隔で固定して構成され、両基板21,22 の対応する各ポゴ
ピン23はシールド線24により互いに接続され、基板21の
各ポゴピン23の先端はＭＢ11に植設された接続端子に弾
性接触する。接続ピンブロック３は、配線変更が可能な
スクランブルボード31と、ソケットボード32とが一定の
間隔に固定され、両ボード31,32 の内部に２枚の中間支
持板33a,33b を設け、これに接続ピン34を格子状に植設
して構成される。各接続ピン34は、一方の先端がスクラ
ンブルボード31の各接続端子に、他方の先端がソケット
ボード32の各接続端子に、それぞれ弾性接触する。ま
た、Ｉ／Ｆユニット２の基板22のポゴピン23は、スクラ
ンブルボード31の各接続端子に弾性接触し、これらの接
触により、ＭＢ11とソケットボード32の各接続端子は互
いに接続される。ただし、ＩＣデバイス４は種類によっ
て入出力端子が種々に相違し、これに対してＭＢ11は接
続端子を所定に揃えることが好都合であり、このため
に、両ボード11,32 の各接続端子は、スクランブルボー
ド31の配線を適当に変更して相互に接続される。
【０００４】次に、接続ピンブロック３における誘導干
渉とノイズの混入の防止対策としては、図５に示すよう
に、格子状に配列された各接続ピン34を、Ｓで示す信号
用とＧで示す接地用に区分し、各Ｓの周囲を４個のＧで
囲むように配列し、各Ｇを接地することによりシールド
効果をなして、各Ｓ間の誘導干渉とノイズの混入が防止
されている。
渉とノイズの混入の防止対策としては、図５に示すよう
に、格子状に配列された各接続ピン34を、Ｓで示す信号
用とＧで示す接地用に区分し、各Ｓの周囲を４個のＧで
囲むように配列し、各Ｇを接地することによりシールド
効果をなして、各Ｓ間の誘導干渉とノイズの混入が防止
されている。
【０００５】
【発明が解決しようとする課題】さて、最近におけるＩ
Ｃデバイスの生産量の増大に対応して、それらのテスト
を効率化するために、並列にテストするＩＣデバイス４
の個数を増加することが必要とされている。これに対し
て、上記のＩ／Ｆ回路が並列にテストできる個数は、せ
いぜい１６個までが限度である。その理由は、上記のＩ
／Ｆユニット２においては、両基板21,22 の各ポゴピン
23間に対するシールド線24の配線作業は、配線数が増加
するに従って困難となり、また、シールド線24やポゴピ
ン23が断線または故障したときは、これらの取り替えな
どの保守が困難である。このため、より以上の多数のＩ
Ｃデバイスを並列にテストするには、Ｉ／Ｆユニット２
の構造を改良することが必要である。なお、インピーダ
ンス整合用などの回路が必要であり、この回路基板はＩ
／Ｆユニット２に付加することが好ましいが、これには
その余地が全く無いので、改良の際はこの点を考慮すべ
きである。この発明は上記に鑑みてなされたもので、上
記のＩ／Ｆユニット２を改良し、シールド線の配線と保
守作業とが容易で、かつ必要な回路基板を付加できる、
Ｉ／Ｆ配線機構を提供することを目的とする。
Ｃデバイスの生産量の増大に対応して、それらのテスト
を効率化するために、並列にテストするＩＣデバイス４
の個数を増加することが必要とされている。これに対し
て、上記のＩ／Ｆ回路が並列にテストできる個数は、せ
いぜい１６個までが限度である。その理由は、上記のＩ
／Ｆユニット２においては、両基板21,22 の各ポゴピン
23間に対するシールド線24の配線作業は、配線数が増加
するに従って困難となり、また、シールド線24やポゴピ
ン23が断線または故障したときは、これらの取り替えな
どの保守が困難である。このため、より以上の多数のＩ
Ｃデバイスを並列にテストするには、Ｉ／Ｆユニット２
の構造を改良することが必要である。なお、インピーダ
ンス整合用などの回路が必要であり、この回路基板はＩ
／Ｆユニット２に付加することが好ましいが、これには
その余地が全く無いので、改良の際はこの点を考慮すべ
きである。この発明は上記に鑑みてなされたもので、上
記のＩ／Ｆユニット２を改良し、シールド線の配線と保
守作業とが容易で、かつ必要な回路基板を付加できる、
Ｉ／Ｆ配線機構を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記の目的を
達成した、ＩＣテスタのＩ／Ｆ配線機構であって、前記
のＩ／Ｆ回路において、マザーボードとコンタクトボー
ドの間に、適当な間隔で並列に配設され、コンタクトボ
ードの一辺の長さにほぼ等しい長さと、適当な高さを有
し、上部に端子板が、下部に雄コネクタがそれぞれ固定
された複数枚の接続基板と、マザーボードに配設され、
雄コネクタに対応する雌コネクタとを具備し、各接続基
板の端子板の所定の端子と、コンタクトボードの所定の
端子とを、シールド線によりそれぞれ相互接続し、マザ
ーボードに対してコンタクトボードを弾性的に支持して
構成される。上記の各接続基板は、上部の端子板と下部
の雄コネクタの間に、インピーダンス整合用などの必要
な回路基板の配設を可能とするものである。
達成した、ＩＣテスタのＩ／Ｆ配線機構であって、前記
のＩ／Ｆ回路において、マザーボードとコンタクトボー
ドの間に、適当な間隔で並列に配設され、コンタクトボ
ードの一辺の長さにほぼ等しい長さと、適当な高さを有
し、上部に端子板が、下部に雄コネクタがそれぞれ固定
された複数枚の接続基板と、マザーボードに配設され、
雄コネクタに対応する雌コネクタとを具備し、各接続基
板の端子板の所定の端子と、コンタクトボードの所定の
端子とを、シールド線によりそれぞれ相互接続し、マザ
ーボードに対してコンタクトボードを弾性的に支持して
構成される。上記の各接続基板は、上部の端子板と下部
の雄コネクタの間に、インピーダンス整合用などの必要
な回路基板の配設を可能とするものである。
【０００７】
【作用】上記のＩ／Ｆ配線機構においては、マザーボー
ドとコンタクトボードの間に、適当な間隔で並列に配設
された複数枚の接続基板は、コンタクトボードの一辺の
長さにほぼ等しい長さと、適当な高さを有し、上部には
端子板が、下部には雄コネクタがそれぞれ固定されてお
り、この雄コネクタに対応して、マザーボードには雌コ
ネクタが配設されている。各接続基板の端子板の所定の
端子と、コンタクトボードの所定の端子とを、シールド
線によりそれぞれ相互接続し、両コネクタを接続した
後、コンタクトボードはマザーボードに弾性的に支持さ
れる。これにより、テストヘッドとＩＣソケットとが互
いに接続されてＩＣデバイスのテストが行われる。上記
において、シールド線の配線作業は、両コネクタが分離
され、コンタクトボードがマザーボードから離間した状
態でなされるので、容易に行うことができる。また、シ
ールド線に断線などの障害が発生したときも同様に、両
コネクタを分離して両ボードを離間すれば、シールド線
を容易に点検できるので、これにより断線箇所を見付け
て修理することができる。上記において、各接続基板の
端子板と雄コネクタの間には、インピーダンス整合用な
どの必要な回路基板を配設することができるので、従来
のＩ／Ｆ回路における余地の問題点が解決される。以上
により、この発明のＩ／Ｆ配線機構は、従来より多数の
ＩＣデバイスの並列テストに対応することができる。
ドとコンタクトボードの間に、適当な間隔で並列に配設
された複数枚の接続基板は、コンタクトボードの一辺の
長さにほぼ等しい長さと、適当な高さを有し、上部には
端子板が、下部には雄コネクタがそれぞれ固定されてお
り、この雄コネクタに対応して、マザーボードには雌コ
ネクタが配設されている。各接続基板の端子板の所定の
端子と、コンタクトボードの所定の端子とを、シールド
線によりそれぞれ相互接続し、両コネクタを接続した
後、コンタクトボードはマザーボードに弾性的に支持さ
れる。これにより、テストヘッドとＩＣソケットとが互
いに接続されてＩＣデバイスのテストが行われる。上記
において、シールド線の配線作業は、両コネクタが分離
され、コンタクトボードがマザーボードから離間した状
態でなされるので、容易に行うことができる。また、シ
ールド線に断線などの障害が発生したときも同様に、両
コネクタを分離して両ボードを離間すれば、シールド線
を容易に点検できるので、これにより断線箇所を見付け
て修理することができる。上記において、各接続基板の
端子板と雄コネクタの間には、インピーダンス整合用な
どの必要な回路基板を配設することができるので、従来
のＩ／Ｆ回路における余地の問題点が解決される。以上
により、この発明のＩ／Ｆ配線機構は、従来より多数の
ＩＣデバイスの並列テストに対応することができる。
【０００８】
【実施例】図１〜図３は、この発明によるＩ／Ｆ配線機
構６の一実施例を示し、図１はその組立て図、図２はＸ
断面図、図３はＹ断面図である。
構６の一実施例を示し、図１はその組立て図、図２はＸ
断面図、図３はＹ断面図である。
【０００９】図１において、ＭＢ11と接続ピンブロック
３およびコンタクトボード22は、前記した図４と同一と
し、ＭＢ11にはフレームＦを設け、これがＩＣテスタに
固定され、その４箇所に、スプリング（ＳＰＲ）により
上方に付勢された支持台111を設ける。接続ピンブロッ
ク３のソケットボード32には、例えば一列を４個とする
８列の、計３２個のＩＣソケット321 が配列され、それ
ぞれにＩＣデバイス４が装着される。ＭＢ11とコンタク
トボード22の間に、複数枚の接続基板61を適当な間隔で
配設する。各接続基板61はコンタクトボード22の一辺に
ほぼ等しい長さと、適当な高さを有し、それぞれの上部
には端子板611 が、下部には複数個の雄コネクタ（ＣＯ
ＮA)612 が固定される。ＭＢ11には、各雄ＣＯＮA 612
に対応した複数個の雌コネクタ（ＣＯＮB)112 が配設さ
れる。また、各接続基板61の端子板611 とＣＯＮA612の
間には、インピーダンス整合用などの回路基板Ｋが取付
られる。
３およびコンタクトボード22は、前記した図４と同一と
し、ＭＢ11にはフレームＦを設け、これがＩＣテスタに
固定され、その４箇所に、スプリング（ＳＰＲ）により
上方に付勢された支持台111を設ける。接続ピンブロッ
ク３のソケットボード32には、例えば一列を４個とする
８列の、計３２個のＩＣソケット321 が配列され、それ
ぞれにＩＣデバイス４が装着される。ＭＢ11とコンタク
トボード22の間に、複数枚の接続基板61を適当な間隔で
配設する。各接続基板61はコンタクトボード22の一辺に
ほぼ等しい長さと、適当な高さを有し、それぞれの上部
には端子板611 が、下部には複数個の雄コネクタ（ＣＯ
ＮA)612 が固定される。ＭＢ11には、各雄ＣＯＮA 612
に対応した複数個の雌コネクタ（ＣＯＮB)112 が配設さ
れる。また、各接続基板61の端子板611 とＣＯＮA612の
間には、インピーダンス整合用などの回路基板Ｋが取付
られる。
【００１０】図２において、各接続基板61の端子板611
の所定の各端子と、コンタクトボード22の所定の各端子
との間に、シールド線62をそれぞれ配線して接続した
後、各雄コネクタＣＯＮA を対応する雌コネクタＣＯＮ
B に接続し、ついでコンタクトボード22を下降して各支
持台111 に固定して弾性的に支持すると、Ｉ／Ｆ配線機
構６の組立てが完了する。上記の各シールド線62の接続
作業は容易であり、また、シールド線62に断線などの障
害が発生したときは、各ＣＯＮB112より各ＣＯＮA612を
抜取り、支持台111 からコンタクトボード22を取り外し
てフリーとすると、各シールド線62を容易に点検するこ
とができ、これにより障害箇所を見付けて修理される。
の所定の各端子と、コンタクトボード22の所定の各端子
との間に、シールド線62をそれぞれ配線して接続した
後、各雄コネクタＣＯＮA を対応する雌コネクタＣＯＮ
B に接続し、ついでコンタクトボード22を下降して各支
持台111 に固定して弾性的に支持すると、Ｉ／Ｆ配線機
構６の組立てが完了する。上記の各シールド線62の接続
作業は容易であり、また、シールド線62に断線などの障
害が発生したときは、各ＣＯＮB112より各ＣＯＮA612を
抜取り、支持台111 からコンタクトボード22を取り外し
てフリーとすると、各シールド線62を容易に点検するこ
とができ、これにより障害箇所を見付けて修理される。
【００１１】図３において、各接続基板61に設けた複数
個のＣＯＮA612は、例えば、中央の４個と両端の２個の
計６個よりなり、中央の４個は、一列４個のＩＣデバイ
ス４に対する信号のＩ／Ｏ用に充当し、両端の２個は、
各ＩＣデバイス４に対する制御（ＤＲＶ）または接地
（ＧＮＤ）に使用される。また各回路基板Ｋは、端子板
611 とＣＯＮA112の所定の各端子に接続されて、インピ
ーダンス整合などがなされる。
個のＣＯＮA612は、例えば、中央の４個と両端の２個の
計６個よりなり、中央の４個は、一列４個のＩＣデバイ
ス４に対する信号のＩ／Ｏ用に充当し、両端の２個は、
各ＩＣデバイス４に対する制御（ＤＲＶ）または接地
（ＧＮＤ）に使用される。また各回路基板Ｋは、端子板
611 とＣＯＮA112の所定の各端子に接続されて、インピ
ーダンス整合などがなされる。
【００１２】
【発明の効果】以上の説明のとおり、この発明のＩ／Ｆ
配線機構においては、従来のＩ／Ｆ回路では困難であっ
たシールド線の配線作業と、その障害時における点検作
業とを容易に行うことができ、また、各接続基板にはイ
ンピーダンス整合用などの必要な回路基板を配設するこ
とができるもので、並列にテストするＩＣデバイスの個
数の増加に対応することができ、ＩＣテスタのテスト効
率の向上に寄与する効果には大きいものがある。
配線機構においては、従来のＩ／Ｆ回路では困難であっ
たシールド線の配線作業と、その障害時における点検作
業とを容易に行うことができ、また、各接続基板にはイ
ンピーダンス整合用などの必要な回路基板を配設するこ
とができるもので、並列にテストするＩＣデバイスの個
数の増加に対応することができ、ＩＣテスタのテスト効
率の向上に寄与する効果には大きいものがある。
【図１】図１は、この発明の一実施例におけるＩ／Ｆ配
線機構６の組立て図である。
線機構６の組立て図である。
【図２】図２は、Ｉ／Ｆ配線機構６のＸ断面図である
【図３】図３は、Ｉ／Ｆ配線機構６のＹ断面図である。
【図４】図４は、この発明の先行技術とするＩ／Ｆ回路
の構成図である。
の構成図である。
【図５】図５は、図４のＩ／Ｆ回路における、接続ピン
間の干渉防止方法の説明図である。
間の干渉防止方法の説明図である。
１…テストヘッド、11…マザーボード（ＭＢ）、111 …
支持台、112 …雌コネクタ（ＣＯＮB)、２…Ｉ／Ｆユニ
ット、21…基板（パフォーマンスボード）、22…基板
（コンタクトボード）、23…ポゴピン、24…シールド
線、３…接続ピンブロック、31…スクランブルボード、
32…ソケットボード、321 …ＩＣソケット、33a,33b …
中間支持板、34…接続ピン、４…ＩＣデバイス、５…Ｉ
Ｃハンドラ、６…この発明のＩ／Ｆ配線機構、61…接続
基板、611 …端子板、612 …雄コネクタ（ＣＯＮA)、62
…シールド線、Ｆ…フレーム、Ｋ…回路基板。
支持台、112 …雌コネクタ（ＣＯＮB)、２…Ｉ／Ｆユニ
ット、21…基板（パフォーマンスボード）、22…基板
（コンタクトボード）、23…ポゴピン、24…シールド
線、３…接続ピンブロック、31…スクランブルボード、
32…ソケットボード、321 …ＩＣソケット、33a,33b …
中間支持板、34…接続ピン、４…ＩＣデバイス、５…Ｉ
Ｃハンドラ、６…この発明のＩ／Ｆ配線機構、61…接続
基板、611 …端子板、612 …雄コネクタ（ＣＯＮA)、62
…シールド線、Ｆ…フレーム、Ｋ…回路基板。
Claims (2)
- 【請求項１】ＩＣテスタのテストヘッドに設けたマザー
ボードに対して、被検査のＩＣデバイスを装着する複数
個のＩＣソケットが配列されたソケットボードと、複数
本の接続ピンが格子状に配列され、該各接続ピンの先端
が該ソケットボードの各端子に接触するピンブロック、
該各接続ピンの後端が接触するスクランブル配線ボー
ド、および該スクランブル配線ボードの各端子に対応す
る接触ピンが配列されたコンタクトボードとを、それぞ
れ具備するインターフェイス回路において、 前記マザーボードとコンタクトボードの間に、適当な間
隔で並列に配設され、該コンタクトボードの一辺の長さ
にほぼ等しい長さと、適当な高さを有し、上部に端子板
が、下部に雄コネクタがそれぞれ固定された複数枚の接
続基板と、該雄コネクタに対応して前記マザーボードに
配設された雌コネクタとを有し、該各接続基板の端子板
の所定の端子と、前記コンタクトボードの所定の端子と
を、シールド線によりそれぞれ相互接続し、該コンタク
トボードを前記マザーボードに弾性的に支持して構成さ
れたことを特徴とする、ＩＣテスタのインターフェイス
配線機構。 - 【請求項２】前記各接続基板は、上部の端子板と下部の
雄コネクタの間に、インピーダンス整合用などに必要な
回路基板の配設を可能とすることを特徴とする、請求項
１記載のＩＣテスタのインターフェイス配線機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119612A JPH07301664A (ja) | 1994-05-09 | 1994-05-09 | Ｉｃテスタのインターフェイス配線機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119612A JPH07301664A (ja) | 1994-05-09 | 1994-05-09 | Ｉｃテスタのインターフェイス配線機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07301664A true JPH07301664A (ja) | 1995-11-14 |
Family
ID=14765733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6119612A Pending JPH07301664A (ja) | 1994-05-09 | 1994-05-09 | Ｉｃテスタのインターフェイス配線機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07301664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022059865A1 (ko) * | 2020-09-18 | 2022-03-24 | 미르텍알앤디 주식회사 | 4열 배열 구조를 갖는 테스트 소켓 |
-
1994
- 1994-05-09 JP JP6119612A patent/JPH07301664A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022059865A1 (ko) * | 2020-09-18 | 2022-03-24 | 미르텍알앤디 주식회사 | 4열 배열 구조를 갖는 테스트 소켓 |
| KR20220037688A (ko) * | 2020-09-18 | 2022-03-25 | 미르텍알앤디 주식회사 | 4열 배열 구조를 갖는 테스트 소켓 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3974752B2 (ja) | 高密度のプリント回路ボード及びその製造方法 | |
| KR100696321B1 (ko) | 반도체 병렬 테스터 | |
| US6252415B1 (en) | Pin block structure for mounting contact pins | |
| US6822436B2 (en) | Universal test interface between a device under test and a test head | |
| JP2691809B2 (ja) | 半導体デバイステスト装置 | |
| JPH10104322A (ja) | アクセス可能なテスト・パッドを有するマルチ・チップ・モジュール、およびテスト固定装置 | |
| US5994894A (en) | Testboard for IC tester | |
| WO2005101645A2 (en) | Apparatus for providing a high frequency loop back with a dc path for a parametric test | |
| US20070103176A1 (en) | Semi-automatic multiplexing system for automated semiconductor wafer testing | |
| US6181146B1 (en) | Burn-in board | |
| US5757201A (en) | Universal testing device for electronic modules with different configurations and operating parameters | |
| JPH10319080A (ja) | 非実装プリント回路基板の試験装置及び方法 | |
| JPH07301664A (ja) | Ｉｃテスタのインターフェイス配線機構 | |
| JPS62269075A (ja) | プリント基板検査装置 | |
| JPS61182237A (ja) | プロ−ブカ−ド | |
| JP3178424B2 (ja) | 集積回路試験装置及び集積回路試験方法 | |
| JP3128442B2 (ja) | バーンイン試験用ボード | |
| JP3076293B2 (ja) | 半導体装置特性試験装置およびその試験方法 | |
| TWI694263B (zh) | 老化測試電路板模組 | |
| US20020089322A1 (en) | Modular high parallelism interface for integrated circuit testing, method of assembly, and use of same | |
| JPH0720193A (ja) | Ｄｕｔボード | |
| TWI385391B (zh) | 高效率和高準確度之測試治具 | |
| KR100600046B1 (ko) | 반도체 소자 테스트용 인터페이스 키트 | |
| JPS6340391A (ja) | 表面実装プリント配線板 | |
| JPS62257072A (ja) | バ−ンイン装置 |