WO2022059865A1 - 4열 배열 구조를 갖는 테스트 소켓 - Google Patents

4열 배열 구조를 갖는 테스트 소켓 Download PDF

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WO2022059865A1
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test socket
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PCT/KR2021/000423
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이희준
이희권
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미르텍알앤디 주식회사
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Definitions

  • the present invention relates to a test socket having a four-column array structure, and more particularly, to a test socket for inspection of a radio frequency (RF) semiconductor device package.
  • RF radio frequency
  • the electrical performance of the semiconductor device is tested using a defect inspection device such as a test socket.
  • the electrical performance test of the semiconductor device is performed by inserting the lead terminal of the semiconductor device into contact with defect inspection equipment, for example, a contact part of a test socket, and analyzing the signal input/output to each contact part as a test circuit.
  • defect inspection equipment for example, a contact part of a test socket
  • An object of the present embodiment is to provide a test socket using blade pins of a four-column array that are directly arranged.
  • the technical problems to be achieved by the present embodiment are not limited to the technical problems as described above, and other technical problems may further exist.
  • a semiconductor test socket for achieving the above object includes a core (core); a bottom plate coupled to the core; a body plate coupled to the bottom plate and covering and fixing the core; And it includes a floating (floating) for protecting the pin head.
  • the core includes a body having a step difference in the height direction, at least one slit holder having a plurality of slits coupled to the body and arranged to insert a plurality of blade pins, the plurality of blade pins is arranged in 4 rows by the plurality of slits arranged in 4 rows.
  • FIG. 1A is a view illustrating a core of a semiconductor test socket according to an embodiment of the present invention
  • FIG. 1B is a slit holder and a blade pin according to an embodiment of the present invention
  • 1c is a side view of a slit holder according to an embodiment of the present invention
  • FIG. 1d is an example showing slits arranged in four rows.
  • FIG. 2 shows an example in which a plurality of blade pins are arranged in four rows according to an embodiment of the present invention.
  • FIG. 3 is a front view and a side view of a bottom plate of a semiconductor test socket according to an embodiment of the present invention
  • FIG. 4 is a front view and a side view of a body plate of a semiconductor test socket according to an embodiment of the present invention.
  • FIG 5 is a front view and a side view of a floating (floating) semiconductor test socket according to an embodiment of the present invention.
  • FIG. 6 is a front view and a side view of a guide of a semiconductor test socket according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a semiconductor test socket according to an embodiment of the present invention.
  • FIG. 1A is a view showing a core 10 of a semiconductor test socket according to an embodiment of the present invention
  • FIG. 1B shows a slit holder 13 according to an embodiment of the present invention
  • 1C is a side view of the slit holder 13 according to an embodiment of the present invention
  • FIG. 1D is an example showing the slits 14a to 14d arranged in four rows.
  • the core 10 has a body 11 having a step in the height direction, and a plurality of slits ( 14) comprises at least one slit holder 13 formed thereon.
  • the at least one slit holder 13 is inserted into the body 11 in the direction of the arrow in FIG. 1A , and the body 11 has an opening 12 into which the at least one slit holder 13 can be inserted.
  • the opening 12 may have a step in the height direction identical to the shape of the slit holder 13 .
  • Each slit holder 13 includes slits 14' arranged in two rows, and a blade pin 15 is inserted into each of the slits 14 and 14' in the height direction.
  • the direction in which the blade pin 15 is inserted may be inserted from the upper portion of the slit holder 13 as shown in FIG. 1B , or may be inserted from the lower portion of the slit holder 13 .
  • a guide film made of an insulating material may be provided between each slit holder 13 . This can prevent the blade pins inserted into the slit holders 13 facing each other from being short-circuited.
  • the slits 14 provided in each column may have different depths d1 and d2, as shown in FIG. 1C . This is because the slit depth is formed differently as the devices of the test substrate have different lengths, and through this, the length of the blade pin 15 inserted into each slit 14 can be maintained constant. When the length of the blade pin is different, the frequency characteristic is changed. In particular, when the test board is required to be tested at a high frequency, such as a radio frequency (RF) semiconductor package, an erroneous test result may be derived.
  • the semiconductor test socket 1 of the present invention can stably test a semiconductor package to be tested by coupling blade pins of the same length and width to slits having different depths.
  • a plurality of blade pins 15 are arranged in four rows. That is, as shown in FIGS. 1A and 1D , the main body 11 is disposed adjacent to the two slit holders 13 to arrange the slits 14a to 14d in four rows. That is, the plurality of blade pins 15 are arranged in 4 rows by the slits 14a to 14d arranged in 4 rows.
  • FIG. 2 shows an example in which a plurality of blade pins 15 are arranged in four rows according to an embodiment of the present invention.
  • the slit into which the blade pin is not inserted is omitted in FIG. 2 .
  • the plurality of blades 15 ′ and 15 ′′ may be arranged in a first pattern in the first and fourth columns, and may be arranged in a second pattern in the second and third columns. That is, the second In the first and fourth rows, the plurality of blades 15 ′ are inserted into the slits of the first depth d1 in the first pattern, and the plurality of blades 15 ′′ in the second and third rows are inserted into the slits of the second depth d2 in the second and third rows. ) can be inserted into the slit. In this case, the degree of integration of the second pattern may be greater than that of the first pattern.
  • the body 11 preferably engages two slit holders 13 to have the slits 14 arranged in four rows. As shown in FIG. 1C , the blade pins 15 may be inserted in different patterns in each of the first to fourth rows 14a to 14d. However, embodiments of the present invention are not limited to the above embodiments, and the slits arranged in four rows may be formed in one slit holder.
  • the embodiments of the present invention are semiconductor test sockets arranged in four or more rows using two or more slit holders. It will be readily understood by those skilled in the art that it can be applied to the manufacture of the present invention.
  • FIG. 3 is a front view and a side view of a bottom plate 20 of a semiconductor test socket 1 according to an embodiment of the present invention
  • FIG. 4 is a semiconductor test socket 1 according to an embodiment of the present invention.
  • ) is a front view and a side view of a body plate 30
  • FIG. 5 is a front view and a side view of a floating 40 of the semiconductor test socket 1 according to an embodiment of the present invention.
  • 6 is a front view and a side view of a guide 50 of the semiconductor test socket 1 according to an embodiment of the present invention.
  • the semiconductor test socket 1 includes the aforementioned core 10 , the bottom plate 20 coupled to the core 10 , and the bottom plate 20 . ) and a floating (floating) 40 for protecting the body plate 30 and the pin head for exposing a part of the core through an opening provided in the center.
  • the semiconductor test socket 1 secures at least one slit holder 13 and includes a guide coupled to the bottom plate 20 and the body plate 30 between the bottom plate 20 and the body plate 30 . 50) may be further included.
  • the bottom plate 20 is a hollow 22 provided in the center and is coupled to (and/or accommodated) the lower end of the core 10, and a coupling part 21a for coupling with the body plate 30 and the guide 50; 21b) may be provided at both ends.
  • the body plate 30 covers and fixes the core 10 .
  • the body plate 30 may have fastening grooves 31a and 31b for coupling with the bottom plate 30 and the guide 50 at both ends.
  • the floating 40 is located at the top of the semiconductor test socket 1 and serves to protect the pin head portion when in contact with the connector. That is, when the contact with the connector is stopped, the pin head may enter the hole 41 of the floating 40 to be invisible from the outside.
  • the size of the floating 40 may be smaller than the size of the bottom plate 20 and the body plate 30 .
  • the guide 50 is coupled together with the bottom plate 20 and the body plate 30 between the bottom plate 20 and the body plate 30 , and is a hollow 52 provided in the center of at least one of the core 10 . of the slit holder 13 can be fixed.
  • the guide 50 may have the same size as the bottom plate 20 and the body plate 30 .
  • the blade pin 15 may be made of Cu alloy, etc.
  • the core 10 , the bottom plate 20 , the body plate 30 , the floating 40 and the guide 50 are Ultem. (ULTEM), may be composed of a ceramic material, etc., but is not limited thereto.
  • FIG. 7 is a view showing a semiconductor test socket 1 according to an embodiment of the present invention, the core 10, the bottom plate 20, the body plate 30, the floating 40 and the guide ( 50) shows the assembled state.

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Abstract

본 발명은 핀이 4열로 배열된 반도체 테스트 소켓에 관한 것이다. 본 발명의 반도체 테스트 소켓은 코어(core), 코어와 결합하는 바닥 플레이트(bottom plate), 바닥 플레이트와 결합되고 상기 코어를 덮어 고정시키는 바디 플레이트(body plate), 및 핀 헤드를 보호해주기 위한 플로우팅(floating)을 포함한다. 특히, 코어는 높이 방향으로 단차를 가진 본체와, 복수의 블레이드 핀을 삽입할 수 있도록 배열된 복수의 슬릿이 형성된 적어도 하나의 슬릿 홀더(slit holder)를 포함하며, 이때 복수의 블레이드 핀은 4열로 배열된 복수의 슬릿에 의해 4열로 배열된다.

Description

4열 배열 구조를 갖는 테스트 소켓
본 발명은 4열 배열 구조를 갖는 테스트 소켓에 관한 것으로서, 보다 상세하게는, RF(radio frequency) 반도체 소자 패키지의 검품을 위한 테스트 소켓에 관한 것이다.
일반적으로 반도체 소자 등의 제조 공정이 완료되면 테스트 소켓 등과 같은 결함 검사 장비에 의하여 상기 반도체 소자의 전기적 성능을 시험한다.
반도체 소자의 전기적 성능 시험은 결함 검사 장비, 예컨대 테스트 소켓의 콘택부에 반도체 소자의 리드 단자가 접촉되도록 삽입하고, 각 콘택부에 입출력되는 신호를 시험용 회로로써 분석하는 방식으로 이루어지고 있다.
최근 전자제품 등이 초소형화됨에 따라 이에 내장되는 반도체 소자의 리드 단자 또한 초소형화되고, 그 피치가 작아지고 있는데, 종래 일반적으로 사용되던 테스트 소켓은 그 콘택부의 크기가 크고 상기 콘택부에 사용되는 포고 핀 등의 피치가 커 상기와 같이 초소형화되는 반도체 소자의 검사에 사용되기 어려운 문제점이 있다.
특히, 고주파 시험의 경우에는 기술이 발전함에 따라 소형화 및 집접화되는 반도체 소자에 대응하여야 하는 문제가 있다.
본 실시예가 이루고자 하는 기술적 과제는 집접 배치된 4열 배열의 블레이드 핀을 이용한 테스트 소켓을 제공하는데에 그 목적이 있다. 다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 테스트 소켓은 코어(core); 상기 코어와 결합하는 바닥 플레이트(bottom plate); 상기 바닥 플레이트와 결합되고 상기 코어를 덮어 고정시키는 바디 플레이트(body plate); 및 핀 헤드를 보호해주기 위한 플로우팅(floating)을 포함한다. 상기 코어는 높이 방향으로 단차를 가진 본체, 상기 본체와 결합하고 복수의 블레이드 핀을 삽입할 수 있도록 배열된 복수의 슬릿이 형성된 적어도 하나의 슬릿 홀더(slit holder)를 포함하고, 상기 복수의 블레이드 핀은 4열로 배열된 상기 복수의 슬릿에 의해 4열로 배열된다.
본 발명의 다양한 실시예는, 서로 다른 높이의 4배열 핀이 배치된 RF 반도체 패키지를 효율적으로 검사할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 코어(core)를 도시한 도면이고, 도 1b는 본 발명의 일 실시예에 따른 슬릿 홀더(slit holder) 및 블레이드 핀(blade pin)을 도시한 도면이며, 도 1c는 본 발명의 일 실시예에 따른 슬릿 홀더의 측면도이고, 도 1d는 4열 배열된 슬릿들을 도시한 일 예이다.
도 2는 본 발명의 일 실시예에 따라 복수의 블레이드 핀이 4열로 배치된 일례를 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 바닥 플레이트(bottom plate)의 정면도 및 측면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 바디 플레이트(body plate)의 정면도 및 측면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 플로우팅(floating)의 정면도 및 측면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 가이드(guide)의 정면도 및 측면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 테스트 소켓을 도시한 도면이다.
[부호의 설명]
1: 반도체 테스트 소켓
10: 코어
11: 본체 12: 개구 13: 홀더 14: 슬릿
15: 블레이드 핀
20: 바닥 플레이트
30: 바디 플레이트
40: 플로우팅
50: 가이드
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.　 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.　 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
또한, 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
도 1a은 본 발명의 일 실시예에 따른 반도체 테스트 소켓의 코어(core)(10)를 도시한 도면이고, 도 1b는 본 발명의 일 실시예에 따른 슬릿 홀더(slit holder)(13)를 도시한 도면이며, 도 1c는 본 발명의 일 실시예에 따른 슬릿 홀더(13)의 측면도이고, 도 1d는 4열 배열된 슬릿들(14a 내지 14d)을 도시한 일 예이다.
도 1a 내지 도 1d를 참조하면, 코어(10)는 높이 방향으로 단차를 가진 본체(11), 상기 본체(11)에 수직 방향으로 복수의 블레이드 핀(15)을 삽입할 수 있도록 복수의 슬릿(14)이 형성된 적어도 하나의 슬릿 홀더(13)를 포함한다.
적어도 하나의 슬릿 홀더(13)는 도 1a의 화살표 방향으로 본체(11)에 삽입되며, 본체(11)는 적어도 하나의 슬릿 홀더(13)가 삽입될 수 있는 개구(12)를 구비한다. 상기 개구(12)는 슬릿 홀더(13)의 형상과 동일하게 높이 방향으로 단차를 가질 수 있다.
각 슬릿 홀더(13)는 2열로 배열된 슬릿들(14')을 포함하며, 각 슬릿(14, 14')에는 블레이드 핀(15)이 높이 방향으로 삽입된다. 이때, 블레이드 핀(15)이 삽입되는 방향은 도 1b에서와 같이 슬릿 홀더(13)의 상부에서 삽입될 수도 있으나, 슬릿 홀더(13)의 하부에서 삽입될 수도 있다. 또한, 각 슬릿 홀더(13)의 사이에는 절연재료로 구성된 가이드 필름이 구비될 수도 있다. 이는, 서로 마주보는 슬릿 홀더(13)에 삽입된 블레이들 핀들이 쇼트되는 것을 방지할 수 있다.
각 열에 구비된 슬릿(14)은, 도 1c에 도시된 바와 같이, 서로 다른 깊이(d1, d2)를 가질 수 있다. 이는 피 테스트 기판의 소자가 서로 다른 길이를 가짐에 따라 슬릿의 깊이를 상이하게 형성한 것으로서, 이를 통해 각 슬릿(14)에 삽입되는 블레이드 핀(15)의 길이는 일정하게 유지할 수 있다. 블레이드 핀의 길이가 상이해지면 주파수 특성이 변경되는 바, 특히 피 테스트 기판이 RF(radio frequency) 반도체 패키지와 같이 고주파에서의 테스트가 요구될 경우 잘못된 검사 결과가 도출될 수 있다. 본 발명의 반도체 테스트 소켓(1)은 동일한 길이 및 너비의 블레이트 핀을 서로 다른 깊이의 슬릿에 결합시킴으로써 피 테스트 반도체 패키지를 안정적으로 검사할 수 있다.
특히, 본 발명은 복수의 블레이드 핀(15)을 4열로 배열시킨다. 즉, 도 1a 및1d에 도시된 바와 같이, 본체(11)는 두 개의 슬릿 홀더(13)와 인접 배치하여 슬릿들(14a 내지 14d)을 4열로 배열시킨다. 즉, 복수의 블레이드 핀(15)은 4열로 배열된 슬릿들(14a 내지 14d)에 의해 4열로 배열된다.
도 2는 본 발명의 일 실시예에 따라 복수의 블레이드 핀(15)이 4열로 배치된 일례를 도시한다. 설명의 편의를 위해, 도 2에서 블레이드 핀이 삽입되지 않는 슬릿은 생략하였다.
도 2를 참조하면, 복수의 블레이드(15', 15")는 제1 및 제4 열에서 제1 패턴으로 배열되며, 제2 및 제3열에서 제2 패턴으로 배열될 수 있다. 즉, 제1 및 제4 열에서 복수의 블레이드(15')는 제1 패턴에서 제1 깊이(d1)의 슬릿에 삽입되며, 제2 및 제3 열에서 복수의 블레이드(15")는 제2 깊이(d2)의 슬릿에 삽입될 수 있다. 이때, 제2 패턴의 집적도는 제1 패턴의 집적도보다 클 수 있다.
본체(11)는 4열 배열된 슬릿(14)을 구비하기 위하여, 바람직하게는, 두 개의 슬릿 홀더(13)와 결합한다. 도 1c에 도시된 바와 같이, 제1 내지 제4 열(14a 내지 14d) 각각에는 서로 다른 패턴으로 블레이드 핀(15)이 삽입될 수 있다. 단, 본 발명의 실시예들이 상기의 실시예에 한정되는 것은 아니며, 상기 4열로 배열된 슬릿은 하나의 슬릿 홀더에서 형성될 수도 있다.
한편, 상기 도 1 및 도 2에서는 두 개의 슬릿 홀더를 사용하여 4열 배열된 반도체 테스트 소켓을 설명하였으나, 본 발명의 실시예들이 두 개 이상의 슬릿 홀더를 사용하여 4열 이상으로 배열된 반도체 테스트 소켓을 제조하는데에도 적용될 수 있음은 본 발명의 기술분야의 당업자가 용이하게 이해할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)의 바닥 플레이트(bottom plate)(20)의 정면도 및 측면도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)의 바디 플레이트(body plate)(30)의 정면도 및 측면도이고, 도 5는 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)의 플로우팅(floating)(40)의 정면도 및 측면도이며, 6은 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)의 가이드(guide)(50)의 정면도 및 측면도이다.
도 3내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)은 앞서 설명한 코어(10), 상기 코어(10)와 결합하는 바닥 플레이트(20), 상기 바닥 플레이트(20)와 결합하고 중앙에 구비된 개구로 상기 코어의 일부를 노출시키는 바디 플레이트(30) 및 핀 헤드를 보호하기 위한 플로우팅(floating)(40)을 포함한다. 또한, 반도체 테스트 소켓(1)은 적어도 하나의 슬릿 홀더(13)를 고정하며 바닥 플레이트(20)와 바디 플레이트(30) 사이에서 상기 바닥 플레이트(20)와 바디 플레이트(30)와 결합되는 가이드(50)를 더 포함할 수 있다.
바닥 플레이트(20)는 중앙에 구비된 중공(22)으로 코어(10)의 하단부와 결합(및/또는 수용)하며, 바디 플레이트(30) 및 가이드(50)와 결합하기 위한 체결부(21a, 21b)를 양단에 구비할 수 있다.
바디 플레이트(30)는 코어(10)를 덮어 고정시킨다. 또한, 바디 플레이트(30)는 바닥 플레이트(30) 및 가이드(50)와 결합하기 위한 체결홈(31a, 31b)를 양단에 구비할 수 있다.
플로우팅(40)은 반도체 테스트 소켓(1)의 가장 상단에 위치하며, 커넥터와 접촉할 시에 핀 헤드 부분을 보호하는 기능을 수행한다. 즉, 상기 커넥터와 접촉이 중지되면 핀 헤드는 플로우팅(40)의 홀(41) 안쪽으로 들어가 외부에서 보이지 않도록 형성될 수 있다. 플로우팅(40)의 크기는 바닥 플레이트(20) 및 바디 플레이트(30)의 크기보다 작을 수 있다.
가이드(50)는 바닥 플레이트(20)와 바디 플레이트(30) 사이에서 바닥 플레이트(20) 및 바디 플레이트(30)와 함께 결합되며, 중앙에 구비된 중공(52)으로 코어(10)의 적어도 하나의 슬릿 홀더(13)를 고정할 수 있다. 가이드(50)는 바닥 플레이트(20) 및 바디 플레이트(30)와 동일한 크기일 수 있다.
한편, 상기의 블레이드 핀(15)은 Cu 합금 등으로 구성될 수 있으며, 상기의 코어(10), 바닥 플레이트(20), 바디 플레이트(30), 플로우팅(40) 및 가이드(50)는 울템 (ULTEM), 세라믹 소재 등으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 반도체 테스트 소켓(1)을 도시한 도면으로, 앞서 설명한 코어(10), 바닥 플레이트(20), 바디 플레이트(30), 플로우팅(40) 및 가이드(50)가 모두 조립된 상태를 도시한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (7)

  1. 코어(core);
    상기 코어와 결합하는 바닥 플레이트(bottom plate);
    상기 바닥 플레이트와 결합되고 상기 코어를 덮어 고정시키는 바디 플레이트(body plate); 및
    핀 헤드를 보호해주기 위한 플로우팅(floating)을 포함하되,
    상기 코어는 높이 방향으로 단차를 가진 본체, 상기 본체와 결합하고 복수의 블레이드 핀을 삽입할 수 있도록 배열된 복수의 슬릿이 형성된 적어도 하나의 슬릿 홀더(slit holder)를 포함하고,
    상기 복수의 블레이드 핀은 4열로 배열된 상기 복수의 슬릿에 의해 4열로 배열되는 것인 반도체 테스트 소켓.
  2. 제 1 항에 있어서,
    상기 4열로 배열된 상기 복수의 블레이드 핀은
    상기 4열 중 제1 및 제4열에서 제1 패턴으로 배열되며, 상기 4열 중 제2 및 제3 열에서 제2 패턴으로 배열되며, 상기 제1 및 제2 패턴은 행 방향으로 비 중첩되는 것인 반도체 테스트 소켓.
  3. 제 2 항에 있어서,
    상기 제2 패턴의 집적도는 상기 제1 패턴의 집적도보다 큰 것인 반도체 테스트 소켓.
  4. 제 2 항에 있어서,
    상기 복수의 블레이드 핀은 동일한 길이 및 너비를 가지며, 상기 제1 패턴에사용되는 상기 슬릿의 깊이와 상기 제2 패턴 사용되는 상기 슬릿의 깊이는 상이한 것인 테스트 소켓.
  5. 제 1 항에 있어서,
    상기 반도체 테스트 소켓은
    상기 적어도 하나의 슬릿 홀더를 고정하며 상기 바닥 플레이트와 상기 바디 플레이트 사이에서 상기 바닥 플레이트 및 상기 바디 플레이트와 결합되는 가이드를 더 포함하는 것인 반도체 테스트 소켓.
  6. 제 1 항에 있어서,
    상기 슬릿 홀더는 2열로 배열된 복수의 슬릿을 구비하며,
    상기 코어는 인접 배치된 두 개의 슬릿 홀더를 포함하는 것인 반도체 테스트 소켓.
  7. 제 6 항에 있어서,
    상기 두 개의 슬릿 홀더 사이에는 절연 재료의 가이드 필름이 배치되는 것인 반도체 테스트 소켓.
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