JP2003279621A - Ｆｂｇａパッケージのテストを容易に行える半導体パッケージテストボード - Google Patents

Ｆｂｇａパッケージのテストを容易に行える半導体パッケージテストボード

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JP2003279621A
JP2003279621A JP2002329937A JP2002329937A JP2003279621A JP 2003279621 A JP2003279621 A JP 2003279621A JP 2002329937 A JP2002329937 A JP 2002329937A JP 2002329937 A JP2002329937 A JP 2002329937A JP 2003279621 A JP2003279621 A JP 2003279621A
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JP
Japan
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semiconductor package
test board
socket
holes
socket contact
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Application number
JP2002329937A
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English (en)
Inventor
Jang-Ryeul Kim
壯烈 金
Woo-Seong Choi
佑誠 崔
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0441—Details
    • G01R1/045—Sockets or component fixtures for RF or HF testing

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  • Connecting Device With Holders (AREA)
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Abstract

(57)【要約】 【課題】 ＦＢＧＡパッケージのテストを容易に行える
半導体パッケージテストボードを提供する。 【解決手段】 本発明に係る半導体パッケージテストボ
ードは、前記半導体パッケージが装着されるソケットが
連結され、複数のレイヤーが結合されたソケットコンタ
クト部を具備し、前記ソケットコンタクト部は、前記ソ
ケットのピンが連結されるホール間のピッチが前記ソケ
ットコンタクト部の上面から下面に行くほど大きくなる
ことを特徴とする。また、前記ソケットコンタクト部
は、前記ソケットコンタクト部の中心にあるホールを基
準として前記ソケットコンタクト部のエッジに行くほど
ホールが前記ソケットコンタクト部の外側に傾斜してい
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
テストボードに係り、特にボールのピッチが小さな半導
体パッケージのテストを容易に行える半導体パッケージ
テストボードに関する。
【０００２】
【従来の技術】半導体素子の高機能、高集積化、多ピン
化につれて、素子をテストするためのテストボードの重
要性は大きくなり、テストボードの特性を最大に向上さ
せて最上の条件で素子をテストするための良質のテスト
ボードの確保が必須になりつつある。
【０００３】パッケージテストボードはＱＦＰ(Quad Fl
at Package)、ＤＩＰ(Dual In linePackage)、ＰＬＣＣ
(Plastic Leaded Chip Carrier)、ＢＧＡ(Ball Grid Ar
ray)など多様な種類よりなるが、この中でも特にＢＧＡ
の場合は、多ピン化かつ小型化されつつある。しかし、
パッケージのテストのためのテストハードウェアの製作
技術はこのような多ピン化、小型化の趨勢に追い付けず
にいる。
【０００４】今後の半導体チップは、多ピンであり、且
つ、軽くて小さなＦＢＧＡのようなパッケージが主要な
タイプとなると見られる。しかし、現在の製造技術では
ＦＢＧＡパッケージをテストするテストボードの製作に
は限界があって、ボール間の距離、すなわち、ボールピ
ッチが基準以下になる場合には、テストボード上にボー
ルと連結されるホールに電流を供給するためのパターン
を直接描くことができなくなる。ボールピッチが小さく
て、パターンをボールが連結されるホールに接触しない
ようにすることが難しいためである。
【０００５】それで、現在製作されている微細ピッチ・
ボール・グリッド・アレイ（ＦＢＧＡ）パッケージテス
トボードは、メーンテストボード上にサブテストボード
(または、ソケットボード)を追加装着してこのような問
題点を補完している。
【０００６】しかし、このような方式のテストボードを
使用する場合、多様な問題点が発生する。すなわち、半
導体パッケージを装着するテストソケットを直接メーン
テストボードに連結できないために、サブテストボード
とメーンテストボードの各々の接点に生じる不完全なコ
ンタクト問題と、ハイスピードテスト及びアナログテス
ト時に抵抗値の増加による特性低下などの問題点が発生
する。
【０００７】図１は通常の半導体メモリーパッケージの
ためのテストボードを示す断面図である。テストボード
１００は半導体パッケージの電気的な特性を検査するテ
ストシステム(図示せず)とテストしようとする半導体パ
ッケージ１５０との間をインタフェースする装置を意味
する。
【０００８】図１を参照すれば、テストボード１００は
テストシステム(図示せず)に挿入されるパフォーマンス
ボード１１０上にガイドパネル１２０が支持台１１５に
より支持されて装着されている。ガイドパネル１２０に
はＤＵＴ(device Under Test)ボード１３０が挿入され
ている。このＤＵＴボード１３０には相応する半導体パ
ッケージ１５０がソケット１４０を介して連結される。
ＤＵＴボード１３０と半導体パッケージ１５０との連結
はソケット１４０以外の手段を使用してなされることも
できる。
【０００９】一方、パフォーマンスボード１１０とＤＵ
Ｔボード１３０はケーブル１２５により連結されてい
て、テストしようとする半導体パッケージ１５０に対す
る検査を遂行するための電気的な信号がパフォーマンス
ボード１１０からケーブル１２５を介してＤＵＴボード
１３０に送られる。ＤＵＴボード１３０に送られた電気
的な信号はソケット１４０を通じて半導体パッケージ１
５０に入力される。
【００１０】図２は図１のテストボードを上から見た平
面図である。図２を参照すれば、テストボード２００の
パフォーマンスボード１１０上にＤＵＴボード１３０が
あり、ＤＵＴボード１３０は半導体パッケージ(図示せ
ず)が装着されるソケット(図示せず)が連結され、複数
のレイヤー(図示せず)が結合されたソケットコンタクト
部２１０とパッケージテストのための電気的信号を伝達
するためのポゴピン(pogo pin)が連結されるチャンネル
が位置するチャンネル地域２２０よりなる。
【００１１】半導体パッケージ(図示せず)が装着される
ソケット(図示せず)のピンが連結されるソケットコンタ
クト部２１０のホールと、チャンネル地域２２０のチャ
ンネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４とが電気的通路
となるパターンラインＰＬＩＮＥ１、ＰＬＩＮＥ２、Ｐ
ＬＩＮＥ３、ＰＬＩＮＥ４により連結される。
【００１２】通常のテストボード２００において、上面
は半導体パッケージが装着されているソケットを連結し
た時、ソケットのピンとテストボード２００のソケット
コンタクト部２１０とが直接連結される。
【００１３】ソケットコンタクト部２１０の上面部から
各々のレイヤーを過ぎて最後のレイヤーになるソケット
コンタクト部２１０の下面までホールが形成されてお
り、各々のレイヤー毎にパターンラインＰＬＩＮＥ１、
ＰＬＩＮＥ２、ＰＬＩＮＥ３、ＰＬＩＮＥ４を形成し
て、ＤＵＴボード１３０のエッジ近傍のチャンネルまで
連結されるようになっている。すなわち、ソケットコン
タクト部２１０の最上面のレイヤーに一つのホールと第
１チャンネルＣＨ１とを連結する第１パターンラインＰ
ＬＩＮＥ１が形成されれば、ソケットコンタクト部２１
０の第２番目レイヤーの他のホールと第２チャンネルＣ
Ｈ２とを連結する第２パターンラインＰＬＩＮＥ２が形
成され、同じ方法で第３番目及び第４番目レイヤーに各
々のホールと第３チャンネルＣＨ３及び第４チャンネル
ＣＨ４とを連結する第３パターンラインＰＬＩＮＥ３及
び第４パターンラインＰＬＩＮＥ４が形成される。
【００１４】この場合、従来のテストボード２００は、
ボールが連結されるソケットコンタクト部２１０の最上
面のレイヤーのホール間の間隔、すなわちボールピッチ
と最下部のレイヤーのボールピッチとが同様になってい
る。
【００１５】したがって、現在のボールピッチが小さく
なる趨勢を考慮すれば、テストボード２００のソケット
コンタクト部２１０が所定値−例えば、約０．６５mm−
以下のボールピッチをもつと、テストボード２００のソ
ケットコンタクト部２１０の各々のレイヤーにパターン
ラインを直接に描き難くなり、またテストボードの製作
も困難になる。それで、やむを得ずソケットのみを別に
装着できるようにサブテストボードを製作してソケット
を装着した後、さらにこれをテストボードに装着する方
式を使用する。
【００１６】図３は図２のソケットコンタクト部の一部
を拡大して示した図面である。図３は特に０．６５mmの
ボールピッチＢＰをもつソケットコンタクト部を示す。
テストボードは実際応用されるボードとは違ってソケッ
トコンタクト部が通常６つ以上のレイヤーで結合される
ためにテストボードのソケットコンタクト部のホールの
大きさは次第に小さくなる。また、ボールピッチＢＰと
ボールが接触するテストボード上のホールの大きさが小
さくなることによってソケットコンタクト部内のホール
でソケットコンタクト部の外側のチャンネルとの連結の
ためのパターンラインを作ることが困難になる。
【００１７】
【発明が解決しようとする課題】本発明は前記問題点を
解決するために案出されたものであって、本発明の目的
は、ボールのピッチが小さな半導体パッケージのテスト
を容易に行える半導体パッケージテストボードを提供す
ることである。
【００１８】
【課題を解決するための手段】前記課題を解決するため
の本発明の第１の態様による半導体パッケージテストボ
ードは、前記半導体パッケージが装着されるソケットが
連結され、複数のレイヤーが結合されたソケットコンタ
クト部を具備し、前記ソケットコンタクト部は、前記ソ
ケットのピンが連結されるホール間のピッチが前記ソケ
ットコンタクト部の上面から下面に行くほど大きくなる
ことを特徴とする。
【００１９】また、前記ソケットコンタクト部は、前記
ソケットコンタクト部の中心にあるホールを基準として
前記ソケットコンタクト部のエッジに行くほどホールが
前記ソケットコンタクト部の外側に傾斜していることを
特徴とする。
【００２０】好ましくは、前記ソケットコンタクト部
は、前記ホールが導電体で充填されており、前記半導体
パッケージはＦＢＧＡであることを特徴とする。
【００２１】前記課題を達成するための本発明の第１の
態様による半導体パッケージテストボードを他の方法で
説明すれば、前記半導体パッケージテストボードは前記
半導体パッケージが装着されるソケットが連結され、第
１ないし第ｎレイヤーが順次に結合されたソケットコン
タクト部を具備し、前記第１ないし第ｎレイヤーは、前
記ソケットのピンが連結されるホール間のピッチが前記
第１レイヤーから前記第ｎレイヤーに行くほど大きくな
ることを特徴とする。
【００２２】また、前記第１ないし第ｎレイヤーは、前
記各々のレイヤーの中心にあるホールを基準として前記
レイヤーのエッジに行くほどホールが前記レイヤーの外
側方向に傾斜していることを特徴とする。
【００２３】好ましくは、前記第１ないし第ｎレイヤー
は、前記ホールが導電体で充填されており、前記半導体
パッケージは、ＦＢＧＡであることを特徴とする。
【００２４】前記課題を解決するための本発明の第２の
態様による半導体パッケージテストボードは、前記半導
体パッケージが装着されるソケットが連結され、複数の
レイヤーが結合されたソケットコンタクト部を具備し、
前記ソケットコンタクト部は、前記ソケットのピンが連
結されるホール間のピッチが前記ソケットコンタクト部
の上面から下面に行くほど大きくなり、前記ソケットコ
ンタクト部を構成するレイヤーのうち、最上側のレイヤ
ーを除外した残りのレイヤーのホールの上面にコンタク
トパターンを形成して、前記コンタクトパターンが上側
のレイヤーのホールと重なる部分があるようになってい
ることを特徴とする。
【００２５】また、前記ソケットコンタクト部は、前記
ホール間のピッチが前記ソケットコンタクト部の上面か
ら下面に行くほど大きくなり、前記各々のレイヤーの前
記ホールは垂直に形成されていることを特徴とする。
【００２６】好ましくは、前記ソケットコンタクト部
は、前記ホールが導電体で充填されており、前記コンタ
クトパターンは導電体である。前記半導体パッケージ
は、ＦＢＧＡであることを特徴とする。
【００２７】前記課題を解決するための本発明の第２の
態様による半導体パッケージテストボードを他の方法で
説明すれば、前記半導体パッケージのテストボードは、
前記半導体パッケージが装着されるソケットが連結さ
れ、第１ないし第ｎレイヤーが順次に結合されたソケッ
トコンタクト部を具備し、前記第１ないし第ｎレイヤー
は、前記ソケットのピンが連結されるホール間のピッチ
が前記第１レイヤーから前記第ｎレイヤーに行くほど大
きくなり、前記第２ないし第ｎレイヤーのホールの上面
にコンタクトパターンを形成して前記コンタクトパター
ンが上側のレイヤーのホールと重なる部分があるように
なっていることを特徴とする。
【００２８】また、前記第１ないし第ｎレイヤーは、前
記ホール間のピッチが前記第１レイヤーから前記第ｎレ
イヤーに行くほど大きくなり、前記各々のレイヤーの前
記ホールは垂直に形成されていることを特徴とする。
【００２９】好ましくは、前記第１ないし第ｎレイヤー
は、前記ホールが導電体で充填されており、前記コンタ
クトパターンは導電体である。前記半導体パッケージ
は、ＦＢＧＡであることを特徴とする。
【００３０】したがって、本発明に係る半導体パッケー
ジのテストボードは、ソケットコンタクト部を構成する
レイヤーのホールの最上面のレイヤーから最下面のレイ
ヤーに行くほどボールピッチが大きくなる構造でホール
を加工し、半導体パッケージのテストボードの製作時に
サブテストボード(ソケットボード)を追加として装着す
ることなく、半導体パッケージが装着されたソケットを
テストボード上に直接装着できる。また、ソケットコン
タクト部のレイヤーの各々にホールを垂直に形成し、ホ
ールとその上面のレイヤーのホールとの間を導電体で連
結することにより、テスト遂行時に生じうる接触不良に
よる特性低下などの問題を除去できる。
【００３１】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施により達成できる目的を十分に理解する
ためには、本発明の望ましい実施の形態を例示の添付図
面及び図面に記載された内容を参照しなければならな
い。
【００３２】以下、添付した図面に基づいて、本発明を
詳しく説明する。各図面に提示された同じ参照符号は同
じ部材を示す。
【００３３】図４は本発明の第１実施の形態による半導
体パッケージテストボードのソケットコンタクト部の側
面図である。
【００３４】図４を参照すれば、第１実施の形態による
半導体パッケージテストボードは、半導体パッケージが
装着されるソケット(図示せず)が連結され、複数のレイ
ヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ４が結合さ
れたソケットコンタクト部２１０を具備し、ソケットコ
ンタクト部２１０はソケット(図示せず)のピンが連結さ
れるホールＨＮＥＷ間のピッチがソケットコンタクト部
２１０の上面から下面に行くほど大きくなる。
【００３５】ここで、半導体パッケージはＦＢＧＡであ
る。レイヤーは複数個が結合されうるが、ここでは、４
枚のレイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ４
にのみソケットコンタクト部２１０が構成されることを
例として説明する。
【００３６】従来のレイヤーＬＡ１、ＬＡ２、ＬＡ３、
ＬＡ４はホールＨ−ＯＬＤが垂直に形成されている。し
かしながら、本発明では各々のレイヤーＬＡＮ１、ＬＡ
Ｎ２、ＬＡＮ３、ＬＡＮ４におけるホールＨＮＥＷの位
置をソケットコンタクト部２１０の下面に一定の角度で
順次に広める。このようにすれば最上側のレイヤーＬＡ
Ｎ１のボールピッチＢＰと最下側のレイヤーＬＡＮ４の
ボールピッチＢＰＮとが異なって半導体パッケージのボ
ールピッチが小さくなってもテストボード上にソケット
を直接装着できる。
【００３７】図４を参照して、より詳しく説明すれば、
第１ないし第４レイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ
３、ＬＡＮ４を結合してソケットコンタクト部２１０を
製作し、ホールＨＮＥＷを形成する。この時、ホールＨ
ＮＥＷの方向を従来とは違って、ソケットコンタクト部
２１０の中心にあるホールＨＮＥＷを基準としてソケッ
トコンタクト部２１０のエッジに行くほどホールＨＮＥ
Ｗがソケットコンタクト部２１０の外側に傾斜して形成
されるようにする。傾斜の角度を無限に拡大できず、一
定角度で制限するようになる。したがって、第１ないし
第４レイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ４
は各々のレイヤーの中心にあるホールＨＮＥＷを基準と
してレイヤーのエッジに行くほどホールＨＮＥＷがレイ
ヤーの外側方向に傾斜して形成される。ホールＨＮＥＷ
を作った後、導電体をもってホールを充填する。
【００３８】図５は、本発明の第２実施の形態による半
導体パッケージテストボードのソケットコンタクト部の
側面図である。
【００３９】ソケットコンタクト部２１０のレイヤーは
複数個であるが、ここでは４枚のレイヤーＬＡＮ１、Ｌ
ＡＮ２、ＬＡＮ３、ＬＡＮ４を具備することにする。こ
こで半導体パッケージはＦＢＧＡである。
【００４０】図５を参照すれば、本発明の第２実施の形
態による半導体パッケージテストボードは、半導体パッ
ケージが装着されるソケット(図示せず)が連結され、複
数のレイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ４
が結合されたソケットコンタクト部２１０を具備し、ソ
ケットコンタクト部２１０はソケットのピンが連結され
るホールＨＮＥＷ間のピッチがソケットコンタクト部２
１０の上面から下面に行くほど大きくなり、ソケットコ
ンタクト部２１０を構成するレイヤーＬＡＮ１、ＬＡＮ
２、ＬＡＮ３、ＬＡＮ４のうち、最上側のレイヤーＬＡ
Ｎ１を除いた残りのレイヤーＬＡＮ２、ＬＡＮ３、ＬＡ
Ｎ４のホールＨＮＥＷの上面にコンタクトパターンＣＰ
を形成してコンタクトパターンＣＰが上側のレイヤーの
ホールＨＮＥＷと重なる部分があるようになっているこ
とを特徴とする。
【００４１】従来にはレイヤーＬＡ１、ＬＡ２、ＬＡ
３、ＬＡ４を結合し、ホールＨ−ＯＬＤを用いて上面と
下面とを貫通した後、ホールＨ−ＯＬＤに導電体を充填
させた。ところが、本発明の第２実施の形態においては
各々のレイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ
４にまずホールをあける。第１実施の形態では複数のレ
イヤーを結合した後にホールを傾斜させて形成したが、
第２実施の形態では各々のレイヤーＬＡＮ１、ＬＡＮ
２、ＬＡＮ３、ＬＡＮ４にまずホールＨＮＥＷを形成し
た後にこれらを結合する。また、第２実施の形態では図
５に示されたようにホールを垂直に形成する。第１レイ
ヤーＬＡＮ１のボールピッチＢＰよりは第２レイヤーＬ
ＡＮ２のボールピッチをより大きくしてホールＨＮＥＷ
を作り、第２レイヤーＬＡＮ２のボールピッチよりは第
３レイヤーＬＡＮ３のボールピッチをより大きくしてホ
ールＨＮＥＷを作り、同じ方法で第３レイヤーＬＡＮ３
のボールピッチよりは第４レイヤーＬＡＮ４のボールピ
ッチをより大きくしてホールＨＮＥＷを作る。そして第
２レイヤーＬＡＮ２から第４レイヤーＬＡＮ４のホール
ＨＮＥＷ上には導電体でコンタクトパターンＣＰを形成
して上面のレイヤーＬＡＮ１、ＬＡＮ２、ＬＡＮ３のホ
ールＨＮＥＷと重なる部分があるようにする。このよう
にすることによって、上面のレイヤーのホールと下面の
レイヤーのホールとの接触が安定的になされて電気的信
号の伝達が円滑に行える。
【００４２】図１の実施の形態においてはホールを傾斜
して作るにあたって、その傾斜の角度に限界があるため
に、最下面レイヤーＬＡＮ４のボールピッチＢＰＮＥＷ
の大きさにも限界があり、ホールを傾斜して加工するに
も困難があるが、図２の実施の形態においては、ホール
を垂直に作るために、加工が容易であり、レイヤーを使
用する個数により理論的には最下面レイヤーのボールピ
ッチＢＰＮＥＷを非常に大きく広げられる。
【００４３】
【発明の効果】前述したように、本発明に係る半導体パ
ッケージのテストボードは、ソケットコンタクト部を構
成するレイヤーのホールを最上面のレイヤーから最下面
のレイヤーに向かうほどボールピッチが大きくなる構造
でホールを加工して、半導体パッケージのテストボード
の製作時にサブテストボード(ソケットボード)を追加と
して装着せず、半導体パッケージが装着されているソケ
ットをテストボード上に直接装着できる。また、ソケッ
トコンタクト部のレイヤーの各々にホールを垂直に形成
し、ホールとその上面のレイヤーのホール間を導電体で
連結することにより、テスト遂行時に生じうる接触不良
による特性低下などの問題を除去できる。
【００４４】以上のように、図面と明細書から最適の実
施の形態が開示された。ここで特定用語が使われたが、
これは単に本発明を説明するための目的から使われたこ
とで、意味限定や特許請求の範囲に記載された本発明の
範囲を制限するために使われたものではない。したがっ
て、当業者ならばこれより多様な変形及び均等な他の実
施の形態が可能である。したがって、本発明の真の技術
的保護範囲は特許請求の範囲によってのみ決まるべきで
ある。
【図面の簡単な説明】
【図１】 従来の半導体メモリーパッケージのためのテ
ストボードを示す断面図である。
【図２】 図１のテストボードを上から見た平面図であ
る。
【図３】 図２のソケットコンタクト部の一部を拡大し
て示した図面である。
【図４】 本発明の第１実施の形態による半導体パッケ
ージテストボードのソケットコンタクト部の側面図であ
る。
【図５】 本発明の第２実施の形態による半導体パッケ
ージテストボードのソケットコンタクト部の側面図であ
る。
【符号の説明】
２１０ ソケットコンタクト部 ＬＡ１、ＬＡ２、ＬＡ３、ＬＡ４ 第１ないし第４レイ
ヤー ＬＡＮ１、ＬＡＮ２、ＬＡＮ３、ＬＡＮ４ 第１ないし
第４レイヤー Ｈ−ＯＬＤ ホール ＨＮＥＷ ホール ＢＰ ボールピッチ ＢＰＮＥＷ ボールピッチ
フロントページの続き Ｆターム(参考） 2G003 AA07 AG01 AG08 AG12 AH00 AH05 2G011 AA16 AA21 AB06 AB08 AC14 AE22 AF02 5E024 CA19 CB01

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体パッケージテストボードにおい
    て、 前記半導体パッケージが装着されるソケットが連結さ
    れ、複数のレイヤーが結合されたソケットコンタクト部
    を具備し、 前記ソケットコンタクト部は、 前記ソケットのピンが連結されるホール間のピッチが前
    記ソケットコンタクト部の上面から下面に行くほど大き
    くなることを特徴とする半導体パッケージテストボー
    ド。
  2. 【請求項２】 前記ソケットコンタクト部は、 前記ソケットコンタクト部の中心にあるホールを基準と
    して前記ソケットコンタクト部のエッジに行くほどホー
    ルが前記ソケットコンタクト部の外側に傾斜しているこ
    とを特徴とする請求項１に記載の半導体パッケージテス
    トボード。
  3. 【請求項３】 前記ソケットコンタクト部は、 前記ホールが導電体で充填されていることを特徴とする
    請求項１に記載の半導体パッケージテストボード。
  4. 【請求項４】 前記半導体パッケージは、 ＦＢＧＡであることを特徴とする請求項１に記載の半導
    体パッケージテストボード。
  5. 【請求項５】 半導体パッケージテストボードにおい
    て、 前記半導体パッケージが装着されるソケットが連結さ
    れ、第１ないし第ｎレイヤーが順次に結合されたソケッ
    トコンタクト部を具備し、 前記第１ないし第nレイヤーは、 前記ソケットのピンが連結されるホール間のピッチが前
    記第１レイヤーから前記第ｎレイヤーに行くほど大きく
    なることを特徴とする半導体パッケージテストボード。
  6. 【請求項６】 前記第１ないし第ｎレイヤーは、 前記各々のレイヤーの中心にあるホールを基準として前
    記レイヤーのエッジに行くほどホールが前記レイヤーの
    外側方向に傾斜していることを特徴とする請求項５に記
    載の半導体パッケージテストボード。
  7. 【請求項７】 前記第１ないし第ｎレイヤーは、 前記ホールが導電体で充填されていることを特徴とする
    請求項５に記載の半導体パッケージテストボード。
  8. 【請求項８】 前記半導体パッケージは、 ＦＢＧＡであることを特徴とする請求項５に記載の半導
    体パッケージテストボード。
  9. 【請求項９】 半導体パッケージテストボードにおい
    て、 前記半導体パッケージが装着されるソケットが連結さ
    れ、複数のレイヤーが結合されたソケットコンタクト部
    を具備し、 前記ソケットコンタクト部は、 前記ソケットのピンが連結されるホール間のピッチが前
    記ソケットコンタクト部の上面から下面に行くほど大き
    くなり、 前記ソケットコンタクト部を構成するレイヤーのうち、
    最上側のレイヤーを除外した残りのレイヤーのホールの
    上面にコンタクトパターンを形成して、前記コンタクト
    パターンが上側のレイヤーのホールと重なる部分がある
    ようになっていることを特徴とする半導体パッケージテ
    ストボード。
  10. 【請求項１０】 前記ソケットコンタクト部は、 前記ホール間のピッチが前記ソケットコンタクト部の上
    面から下面に行くほど大きくなり、前記各々のレイヤー
    の前記ホールは垂直に形成されていることを特徴とする
    請求項９に記載の半導体パッケージテストボード。
  11. 【請求項１１】 前記ソケットコンタクト部は、 前記ホールが導電体で充填されていることを特徴とする
    請求項９に記載の半導体パッケージテストボード。
  12. 【請求項１２】 前記半導体パッケージは、 ＦＢＧＡであることを特徴とする請求項９に記載の半導
    体パッケージテストボード。
  13. 【請求項１３】 前記コンタクトパターンは、 導電体であることを特徴とする請求項９に記載の半導体
    パッケージテストボード。
  14. 【請求項１４】 半導体パッケージにテスト電圧を供給
    して駆動能力をテストするための半導体パッケージテス
    トボードにおいて、 前記半導体パッケージが装着されるソケットが連結さ
    れ、第１ないし第ｎレイヤーが順次に結合されたソケッ
    トコンタクト部を具備し、 前記第１ないし第ｎレイヤーは、 前記ソケットのピンが連結されるホール間のピッチが前
    記第１レイヤーから前記第ｎレイヤーに行くほど大きく
    なり、 前記第２ないし第ｎレイヤーのホールの上面にコンタク
    トパターンを形成して前記コンタクトパターンが上側の
    レイヤーのホールと重なる部分があるようになっている
    ことを特徴とする半導体パッケージテストボード。
  15. 【請求項１５】 前記第１ないし第ｎレイヤーは、 前記ホール間のピッチが前記第１レイヤーから前記第ｎ
    レイヤーに行くほど大きくなり、前記各々のレイヤーの
    前記ホールは垂直に形成されていることを特徴とする請
    求項１４に記載の半導体パッケージテストボード。
  16. 【請求項１６】 前記第１ないし第ｎレイヤーは、 前記ホールが導電体で充填されていることを特徴とする
    請求項１４に記載の半導体パッケージテストボード。
  17. 【請求項１７】 前記半導体パッケージは、 ＦＢＧＡであることを特徴とする請求項１４に記載の半
    導体パッケージテストボード。
  18. 【請求項１８】 前記コンタクトパターンは、 導電体であることを特徴とする請求項１４に記載の半導
    体パッケージテストボード。
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