JP4616974B2 - マルチチップモジュールのパッケージングプロセス - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体のパッケージングに関する。より詳細には本発明は、マルチチップモジュールのパッケージングすることに関する。
【０００２】
【従来の技術】
一般的に用語「マルチチップモジュール」は、電気的に結合されることにより、システムレベルユニット又はボードレベルユニットとして機能する、複数の集積回路ダイを備える電子部品に関して使用される。図１に見られるように、モジュールの製造は、ダイ12及び14のような、むき出し状態の集積回路をそれぞれ受容するステップ10と、好適な基板18にそれぞれのダイを取り付けるステップ16を含む。取り付けた後、それぞれのダイの入出力（I/O）パッドが、ワイヤボンディングプロセス又はフリップチッププロセスを介して、基板18のI/Oパッドに電気的に結合される（20）。ここではフリップチッププロセスは図示されていない。次に集積回路12、14、（適用できるのであれば）ボンディングワイヤ24、基板18をエポキシのような保護材料26によって封止する、封止ステップ22が実施される。封止は、むき出しのダイを保護し、組み合わされた集積回路ダイによって提供される特徴の全てを備える、頑丈でコンパクトなパッケージ、すなわちマルチチップモジュール28をもたらす。
【０００３】
参照番号32において、ピンアウト30が基板18に形成される。典型的にピンアウト30は、常にではないが、取り付けられた集積回路ダイに面している表面とは反対側に形成され、プリント回路基板（図示されない）のような他の基板にマルチチップモジュール28を電気的に結合させる。ピンアウト30は、例えばボールグリッドアレイやピングリッドアレイ等の高密度領域接続、例えばデュアルインラインパッケージ（DIP）、スモールアウトラインパッケージ（SOP）、薄いスモールアウトラインパッケージ（TSOP）、スモールアウトラインＪリード（SOJ）、四極フラットパック（QFP）等のパッケージ構成とすることができる。
【０００４】
図１は、単一の基板上への集積回路の取付及び封止を断面図により表している。典型的には基板が取付基板（以降「基板ストリップ」と称される）のグループの一部分であることが、当業者には容易に認められる。したがって基板のそれぞれは、対応するマルチチップモジュールを形成した後、各モジュールを試験してバーンインする前に、基板ストリップから分離されなければならない。全体の基板ストリップは、記述を複雑化することを避けるために、図１には示さない。
【０００５】
マルチチップパッケージ技術は、設計者が全体の目標回路を設計するのに制約を受けず、又は単一のシリコンダイ上に全体の目標回路を製造するのに制約を受けないために、回路の設計時間を短縮するという利点を備える。それどころか設計者は、必要とされる集積回路を製造する半導体業者から、むき出しのダイの状態で集積回路の全て又はいくらかを購入することができる。例えばグラフィックスアクセラレータにRAMメモリ機能を直接結合することを求めるグラフィックスの設計者は、DRAM業者からDRAM集積回路ダイを購入することができる。次にグラフィックスの設計者は、マルチチップモジュール内にダイ回路を封止することにより、設計者の選択したグラフィックス集積回路ダイとDRAM集積回路を組み合わせることができる。したがって設計者は、利用可能な業者から、むき出しのダイの状態で目標回路に必要な幾つかの集積回路の部分を購入することにより、目標回路を迅速に組み立てることができる。
【０００６】
しかしながらマルチチップモジュール技術は、モジュールの歩留まりが各マルチチップモジュールに組み合わされる集積回路ダイのそれぞれの歩留まりに依存するため、比較的高価である。システム試験の前に、利用される各集積回路が他のダイと封止されるために、封止の後、モジュール内の残りのダイが不良でないかどうかに関わらず、機能しないダイは結果として不良マルチチップモジュールを生じる。パッケージされた後、一定期間バーンイン及び／又は試験するなどの使用のために不良となるダイは初期不良として一般に知られている。ダイの初期不良は、モジュール内に残された集積回路ダイが不良ダイとともに封止されているために、パッケージのコストを増大させる。したがって全体としては、マルチチップモジュール内の１つの不良集積回路ダイが全体のマルチチップモジュールを不良にする。
【０００７】
パッケージングする前に、不良ではない集積回路ダイ、すなわち同じレベルの特性を備える集積回路を、パッケージされ、試験され、バーンインされたダイとして識別する従来の試みがある。むき出しのダイの状態の、このような不良ではない集積回路は、通常「既知の良好なダイ」と称される。１つの解法は、好適なキャリア又は仮のパッケージにダイを配置し、次に要求仕様の組に対して回路を試験することによって、むき出しのダイの状態の各集積回路を試験することを含む。この解法は、仮のパッケージ又はキャリアを使用し、ダイを仮のパッケージ又はキャリアに挿入し、仮のパッケージ又はキャリアから取り外すステップを含むため、高価となる。
【０００８】
他の解法では、基板上に各ダイを配置する前に、むき出しのダイの状態の各集積回路が専用の小規模な試験ソケットに配置され、試験され、バーンインされる。この方法では、ダイのI/Oパッドが、ダイを試験している間使用される試験キャリアむき出しダイソケットと整列される必要があるため、厳しい公差が要求される。加えてこの解法は、寄生容量による温度及び周波数の制限を受け、クロストーク、コストの点で不利である。
【０００９】
【発明が解決しようとする課題】
したがってマルチチップモジュールに集積回路ダイをパッケージする改良された方法が必要とされている。
【００１０】
【課題を解決するための手段】
本発明は、基板に結合された集積回路をパッケージして試験する方法に関する。本方法は、基板に第一の集積回路を結合するステップ、次に第一の集積回路を試験するステップを含む。試験が成功すれば、第二の集積回路が基板に結合される。
【００１１】
加えて本方法は、第二の集積回路を封止するステップを含み、それによって第一及び第二の集積回路が、マルチチップモジュールのような単一のモノリシックモジュールの部分となる。第二の集積回路はまた、封止された後に試験される。
また本発明は、高価値のダイを封止する前に、より低価値のダイを封止して試験することによって実施される。このことにより、より高価値のダイが封止され及び／又は試験された後に、続いて基板に取り付けられたより低価値のダイの１つが不良を発見されることによって、高価値のダイが使用不能になる可能性が減少する。
【００１２】
【発明の実施の形態】
図２は、本発明の一実施例による、単一のマルチチップモジュールを形成して試験する方法を示す、断面のブロック図である。図２に示す方法は、基板54に集積回路ダイの第一の組52を結合するステップ50を含み、ここで第一の組のダイの数は１以上である。次に第一の組52の各ダイは、封止され（56）、動的試験及びバーンインされる（58）。第一の組52内の各ダイの試験及びバーンインが成功すれば、集積回路ダイの第二の組60が基板54に結合される。第一の組52内の１つのダイの試験及びバーンインが成功しなければ、すなわち第一の組52内の１つのダイが不良であれば、基板54に予定されていた続くパッケージング操作は終了される。第二の組60のダイの数は１以上とすることができる。記載を複雑にしないために、ただ１つのダイのみが第一の組52及び第二の組60に示されている。図２に示すように、第一の組52及び第二の組60は基板54の主要面の同じ側に結合され、並置される。図３を参照して後に説明する他の実施例についても同様に、すべての集積回路ダイは基板ストリップの主要面の同じ側に結合される。
【００１３】
基板という用語は、１以上の集積回路ダイを結合するのに適する、シリコン基板又は絶縁体のようなプラットフォームを含み、選択された数の集積回路ダイを電気的に結合するのに適した相互接続I/Oパッド（図示しない）を含む。この基板は、プリントワイヤ回路又は表面上の同等の相互接続を備え、あるいは基板54本体上及び／又は基板本体54内の多層の相互接続を備える。当業界で公知の共通の例として、セラミック、積層板、基板を基にする薄膜を含む。これらの基板の形式は、何らかの点で本発明を制限することを意図せず、種々の同等の例を明らかにするためにのみ議論されている。
【００１４】
第一の組52に関連する各ダイを基板54に結合するステップ50は、基板54に各ダイを物理的に取り付けるステップ62、及び基板54の相互接続I/Oパッドに対応するダイのI/Oパッド（図示せず）を電気的に結合するステップ64を含む。同様に第二の組60に関連する各ダイを基板54に結合するステップ65は、基板54に各ダイを物理的に取り付けるステップ66、及び基板54の相互接続I/Oパッドに対応するダイのI/Oパッド（図示せず）を電気的に結合するステップ68を含む。電気的な結合は、ワイヤボンディング、フリップチップ等のような当業界の技術者に公知である、設計要求に適合するのに必要とされる方法又はプロセスによって達成される。図２に示すように、第一の組52及び第二の組60内のダイの基板54への電気的な結合は、ワイヤボンディングプロセスを利用して達成される。
【００１５】
また例えば基板54は、マルチチップモジュールピンアウト72に電気的に結合するのに適するマルチチップモジュール（MCM）I/Oパッド70を備える。図２に示すように、ピンアウト72は、第二の組60内の各ダイが封止さた（74）後に形成されるが、ピンアウト72が形成される順番は制限されない。典型的にはピンアウト72は、集積回路ダイが取り付けられている基板表面と反対側に形成され（76）、プリント回路板（図示されない）のような他の基板にマルチチップモジュール（78）を電気的に結合するためのものである。ピンアウト72は、制限するのではないが、例えばボールグリッドアレイ（BGA）、ピングリッドアレイ（PGA）等の領域接続、あるいは例えばDIP、SOP、TSOP、SOJ、QEP等のパッケージ構成である。図２では、ピンアウト72はボールグリッドアレイとして表されている。
【００１６】
マルチチップモジュールを試験するステップ（78）は、ピンアウト72を形成する前又は後に実施される。このステップは、開示を複雑にすることを避けるために、図２には示されない。
【００１７】
本発明の一好適実施例によれば、第一の組52内の各ダイは相対的に低価値のダイであり、第二の組60内の各ダイは相対的に高価値のダイである。本明細書の目的に則せば、用語「低価値」及び「高価値」は相対的な用語であることが意図される。ダイの価値は、ダイを開発するためのコスト及び／又はダイを製造するためのコスト、ダイの初期不良率等の要素を含む。例えば１以上のDRAM集積回路ダイがグラフィックス制御チップと組み合わされてマルチチップモジュールを形成する場合、グラフィックス制御チップと比較すると、各DRAMダイは相対的に低価値であると考えることができる。この例では、多くのDRAMダイがパッケージング及び（バーンイン及び試験のような）使用の後、高い不良率を示しやすいということが当業者に共通に認識されているので、グラフィックス制御チップと比較すると、DRAMダイは低価値のダイであると考えることができる。パッケージした後の不良は、ダイの初期不良として工業界では公知の問題である。したがって低価値のDRAMダイは、高価値のダイが基板上のDRAMダイと組み合わされる前に、基板に結合されて、封止され、試験され及び／又はバーンインされる。
【００１８】
上記の解法は、マルチチップモジュールに相対的に高価値のダイが封止される前に、相対的に低価値のむき出しのダイが試験され及び／又はバーンインされるので、上述の既知の良好なダイの問題を解決する。これは、低価値のむき出しのダイが最終的なパッケージ形態で直接試験され及び／又はバーンインされるので、パケージングのコストを低減し、既知の良好なダイのみが高価値のダイと組み合わされることが確実であることにより歩留まりを改善する。加えてパッケージされた状態での試験は、むき出しのダイを試験するのに必要とされる仮の構造によって導かれる周波数の制限、クロストーク、容量のような、目的とする回路の外部の制約が導入されることを回避することができる。
【００１９】
図３は、本発明の他の実施例による、基板ストリップ100に関連する各基板部分上にマルチチップモジュールを形成して試験するプロセスを示す、断面のブロック図である。各マルチチップモジュールは、その内部及び基板部分が断面で示されている。このプロセスは、図２で示したプロセスと類似するが、並行してプロセスが実施されることを含む。
【００２０】
基板ストリップ100は、互いに分離可能に取り付けられている各基板部分を備える複数の基板部分を有して示されている。本発明のこの好適実施例によれば、基板ストリップ100は４つの基板部分を含み、以下の議論は基板部分102及び104に制限されるが、これは本議論を不当に複雑化しないためである。各基板部分は、並行して製造される各マルチチップモジュールのパッケージ基板として機能する。各基板部分は、他の基板部分と分離可能に取り付けられている、少なくとも１つの面を備える。分離可能な取付は、穿孔の利用又は形成によって達成されるが、これは何ら制限を意図するものではない。
【００２１】
図３に示すプロセスは、基板ストリップ100に関連する各基板部分に集積回路ダイの少なくとも一組を並行して結合するステップ106を含む。この例では、集積回路ダイの第一の組106と第二の組108が、それぞれ基板部分102及び104に結合されていることが示されている。各組のダイ110の数は１以上である。本開示では複雑化しないように、第一の組106及び第二の組108にただ１つのダイのみが示されている。第一の組106及び第二の組108の各ダイは、さらに封止されて、動的試験及びバーンインされる（114）。
【００２２】
バーンイン及び試験の後、既知の良好なダイを有する基板部分のみが、以下に議論するような次のプロセスに進む。すなわち第一の組106及び第二の組108内の各ダイの試験及びバーンインが成功すれば、集積回路の第三の組116及び第四の組118が基板部分102及び104に結合される（120）。しかしながら第一の組106の１つのダイの試験及びバーンインが不成功であると、すなわち１つのダイが不良であると、基板部分102に予定されていた次のパッケージ操作は終了される。同様に第二の組108の１つのダイに不良が発見されると、基板部分104に予定されていた次のパッケージ操作は終了される。
【００２３】
第三の組116及び第四の組118のダイの数は１以上である。本開示では複雑化しないように、第三の組116及び第四の組118にただ１つのダイのみが示されている。
【００２４】
第三の組116及び第四の組118に関連する各ダイを結合するステップ120は、図２に関連して上述した結合ステップと同様である。
【００２５】
結合した後、第三の組116及び第四の組118は封止される（122）。その上ピンアウト124及びピンアウト126が、それぞれ封止された基板部分128及び130に対して形成される。さらに試験が封止された基板部分128及び130に対して実施される。この試験ステップは、本開示では複雑化しないように、図３には示さない。
【００２６】
図２に開示された実施例のように、第一の組106及び又は第二の組108に使用されるダイが、第三の組116及び／又は第四の組118に使用されるダイよりも相対的に低価値であることが、必要ではないが、好ましい。
【００２７】
本発明の実施例及び用途が示され、記載されたが、本発明の概念から逸脱することなく、上記に言及したものからさらに変更することが可能であることは、当業界の技術者には明らかである。したがって本発明は、添付される特許請求の範囲に記載の精神以外で制限されることはない。
【００２８】
【発明の効果】
本発明は、集積回路ダイをパッケージして試験するための方法に関する。この方法は、第一の集積回路ダイを基板に結合するステップと、第一の集積回路ダイを封止するステップと、第一の集積回路ダイを試験するステップとからなる。第一の集積回路ダイの試験が成功した場合には、第二の集積回路ダイが基板に結合される。さらに本方法は、第二の集積回路を封止するステップを含み、それによって第一及び第二の集積回路が、マルチチップモジュールのような単一のモノリシックモジュールの部分となる。また第二の集積回路も封止された後に試験される。本発明は、より高価値のダイを封止する前に、低価値のダイを封止して試験することによって実施される。これにより、より高価値のダイが封止され、及び／又は試験された後に、基板に取り付けられた低価値のダイの１つが不良であることを発見されることにより、より高価値のダイが使用不能となる可能性が減少する。
【図面の簡単な説明】
【図１】単一のマルチチップモジュールを形成する公知の方法を示す、断面のブロック図である。
【図２】本発明の一実施例による、単一のマルチチップモジュールを形成して試験する方法を示す、断面のブロック図である。
【図３】本発明の他の実施例による、基板ストリップ上の複数のマルチチップモジュールを形成して試験する方法を示す、断面のブロック図である。
【符号の説明】
52 集積回路ダイの第一の組
54 基板
60 集積回路ダイの第二の組
72 ボールグリッドアレイ

Claims (26)

  1. 集積回路ダイをパッケージングして試験する方法であって、
    第一の集積回路ダイを基板に結合するステップと、
    前記第一の集積回路ダイを封止するステップと、
    前記第一の集積回路ダイを試験するステップと、
    前記第一の集積回路ダイの前記試験が成功した場合に、第二の集積回路ダイを前記基板に結合するステップとからなり、
    前記第一の集積回路ダイと前記第二の集積回路ダイとは前記基板の同じ側の面に結合され、並置されることを特徴とする方法。
  2. さらに前記第二の集積回路ダイを封止するステップを含む、請求項１記載の方法。
  3. さらに前記第二の集積回路ダイを試験するステップを含む、請求項１記載の方法。
  4. 前記第二の集積回路ダイがグラフィックスアクセラレータ回路からなる、請求項１記載の方法。
  5. 前記第一の集積回路ダイの前記試験が動的バーンイン試験を含む、請求項１記載の方法。
  6. 前記第一の集積回路ダイがDRAM回路からなる、請求項１記載の方法。
  7. 第二の基板に設けられている第二の接続アレイに結合するのに適した第一の接続アレイを備える基板と集積回路ダイを集積する方法であって、
    第一の集積回路ダイを基板に結合するステップと、
    前記第一の集積回路ダイを封止するステップと、
    前記第一の集積回路ダイを封止した後に、前記第一の集積回路ダイを試験するステップと、
    前記第一の集積回路ダイの前記試験が成功した場合に、第二の集積回路ダイを前記基板に結合するステップとからなり、
    前記第一の集積回路ダイと前記第二の集積回路ダイとは前記基板の同じ側の面に結合され、並置されることを特徴とする方法。
  8. さらに前記第二の集積回路ダイを封止するステップを含む、請求項７記載の方法。
  9. さらに前記第二の集積回路ダイを試験するステップを含む、請求項７記載の方法。
  10. ２以上の集積回路ダイを有するマルチチップモジュールを形成するための方法であって、
    接続のアレイを備える第一の基板に第一の集積回路ダイを結合するステップと、
    前記第一の集積回路ダイを封止するステップと、
    前記第一の集積回路ダイを封止した後に、前記第一の集積回路ダイを試験するステップと、
    前記第一の集積回路ダイの前記試験が成功した場合に、第二の集積回路ダイを前記第一の基板に結合するステップとからなり、
    前記第一の集積回路ダイと前記第二の集積回路ダイとは前記基板の同じ側の面に結合され、並置されることを特徴とする方法。
  11. さらに前記第二の集積回路ダイを封止するステップを含む、請求項１０記載の方法。
  12. さらに前記第二の集積回路ダイを試験するステップを含む、請求項１０記載の方法。
  13. 前記第一の集積回路ダイの前記試験が動的バーンイン試験を含む、請求項１０記載の方法。
  14. 前記動的バーンイン試験が電圧範囲の試験を含む、請求項１３記載の方法。
  15. 前記動的バーンイン試験が温度範囲の試験を含む、請求項１３記載の方法。
  16. 前記接続のアレイがボールグリッドアレイを含む、請求項１０記載の方法。
  17. 前記接続のアレイがピングリッドアレイを含む、請求項１０記載の方法。
  18. 少なくとも第一の基板と第二の基板を備える基板ストリップ上に、１以上の既知の良好なダイをパッケージする方法であって、
    第一の基板に第一の集積回路ダイを結合するステップと、
    前記第一の集積回路ダイと関連する第一の基板の部分及び前記第一の集積回路ダイを封止するステップと、
    封止した後に、前記第一の集積回路ダイを試験するステップと、
    前記第一の集積回路ダイの前記試験が成功した場合に、第二の集積回路ダイを前記第一の基板に結合するステップとからなり、
    前記第一の集積回路ダイと前記第二の集積回路ダイとは前記基板の同じ側の面に結合され、並置されることを特徴とする方法。
  19. さらに、前記第一の集積回路ダイの前記試験が不成功であった場合に、前記第二の集積回路ダイを前記第一の基板に結合する前記ステップを排除して、前記第一の基板を使用不能とするステップを含む、請求項１８記載の方法。
  20. さらに、第三の集積回路ダイを第二の基板に結合するステップと、
    前記第三の集積回路ダイと関連する第二の基板の部分及び前記第三の集積回路ダイを封止するステップとを含む、請求項１９記載の方法。
  21. さらに前記第三の集積回路ダイを封止した後に、前記第三の集積回路ダイを試験するステップを含む、請求項２０記載の方法。
  22. さらに、前記第三の集積回路ダイの試験が成功した場合に、第四の集積回路ダイを前記第二の基板に結合するステップを含む、請求項２１記載の方法。
  23. 前記第二の集積回路ダイがグラフィックスアクセラレータ回路を含む、請求項１８記載の方法。
  24. 前記第一の集積回路ダイの前記試験が動的バーンイン試験を含む、請求項１８記載の方法。
  25. 前記第一の集積回路ダイがDRAM回路からなる、請求項１８記載の方法。
  26. 集積回路ダイをパッケージして試験する方法であって、
    集積回路ダイの第一の組を基板に結合するステップと、
    集積回路ダイの前記第一の組を封止するステップと、
    集積回路ダイの前記第一の組を試験するステップと、
    集積回路ダイの前記第一の組の前記試験が成功した場合に、１以上の付加的な集積回路ダイを前記基板に結合するステップとからなり、
    集積回路ダイの前記第一の組と前記１以上の付加的な集積回路ダイとは前記基板の同じ側の面に結合され、並置されることを特徴とする方法。
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