TW490780B - Multichip module packaging process for known good die burn-in - Google Patents

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490780 A7 B7 五、發明説明（彳） 發明之背景 1 ·發明之領域 本發明係有關於半導體封裝，且更特別的，本發明係 有關於多晶片模組封裝。 2 ·習知技術之旨兑明 '"多晶片模組〃之定義，係通常被使用以代表一具有 多數之積體電路晶粒的電子構件，且當其被電子地組合時 ’可作用爲一系統單元或電盤位準單元。如例示於圖1， 模組之產生通常包括承接1 〇以裸晶粒構形的各積體電路 晶粒’例如晶粒1 2與晶粒1 4，及附接1 6各晶粒至一 合適基體1 8。在附接之後，每一晶粒之輸入/輸出（ 1 /〇）墊片均經由一引線接合方法或倒裝片方法（倒裝 片方法未示於圖）而被電聯2 0至基體1 8的I /〇墊片 。然後執行一密封步驟2 2，由例如一環氧之保護材料 2 6密封積體電路晶粒1 2與1 4、接合引線2 4 (如果 使用的話）’及基體1 8。密封可保護裸晶粒及提供強健 且密實之封裝，或保護具有由組合積體電路晶粒所提供之 所有特性之多晶片模組2 8。 於參考號碼3 2處，外導電腳3 0形成在基體1 8上 。外導電腳3 0係典型地（但非絕對）被形成對置於面向 附接積體電路晶粒之表面，且用以電聯多晶片模組2 8至 例如爲一積體電路板（未示於圖）之另一基體。外導電腳 3 0可以爲任何高密度區域連接（例如爲球形格狀陣列、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝------訂----- 經濟部智慧財產局員工消費合作社印^ -4- 490780 Α7 Β7 五、發明説明（2) 針腳格狀陣列等等）或封裝組態（例如雙線內封裝（ D I P )、小線外封裝（S〇p )、薄小線外封裝（ T S〇P )、小線外J —引線（S〇J )、線組平坦包裝 (Q F P )等等）。然後，多晶片模組2 8被測試及預燒 以確保妥適之作業（未不於圖）。 圖1顯示附接及封裝積體電路晶粒至一單一基體上（ 以橫剖面顯示）。習於本技藝者可了解該基體係典型的爲 一組附接基體（於後稱之爲一〜基體條〃）的一部份。因 而，在成形其之相對應多晶片模組之後及測試與預燒每一 模組之前，每一基體必須自基體條脫離。圖1中未顯示全 體之基體條以避免複雜化於此之說明。 多晶片模組封裝技術具有縮短電路設計時間之優點， 因爲設計者不被拘限於必須設計全體之目標電路，或製造 整體之目標電路於單一矽晶粒上。相反的，設計者可自半 導體供應商獲致全部或一些積體電路，這些製造商以裸晶 粒形式生產所需要之積體電路。例如，一圖形設計者嚐試 直接地聯結R A Μ記憶體功能與一圖形加速器時，可自一 D R A Μ供應商獲致一 D R A Μ積體電路晶粒。然後，圖 形設計者經由封裝該晶粒電路於一多晶片模組中，而且含 D R A Μ積體電路晶粒與設計者之圖形積體電路晶粒。因 而，經由自可獲取之供應商以裸晶粒形式獲致在目標電路 中需要的某些積體電路部份，一設計者可快速地建構一目 標電路。 但是，多晶片模組技術係相當昂貴的，因爲模組產量 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝--- 訂 經濟部智慧財產局員工消費合作社印製 -5- 490780 A7 __B7_ 五、發明説明（3) 係依據被組合在每一多晶片模組內之每一積體電路晶粒的 產量而定。因爲在系統測試之前，所使用之每一積體電路 晶粒係被與其他晶粒封裝，在封裝後之任一晶粒的失敗， 會造成一多晶片模組之不良品，不論在模組中之其他剩餘 的晶粒是否仍爲有效。由於使用（例如當預燒及/或測試 一段時間後）造成之封裝後的易於產生晶粒失效，係通常 已知爲晶粒初期斷線率。晶粒初期斷線率增加封裝成本， 因爲在模組中之剩餘積體電路晶粒已與不良晶粒一起密封 ，且因而，不能再被使用。結果，在一多晶片模組中僅需 一不良之積體電路晶粒，便會造成全體多晶片模組成爲不 良品。 已有在封裝之前辨識非不良品積體電路裸晶粒的一種 嚐試，即爲，辨識爲具有已被封裝、測試、及預燒之晶粒 的相同水平品質之積體電路晶粒。該一裸晶粒形式之非不 良品積體電路，係通常稱之爲〜已知良晶粒〃。一種解決 方式包含將該晶粒放置於一合適載架或暫時性封裝中，測 試每一裸晶粒形式之積體電路，然後，以一組特定需求測 試電路。此一解決方式係昂貴的，因爲其包含使用一暫時 性封裝或載架，且自暫時性封裝或載架嵌入與移除該晶粒 〇 在另一方法中，每一裸晶粒形式之積體電路被置於一 專用且微小之測試插座中，且在將每一晶粒置於基體上之 前，加以測試及預燒。因爲在晶粒上之I /〇墊片必須與 於晶粒測試期間使用的測試載架裸晶粒插座對準，此方法 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -6- 490780 A7 B7 五、發明説明（4) 需要緊密之公差。此外，此一解決方式必須耐受由於寄生 電容產生之溫度與頻率之限制、串音、及成本。 依此，需要有一改良之方法，以將積體電路晶粒封裝 進入一多晶片模組內。 發明之槪要說明 本發明係封裝及測試被聯結至一基體的積體電路晶粒 之方法。該方法包含聯結一第一積體電路至基體；密封第 一積體電路；且然後測試第一積體電路。如果測試係成功 的，一第二積體電路被聯結至基體。 此外，該方法可包含密封第二積體電路，因此，第一 與第二積體電路均成爲例如一多晶片模組之一單一單片式 模組的一部份。第二積體電路亦可在密封之後被測試。本 發明亦可以在密封較高價値晶粒之前密封及測試較低價値 晶粒的方式實施。如此，可減少因爲在較高價値晶粒已被 密封及/或測試之後，才發現已附接至基體的較低價値晶 粒之一係不良品，而使一較高價値晶粒亦成爲不可使用之 機會。 圖形之簡要說明 圖1係一方塊圖，以橫剖面顯示用以形成一單一多晶 片検組之已知方法。 圖2係一方塊圖，以橫剖面顯不依據本發明之一實施 例的用以形成且測試一單一多晶片模組之方法。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -ϋϋ 1_1 ϋ·—· ml eeMmmmemm 一 V i§eMmem i^i— 0 口 經濟部智慧財產局員工消費合作社印製 五、 發明説明（5) A7 B7 @ 3係一方塊圖，顯示依據本發明之另一實施例用以 形成且測試在一基體條上之多於一的多晶片模組之方法。 主 22222 要元件對照表 〇 承接 2 晶粒 4 晶粒 6 附接 8 基體 0 電聯 2 密封步驟 4 接合弓丨線 6 保護材料 8 多晶片模組 〇 外導電腳 2 外導電腳形成步驟 0 聯結 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 5
組組 一 體封燒二接聯 第基密預第附電 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -8- 490780 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明（6) 6 5 聯結 6 6 附接 6 8 電聯 7 0 多晶片模組I /〇墊片 7 2 外導電腳 7 4 密封 7 6 形成 7 8 多晶片模組 100 基體條 102 基體部份 104 基體部份 1〇5 聯結 1〇6 第一組 108 第二組 110 晶粒 112 密封 114 預燒 116 第三組 118 第四組 12 0 聯結 12 2 密封 124 外導電腳 126 外導電腳 128 基體部份 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ι_Μ·1ϋ ϋϋ ·ϋ_ϋ· mu mi m J ， mu ml I m · ^ 1----- -9- 490780 A7 B7 五、發明説明（7) 130 基體部份 (請先閲讀背面之注意事項再填寫本頁) 較佳實施例之詳細說通· 圖2係一方塊圖，以橫剖面顯示依據本發明之一實施 例的用以成形及測試一單一多晶片模組之方法。示於圖2 之方法包含聯結5 0 —第一組5 2積體電路晶粒至一基體 5 4，在第一組中之晶粒的數量係相等或大於1。然後， 在第一組5 2中之每一晶粒被密封5 6，且動態地測試及 預燒5 8。如果在第一組5 2中之每一晶粒被成功地測試 及預燒，一第二組6 0積體電路晶粒均被聯結至基體5 4 。如果在第一組5 2內之一晶粒未被成功地測試及預燒， 即爲，其係不良品，則其次之供基體5 4用之封裝作業將 被終止。在第二組6 0中之晶粒的數量，可以爲相等或大 於1之任何數量（爲避免複雜化本說明，在第一組5 2與 第二組6 0中僅顯示單一之晶粒）。 經濟部智慧財產局員工消費合作社印製 基體之定義包含適合供組裝多於一之積體電路晶粒的 例如爲一矽基體或等效電介質之任何平台，且包含適合用 以電聯結一選擇數量之積體電路晶粒的互連I / 0墊片（ 未示於圖）。基體之表面上可具有一印刷引線電路或等效 互連，或在基體5 4之本體之內及/或之上，可具有多層 之互連。某些習知之一般範例包含陶瓷、疊片、及/或薄 膜基體。這些基體型式均非用以限制本發明，而係僅討論 以顯示多種之等效物。 聯結5 0每一聯合於第一組5 2之晶粒至基體5 4， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -10· 490780 A7 B7 五、發明説明（8) 包含實體地附接6 2每一晶粒至基體5 4，且電聯6 4其 之相對應晶粒I /〇墊片（未示於圖）至基體5 4之互連 I /〇墊片。類似的，聯結6 5每一聯合於第二組6 〇之 晶粒至基體5 4，包含實體地附接6 6每一晶粒至基體 5 4 ’且電聯6 8其之相對應晶粒I /〇墊片（未示於圖 )至基體5 4之互連I / ◦墊片。電聯可由習於本技藝者 已知之任何可配合設計必要需求之方法或程序而達成，例 如爲引線接合、倒裝片等等。如示於圖2，電聯第一組 5 2與第一組6 0內之晶粒之基體5 4，係使用配線接合 程序所達成。 基體5 4亦具有例如一多晶片模組（M C M ) I /〇 墊片7 0，其可適合用以電聯至一多晶片模組外導電腳 7 2。如示於圖2，雖然不意欲限制所形成之外導電腳 7 2的量，外導電腳7 2可在每一第二組6 0內之晶粒被 密封7 4之後形成。外導電腳7 2係典型的被形成7 6對 置於面向附接的積體電路晶粒之基體表面，且係用以電聯 多晶片模組7 8至例如爲一印刷電路板（未示於圖）之另 一基體。外導電腳7 2可以爲任何之區域連接，例如爲球 形格狀陣列（B G A )、針腳格狀陣列（P G A )等等， 或封裝組態（例如爲D I P、S〇P、T S〇P、S〇J 、Q F P等等）。外導電腳7 2在圖2中係顯示爲一球形 格狀陣列。 可在成形外導電腳7 2之前或之後（較佳）執行多晶 片模組7 8之測試。此一步驟未示於圖2以避免過度複雜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝— 、1Tm —I .. . m · 經濟部智慧財產局員工消費合作社印製 -11 - 490780 A7 ____B7 五、發明説明（9) 本說明。 (請先閲讀背面之注意事項再填寫本頁) 依據本發明之一較佳實施例，在第一組5 2內之每一 晶粒係一相對低價値晶粒，而在第二組6 0內之每一晶粒 係一相對高價値晶粒。爲了說明本發明，低價値〃與〜 高價値〃之定義係均爲相對之條件。一晶粒之價値包含了 發展及/或製造該晶粒之成本、晶粒之初期斷線比率、及 /或類似之該種因素。例如，如果一或更多D R A Μ積體 電路晶粒與一圖形控制器晶片組合，以形成爲一多晶片模 組，然後，當與圖形控制器晶片比較時，則每一 D R A Μ 晶粒會被認爲係相對低價値。於此範例中，當與圖形控制 器晶片比較時，一 D R A Μ晶粒係被當成一低價値晶粒， 因爲一般習於本技藝者已知多數之D R AM晶粒在封裝與 使用（例如預燒與測試.）之後，均易於遭受高失敗率。在 封裝之後的失敗係業界已知之問題，其成爲晶粒之初期斷 線率。因而，將被聯結至一基體的低價値D R A Μ，在一 高價値晶粒被與D R A Μ晶粒組合在基體上之前，先行密 封、測試、及/或預燒。 經濟部智慧財產局員工消費合作社印製 前述方法解決前述之已知良晶粒問題，因爲在密封相 對地高價値晶粒至多晶片模組之前，可測試及/或預燒相 對地低價値之裸晶粒。如此可減少封裝成本，因爲低價値 裸晶粒可以其之最終封裝形式直接地測試及/或預燒，且 經由確保僅有已知良晶粒可與一高價値晶粒組合，而改良 產量。此外，封裝內測試可避免於目標電路外側導入拘限 ，例如由供在裸晶粒上測試用所需之暫時性結構導入的電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -12- 490780 A7 B7 五、發明説明（4 容、串音、及頻率限制。 圖3係一方塊圖’顯不依據本發明之另一實施例的在 每一與一基體條1 0 0聯合之基體上成形且測試一多晶片 模組的方法。每一多晶片模組，其之內含物、及基體部份 均以剖面形式顯示。此一方法係類似於圖2之方法，但包 含以對應之方式執行該方法。 基體條1 0 0顯示具有多於一之基體部份，每一部份 均可脫離的互相附接。依據本發明之此一較佳實施例，基 體條1 0 0包含4基體部份，下列之討論係限制在基體部 份1 0 2與1 0 4中，以避免不必要地複雜化此一說明。 每一基體部份係作用爲供對應製造之每一多晶片模組用的 一封裝基體。每一基體部份具有至少一可脫離地附接至另 一基體部份的側邊。經由使用或成型穿孔而達成可脫離之 附接，但此係非用以侷限本發明。 示於圖3之方法包含對應的聯結1 0 5至少一組積體 電路晶粒至與基體條1 0 0聯合之每一基體部份。於此範 例中，一第一組1 0 6與一第二組1 〇 8積體電路晶粒， 均個別地聯結至基體部份1 0 2與1 0 4。在每一組中之 晶粒1 1 0的數量係相等或大於1。爲避免複雜化本說明 ，在第一組1 0 6與第二組1 〇 8中均僅顯示一單一晶粒 。在第一組1 0 6與第二組1 〇 8中之每一晶粒，然後被 密封1 1 2，且動態地測試及預燒1 1 4。 在預燒與測試之後，僅有具有已知良晶粒之基體部份 可被如下述的處理。精確言之，如果在第一組1 〇 6與第 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝——
、1T—~ -- I 經濟部智慧財產局員工消費合作社印製 -13- 490780 A7 B7 五、發明説明（1)1 (請先閱讀背面之注意事項存填寫本頁) 二組1 0 8中之每一晶粒均成功地測試及預燒，一第三組 1.1 6與第四組1 1 8積體電路晶粒均被聯結1 2 0至基 體部份102與104。但是’如，果在第一組1 〇 6內之 一晶粒未被成功地測試及預燒，即爲，其係不良品，則其 次之供基體部份1 0 2用之封裝作業將被終止。類似的’ 如果發現在第二組1 0 8內之一晶粒係不良品，則其次之 供基體部份1 0 4用之封裝作業被終止。 在第三與第四組1 1 6與1 1 8中之晶粒的數量，可 以爲相等或大於1之任何數量（爲避免複雜化本說明，在 第三組1 1 6與第四組1 1 8中僅顯示一單一晶粒）。 類似於前述相關於圖2之聯結步驟，聯結1 2 0與第 三組1 1 6與第四組1 1 8聯合之每一晶粒。 在聯結之後，第三組1 1 6與第四組1 1 8均被密封 1 2 2。亦形成一外導電腳1 2 4與外導電腳1 2 6，用 以個別地密封基體部份1 2 8與1 3 0。然後，在密封基 體部份1 2 8與1 3 0上進行測試。此一測試步驟未示於 圖3中，以避免複雜化本說明。 經濟部智慧財產局員工消費合作社印製 如同示於圖2中之實施例，較佳但非必須的，使用在 第一組1 0 6及/或第二組1 0 8中之晶粒，比使用在第 二組1 1 6及/或第四組1 1 8中之晶粒比較，係相對地 低價値。 雖然已顯示並說明本發明之實施例與應用性，習於本技 藝者很淸楚在不離本發明之槪念下，可製成除了前述之外 的許多變異。因而，本發明係僅由下列申請專利範圍之精 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -14- 490780 A7 B7 五、發明説明（唸神所拘限。 (請先閱讀背面之注意事項再填寫本頁) -裝------訂— 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15-

Claims (1)

  1. 490780
    六、申請專利範圍 第8 9 1 1 7 9 1 8號專利申請案 中文申請專利範圍修正本 先聞讀背面之注意事項真填寫本頁) 民國91年4月修正 1 · 一種封裝及測試積體電路晶粒之方法，包括下列 步驟： 聯結一第一積體電路晶粒至一基體； 密封（encapsulating)該第一積體電路晶粒； 測試該第一積體電路晶粒；及 如果該第一積體電路晶粒之該測試係成功的，聯結第 二積體電路晶粒至該基體。 2 ·如申請專利範圍第1項之方法，另包含密封該第 二積體電路晶粒之步驟。 3 .如申請專利範圍第1項之方法，另包含測試該第 二積體電路晶粒之步驟。 4 ·如申請專利範圍第1項之方法，其中該第二積體 電路晶粒包括一圖形加速器電路。 經濟部智慧財產局員工消費合作社印製 5 ·如申請專利範圍第1項之方法，其中該第一積體 電路晶粒之該測試包含動態預燒（bunvin)測試。 6 .如申請專利範圍第1項之方法，其中該第一積體 電路晶粒包括一 D R A Μ電路。 7 · —種將積體電路晶粒與一基體相結合之方法’該 基體具有第一連接陣列，適合聯結至由第二基體所提供之 第二連接陣列，該方法包括下列步驟·· 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公嫠） 490780 A8 B8 C8 D8 六、申請專利範圍 聯結第一積體電路晶粒至基體； 密封（611〇3口51113山12)該第一積體電路晶粒； 在密封該第一積體電路晶粒之後測試該第一積體電路 晶粒；及 如果該第一積體電路晶粒之測試係成功的，即聯結第 二積體電路晶粒至該基體。 8 ·如申請專利範圍第7項之方法，另包含密封該第 二積體電路晶粒之步驟。 9 ·如申請專利範圍第7項之方法，另包含測試該第 二積體電路晶粒之步驟。 10.—種形成具有至少二積體電路晶粒之多晶片模 組的方法，包括下列步驟： 聯結第一積體電路晶粒至具有一連接陣列的第一基體 ， 密封（encapsulating)該第一積體電路晶粒； 在密封該第一積體電路晶粒之後測試該第一積體電路 晶粒；及 如果該第一積體電路晶粒之測試係成功的，聯結第二 積體電路晶粒至該第一基體。 1 1 .如申請專利範圍第1 0項之方法，另包含密封 該第二積體電路晶粒之步驟。 1 2 ·如申請專利範圍第1 〇項之方法，另包含測試 該第二積體電路晶粒之步驟。 _ 1 3 ·如申請專利範圍第1 0項之方法，其中該第一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------Hk— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -2- 490780 A8 B8 C8 D8Y、申請專利範圍 積體電路晶粒之該測試包含動態預燒測試。 1 4 _如申請專利範圍第1 3項之方法 預燒測試包含電壓範圍之測試。 1 5 ·如申請專利範圍第1 3項之方法 預燒測試包含溫度範圍之測試。 1 6 .如申請專利範圍第1 0項之方法 陣列包含一球形格狀陣列（ball grid array)。 1 7 ·如申請專利範圍第1 0項之方法 其中該動態 其中該動態 其中該連接 其中該連接 經濟部智慧財產局員工消費合作社印製 陣列包含一針腳格狀陣列（pill grid array)。 18·—種將至少一已知良晶粒封裝至具有至少第一 基體與第二基體之基體條上的方法，包括下列步驟： 聯結第一積體電路晶粒至第一基體； 密封（encapsulating)該第一積體電路晶粒及第一基體與 該第一積體電路晶粒相接合之部分； 在密封之後測試該第一積體電路晶粒；及 如果該第一積體電路晶粒之測試係成功的，聯.結第二 積體電路晶粒至第一基體。 1 9 .如申請專利範圍第1 8項之方法，其中如果該 第一積體電路晶粒之測試係不成功的話’則進一步包含將 第一基體標記爲不可使用之步驟，以·預先排除該第二積體 電路晶粒聯結至第一基體。 2 〇 ·如申請專利範圍第1 9項之方法，.另包含下列 步驟： · 聯結第三積體電路晶粒至第二基體；及 (請先閱讀背面之注意事項再填寫本頁)
    各紙張尺度適用中國國家操準（CNS ) A4規格（210X297公釐） -3 - 490780 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 ___ D8 ____六、申請專利範圍 密封該第三積體電路晶粒及第二基體與該第三積體電 路晶粒相接合之部分。 2 1 .如申請專利範圍第2 0項之方法，另包含在密 封之後測試該第三積體電路晶粒之步驟。 2 2 ·如申請專利範圍第2 1項之方法，其中如果該 第三積體電路晶粒之測試係成功的話，則進〜步包含將第 四積體電路晶粒聯結至第二基體之步驟。 2 3 ·如申請專利範圍第1 8之方法，其中該第二積 體電路晶粒包含一圖形加速器電路。 2 4 .如申請專利範圍第1 8項之方法，其中該第― 積體電路晶粒之該測試包含動態預燒測試。 2 5 ·如申請專利範圍第1 8項之方法，其中該第— 積體電路晶粒包括一 D RAM電路。 2 6 · —種封裝及測試積體電路晶粒之方法，包括： 聯結一第一組積體電路晶粒至一基體； 密封（encapsulating)該第一組積體電路晶粒； 測試該第一組積體電路晶粒；及 如果該第一組積體電路晶粒之該測試係成功的，聯，結 至少一額外之積體電路晶粒至該基體。 I 1ΜΊΙ - HI - i - I - - 11 I (請先聞讀背面之注意事項再填寫本頁) 訂· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 -
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