KR20010030217A - 공지의 양호한 다이 번인에 대한 멀티칩 모듈 패키징프로세스 - Google Patents

공지의 양호한 다이 번인에 대한 멀티칩 모듈 패키징프로세스 Download PDF

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Abstract

집적 회로 다이를 패키징 및 테스트 하는 방법은 제1 집적 회로를 기판에 결합하는 단계; 제1 집적 회로를 캡슐화하는 단계; 및 그리고나서 제1 집적 회로를 테스트하는 단계를 포함한다. 만약 테스트가 성공하면, 제2 집적 회로가 기판에 연결된다. 또한, 이 방법은 제 2 집적 회로를 캡슐화하는 단계를 포함하여 제1 및 제2 집적 회로가 멀티칩 모듈과 같은 단일 일체형 모듈의 일부가 되도록 한다. 제2 집적 회로는 또한 캡슐화한 후에 테스트될 수 있다. 본 발명은 또는 더 높은 가치의 다이를 캡슐로 보호하기 전에 더 낮은 가치의 다이를 캡슐로 싸고 테스트함으로써 실행될 수도 있다. 이것은 더 높은 가치의 다이가 캡슐로 싸여지고 및/또는 테스트된 후에 그 다음으로 기판에 부착된 더 낮은 가치의 다이 중 하나가 결함이 있는 것이 발견되기 때문에 더 높은 가치의 다이가 사용할 수 없게 될 가능성을 감소시킨다.

Description

공지의 양호한 다이 번인에 대한 멀티칩 모듈 패키징 프로세스{MULTICHIP MODULE PACKAGING PROCESS FOR KNOWN GOOD DIE BURN-IN}
본 발명은 반도체 패키징에 관한 것으로, 특히 멀티칩 모듈 패키징(multichip module packaging)에 관한 것이다.
"멀티칩 모듈" 이라는 용어는 통상적으로 시스템 또는 보드(board) 레벨의 유닛으로서 전자적으로 결합하는 기능을 하는 다중의 집적 회로 다이(die)들을 가지는 전자 구성요소를 나타내는데 사용된다. 도 1에 도시된 바와 같이, 모듈의 생성은 보통 베어 다이(bare die) 형태에 다이(12)와 다이(14)와 같은, 집적 회로 다이 각각을 받아들이는 단계 및 각 다이(16)를 적당한 기판(18)에 결합하는 단계를 포함한다. 결합 후에, 각 다이의 입력/출력(I/O) 패드(pad)는 와이어본딩(wirebonding) 과정 또는 플립-칩(flip-chip) 과정을 통해 전기적으로 기판의 I/O 패드에 결합된다(플립-칩 과정은 도시되지 않음). 다음으로 집적 회로 다이(12, 14), 본딩 와이어(24)(활용가능한 경우) 및 기판(18)이 에폭시(epoxy)와 같은 보호 물질(26)에 의해 캡슐화되는 캡슐화 단계(22)가 수행된다. 캡슐화는 베어 다이들을 보호하고 강하고 조밀한 패키지 또는 결합된 집적 회로 다이들에 의해 제공되는 모든 특징을 가지는 멀티칩 모듈(28)을 제공한다.
참조 번호(32)에서. 핀-아웃(pin out)(30)은 기판(18)상에 형성된다. 핀-아웃(30)은 통상적으로 부착된 집적 회로 다이에 향하는 표면의 반대쪽으로 항상 형성되는 것은 아니고, 인쇄 회로 보드(도시되지 않음)와 같은, 다른 기판에 멀티칩 모듈(28)을 전기적으로 결합하기 위한 것이다. 핀-아웃(30)은 고밀도 영역 접속(예, 볼 그리드 어레이(ball grid array), 핀 그리드 어레이(pin grid array) 또는 이와 유사한 것) 또는 패키지 구성배치(예컨데, 듀얼 인라인 패키지(dual in-line package, DIP), 스몰 아웃 라인 패키지(small out-line package, SOP), 씬 스몰 아웃 라인 패키지(thin small out-line package, TSOP), 쿼드 플랫 패키지(quad flat package, QFP), 또는 이와 유사한 것)일 것이다. 그런다음 멀티칩 모듈(28)은 적절한 동작(도시되지 않음)을 보장하기위해 테스트되고 번인(burned-in)된다.
도 1은 단일 기판(단면으로 도시됨)상으로 집적 회로 다이의 부착 및 패키징을 도시한다. 본 분야의 종래의 기술자들은 이 기판이 통상적으로 부착된 기판들의 그룹의 부분(이하, "기판 스트립(strip)")이라는 것을 쉽게 인식할 것이다. 그러므로, 기판의 각각은 멀티칩 모듈에 대응하는 형성 후, 각 모듈의 테스트 및 번인 전에 기판 스트립으로부터 분리되어야 한다. 전체의 기판 스트립은 설명의 지나친 복잡화를 피하기 위해 도시하지 않는다.
멀티칩 모듈 패키징 기술은 설계자가 단일 실리콘 다이 상에 전체의 목표 회로를 설계하거나 전체 목표 회로를 제작하는 것을 강요받지 않기 때문에, 회로 설계 시간을 단축하는 이점을 가진다. 대신에, 설계자는 베어 다이 형태에서 요구되는 집적 회로를 생산하는 반도체 판매업자(vendor)들로부터 집적 회로들의 모두 또는 일부분을 입수할 수 있다. 예를 들어, 그래픽 가속기를 가지고 RAM 메모리에 직접 결합하려고 하는 그래픽 설계자는 DRAM 상인로부터 DRAM 집적 회로 다이를 입수할 수 있다. 그러면, 그래픽 설계자는 멀티칩 모듈에서 다이 회로를 패키징함으로써 DRAM 집적 회로 다이와 설계자의 그래픽 집적 회로를 결합할 수 있다. 그러므로, 설계자는 목표회로에 요구되는 어떤 집적 회로 부분을 베어 다이 형태로 판매업자들로부터 입수함으로써 목표 회로를 빨리 구성할 수 있다.
그러나, 멀티칩 모듈 기술은 모듈 양산이 각 멀티칩 모듈에서 결합된 집적 회로의 각각의 양산에 따르기 때문에 상대적으로 비싸다. 사용되는 각각의 집적 회로는 시스템을 테스트하기 전에 다른 다이들과 패키징되기 때문에, 패키징 후에 어떤 하나의 다이의 고장은 모듈 내의 나머지 다이들에 결함이 있는지에 관계없이 결함있는 멀티칩 모듈이 된다. (일정기간 동안 번인 및/또는 테스트와 같은) 사용으로 인한 패키징 후의 다이 고장의 민감성은 통상적으로 다이 초기의 실패율(die infant mortility)로 알려져 있다. 다이 초기의 실패율은 모듈 내에 남아있는 집적 회로 다이들이 결함있는 다이와 이미 캡슐화되어서 재사용될 수 없기 때문에, 패키징 비용을 증가시킨다. 결과적으로, 멀티칩 모듈 내의 하나의 결함있는 집적 회로 다이는 전체의 멀티칩 모듈의 결함으로 된다. 패키징 전에 무결점의 집적 회로 베어 다이 즉, 패키징되고, 테스트되고, 번인된 다이와 같은 품질을 갖는 집적 회로 다이를 확인하는 종래의 시도가 있었다. 베어 다이(bare die) 형태를 갖는 이런 무결점 집적 회로는 보통 "공지의 양호한 다이" 라고 지칭한다. 하나의 해결 방법은 상기 다이를 적절한 운반기 또는 임시 패키지에 배치시켜 베어 다이 형태로 각각의 집적 회로를 테스트하고 그후 일련의 정해진 요구 조건들에 대해서 상기 회로를 테스트하는 것을 포함한다. 이 해결 방법은 임시 패키지 또는 운반기를 사용해야 하고 상기 다이를 임시 패키지 또는 운반기에 삽입하고 빼내는 단계를 포함하기 때문에 비용이 많이 든다.
다른 방법에서는 베어 다이 형태를 갖는 각각의 집적 회로 다이는 기판 상에 각각의 다이를 배치시키기 전에 특정 용도에 맞춘 미니어쳐 테스트 소켓(miniature test socket)에 배치되고 테스트되고 번인 된다. 이는 다이를 테스트하는 동안 사용되는 검사용 운반기의 베어 다이 소켓과 다이 상의 I/O 패드를 정렬시켜야만 하기 때문에 엄격한 허용 한계를 요구한다. 또한 이 방법에서는 기생 커패시턴스, 크로스 토크(cross talk) 및 비용 문제에 기인하는 온도 및 주파수의 제한으로 인하여 어려움이 생긴다.
따라서 집적 회로 다이를 멀티칩 모듈 내에 패키징하는 보다 개선된 방법에 대한 필요가 존재한다.
본 발명은 기판에 결합되는 집적 회로 다이를 패키징하고 테스트하는 방법에 관한 것이다. 본 방법은 제1 집적 회로를 기판에 결합시키는 단계, 상기 제1 집적 회로를 캡슐화하는 단계, 및 그후 상기 제1 집적 회로를 테스트하는 단계를 포함한다. 테스트가 성공적이면 제2 집적 회로가 상기 기판에 결합된다.
또한 본 방법은 제 2 직접 회로를 캡슐화하는 단계를 포함하여, 제1 및 제2 집적 회로가 멀티칩 모듈과 같은 단일 일체형(monolithic) 모듈의 부분이 되도록 한다. 제2 집적 회로는 캡슐화 후에 또한 테스트 될 수 있다. 본 발명은 더 높은 가치(higher value)의 다이를 캡슐화하기 전에 더 낮은 가치(lower value)의 다이를 캡슐화하고 테스트 하는 것에 의해서도 수행될 수 있다. 이는 더 높은 가치의 다이가 캡슐화되고/캡슐화되거나 테스트된 후에 기판에 부착된 더 낮은 가치의 다이 중 하나가 다음 단계에서 결함 있는 것으로 발견되어 더 높은 가치의 다이가 쓸모 없게 될 가능성을 줄여준다.
도 1 은 단면이 도시된 단일 멀티칩 모듈을 형성하는 공지의 방법을 도시한 블럭도.
도 2 는 본 발명의 일실시예에 따른 단면이 도시된 단일 멀티칩 모듈을 형성하고 테스트하기 위한 방법을 도시한 블럭도.
도 3 은 본 발명의 다른 실시예에 따른 기판 스트립(strip) 상에서 하나 이상의 멀티칩 모듈을 형성하고 테스트하기 위한 방법을 도시한 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
12, 14, 16, 110: 다이
30, 72, 124, 126: 핀-아웃
54, 102, 104: 기판
52, 106: 제1 세트
60, 108: 제2 세트
100: 기판 스트립
116: 제3 세트
118: 제4 세트
128, 130: 캡슐화된 기판부
도 2 는 본 발명의 한 실시예에 따라서 단면이 도시된 단일 멀티칩 모듈을 형성하고 테스트하기 위한 방법을 도시한 블럭도이다. 도 2 에 도시된 방법은 집적 회로 다이의 제1 세트(52)를 기판(54)에 결합시키는 단계(50)를 포함하는데, 여기서 제1 세트의 다이 개수는 1 과 같거나 크다. 제1 세트(52)의 각각의 다이는 그후 캡슐화되고(56) 동적으로 테스트되고 번인된다(58). 제1 세트 (52)내의 각 다이가 성공적으로 테스트되고 번인되면 집적 회로 다이의 제2 세트(60)가 기판 (54)에 결합된다. 제1 세트(52)의 한 다이가 성공적으로 테스트되지 않았거나 번인되지 않았으면 즉, 결함이 있는 것으로 판명되면 기판(54)에 대해 이루려고 했던 다음 순서의 패키징 작동이 종결된다. 제2 세트(60)의 다이 개수는 1 과 같거나 그보다 클 수 있다. (본 발명의 개시를 복잡케 하는 것을 최소화하기 위해 단 하나의 다이만이 제1 세트(52) 와 제2 세트(60)에 도시되었다).
기판이라는 용어는 하나 이상의 집적 회로 다이를 결합하는 데에 적합한 임의의 플래트폼(platform) 즉, 예를 들어 실리콘 기판 또는 그에 상응하는 유전 재료로 된 기판을 포함하고, 선택된 개수의 집적 회로 다이를 전기적으로 결합시키는 데에 적합한 상호 접속용 I/O 패드(도시 안됨)를 포함한다. 기판은 표면상에 인쇄 배선 회로 또는 동등한 상호 연결을 가지거나, 기판(54)의 몸체 위 및/또는 내부에 상호연결의 다중 층들을 가질 수 있다. 당해 기술 분야에서 공지된 통상적인 몇가지 예로서는, 세라믹, 라미네이트, 및/또는 박막 계열 기판 등이 있다. 본 발명은 이들 기판 유형에 한정되는 것은 아니며, 단지 여러가지 등가물을 예시하기 위하여 열거했을 뿐이다.
제1 세트(52)와 관련된 각 다이를 기판(54)에 결합시키는 일(50)은 각 다이를 기판(54)에 물리적으로 부착하는 것(62)과 그들의 대응하는 다이 I/O 패드(도시하지 않음)를 기판(54)의 상호접속 I/O 패드에 전기적으로 결합시키는 것(64)으로 이루어진다. 마찬가지로, 제2 세트(60)와 관련된 각 다이를 기판(54)에 결합시키는 일(65)은 각 다이를 기판(54)에 물리적으로 부착하는 것(66)과 그들의 대응하는 다이 I/O 패드(도시하지 않음)를 기판(54)의 상호접속 I/O 패드에 전기적으로 결합시키는 것(68)으로 이루어진다. 전기적으로 결합시키는 일은 와이어링 본딩, 플립-칩 및 기타 등등의 당해 기술 분야에 통상의 지식을 가진 자가 알고 있는 설계 요건을 충족시키는데 필요한 어떤 방법 또는 프로세스에 의해서도 달성될 수 있다. 도 2에 도시한 바와 같이, 제1 세트(52) 및 제2 세트(60)내의 다이들을 기판(54)에 전기적으로 결합시키는 일은 와이어링 본딩 프로세스를 사용하여 달성된다.
기판(54)는 또한 예를 들면 멀티칩 모듈(MCM) 핀-아웃(72)에 전기적으로 결합시키기에 적합한 멀티칩 모듈 I/O 패드(70)도 가지고 있다. 도 2에 도시한 바와 같이, 핀-아웃(72)은 제2 세트(60)내의 각 다이가 캡슐화된 이후에 형성될 수도 있지만 핀-아웃(72)이 형성되는 순서는 이에 한정되는 것은 아니다. 핀-아웃(72)은 일반적으로 부착되는 집적 회로 다이에 대면하는 기판 표면에 대향하여 형성(76)되며, 멀티칩 모듈(78)을 인쇄 회로 기판(도시하지 않음) 등의 다른 기판에 전기적으로 결합시키기 위한 것이다. 핀-아웃(72)은 예를 들면 볼 그리드 어레이(BGA), 핀 그리드 어레이(PGA) 등의 임의의 면 접속부(area connection) 또는 패키지 구성(예를 들어, DIP, SOP, TSOP, SOJ, QFP 등)일 수 있지만, 이에 한정되는 것은 아니다. 핀-아웃(72)은 도 2에서는 볼 그리드 어레이로 되어 있다.
멀티칩 모듈(78)을 테스트하는 것은 핀-아웃(72)의 형성 이전이나 그 이후에 행해질 수 있으나, 이후에 하는 것이 바람직하다. 이 단계는 도 2에 도시하지 않았는데 그것은 본 명세서 설명을 복잡하지 않게 하기 위해서이다.
본 발명의 양호한 일실시예에 따르면, 제1 세트(52)내의 각 다이는 상대적으로 가치가 낮은 다이(a relatively low value die)인 반면, 제2 세트(60)내의 각 다이는 상대적으로 가치가 높은 다이(a relatively high value die)이다. 본 설명의 목적상, 용어 "가치가 낮다"와 "가치가 높다"는 상대적 용어로 사용코자 한 것이다. 다이의 가치(value)에는 다이의 개발 및/또는 제조 비용, 다이의 초기 실패율, 및/또는 기타 등등의 인자들이 포함된다. 예를 들면, 하나 이상의 DRAM 집적 회로 다이가 그래픽 콘트롤러 칩과 결합되어 멀티칩 모듈을 형성하는 경우, 각 DRAM 다이는 그래픽 콘트롤러 칩과 비교할 때 상대적으로 가치가 낮은 것으로 간주된다. 이 일례에서, DRAM 다이는 그래픽 콘트롤러 칩과 비교할 때 가치가 낮은 다이로 간주되는데, 그 이유는 당해 기술 분야에서 통상의 지식을 가진 자라면 대부분의 DRAM 다이가 패키징 및 사용(번인(burn-in) 및 검사) 후에 고장율이 높다고 생각하는 것이 보통이기 때문이다. 패키징 후의 고장은 산업 분야에서 다이 초기의 실패율(die infant mortality)이라고 하는 문제이다. 따라서, 가치가 높은 다이를 DRAM 다이와 기판상에서 결합하기 이전에, 가치가 낮은 DRAM 다이는 기판에 결합되어 캡슐화, 검사 및/또는 번인된다.
상기한 방법으로 상술한 공지의 양호 다이 문제(known good die problem)가 해결되는데, 그것은 상대적으로 가치가 높은 다이를 멀티칩 모듈에 캡슐화하기 이전에 상대적으로 가치가 낮은 베어 다이(bare die)를 검사 및/또는 번인할 수 있기 때문이다. 이렇게 함으로써 패키징 비용이 절감되는데, 이는 가치가 낮은 베어 다이를 최종 패키지 형태로 직접 검사 및/또는 번 인할 수 있기 때문이며, 또한 공지의 양호 다이만을 가치가 높은 다이와 결합시킴으로써 수율이 개선된다. 게다가, 인-패키지 검사를 함으로써 베어 다이를 검사하는데 필요한 일시적 구조에 의해 야기되는 커패시턴스, 크로스 토크 및 주파수 제한 등의 목표 회로 외측의 제약이 없어지게 된다.
도 3은 본 발명의 다른 실시예에 따른 기판 스트립(100)과 관련된 각 기판 부분상에 멀티칩 모듈을 형성하고 검사하는 프로세스를 도시한 블럭도이다. 각 멀티칩 모듈, 그의 내용물 및 기판 부분이 단면도로 도시되어 있다. 이 프로세스는 도 2에 도시한 프로세스와 유사하지만, 이 프로세스를 병렬로 수행하는 것을 포함하고 있다.
기판 스트립(100)은 하나 이상의 기판 부분을 가지되 각 부분은 서로 분리가능하게 부착되어 있는 것으로 도시되어 있다. 본 발명의 이 양호한 실시예에 따르면, 기판 스트립(100)은 4개의 기판 부분을 포함하지만, 이하의 설명에서는 기판 부분(102, 104)에 한정하여 본 설명이 과도하게 복잡하게 되지 않게 하였다. 각 기판 부분은 병렬로 제조된 각 멀티칩 모듈에 대한 패키징 기판으로서 기능한다. 각 기판부는 적어도 또다른 기판부에 착탈가능하게 부착되는 일측을 가진다. 착탈가능한 부착은 이것이 어떤 방식을 제한하도록 된 것은 아니지만 천공을 형성하거나 사용함으로서 달성된다.
도 3에 도시된 처리는 적어도 한 세트의 집적 회로 다이를 기판 스트립(100)과 결합된 각 기판부에 병렬로 연결하는 단계(106)를 포함한다. 이 예에서, 집적 회로 다이의 제1 세트(106)와 제2 세트(108)는 기판부(102, 104)에 각각 결합되어 도시되어 있다. 각 세트에서의 다이(110)의 수는 하나이거나 그 이상이다. 내부 설명의 복잡화를 최소화하기 위해, 하나의 다이만이 제1 세트(106)와 제2 세트(108)에 도시되어 있다. 제1 세트(106)와 제2 세트(108) 내의 각 다이는 그리고나서 캡슐화 되고(112) 동적으로 테스트되어 번인된다(114).
번인 및 테스트 후에는, 기존의 좋은 다이를 갖는 기판부만이 후술하는 바와 같이 그 다음으로 처리될 수 있다. 구체적으로, 제1 세트(106) 및 제2 세트(108)내의 각 다이가 성공적으로 테스트되어 번인되면, 집적 회로 다이의 제3 세트(116)와 제4세트(118)는 기판부(102, 104)에 결합된다(120). 그런데, 제1 세트(106)내의 하나의 다이가 성공적으로 테스트되거나 번인되지 않으면, 즉 결함이 있으면 기판부(102)에 대해 행하도록 된 그 다음 패키징 동작이 종료된다. 마찬가지로, 만약 제2 세트(108)내의 하나의 다이가 결함이 있는 것으로 발견되면, 기판부(104)에 대해 행하도록 된 그 다음 패키징 동작이 종료된다.
제3 및 제4 세트(116, 118)내의 다이의 수는 하나이거나 그 이상의 어떤 수가 되어도 좋다.(설명의 복잡화를 최소화하기 위해 하나의 다이만이 제3 세트(116)와 제4 세트(118)에 도시되어 있다)
제3 세트(116)와 제4 세트(118)와 결합된 각 다이를 결합시키는 단계(120)는 도 2에 대해 상기한 결합 단계와 동일하다.
결합 단계 후에, 제3 세트(116)와 제4 세트(118)는 캡슐화 된다(122). 핀-아웃(124)과 핀-아웃(126)은 또한 캡슐화된 기판부(128, 130)에 대해 각각 형성될 수 있다. 그리고나서 캡슐화된 기판부(128, 130)에 대해 테스트가 행해진다. 이 테스트하는 단계는 설명을 더 복잡하게 하는 것을 회피하기 위해 도 3에는 도시되지 않는다.
도 2에서 설명한 실시예에서 처럼, 제1 세트(106) 및/또는 제2 세트(108)에서 사용된 다이는 제3 세트(118) 및/또는 제4 세트(118)에서 사용된 다이보다 상대적으로 더 낮은 가치인 것이 바람직하지만 그럴 필요는 없다.
본 발명의 실시예들과 응용이 도시되고 설명되었지만, 여기에서의 발명적 개념을 벗어나지 않고 상기한 것 외의 많은 변경이 가능함은 이 분야의 기술자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항의 사상 내에 있으면 제한되지 않는다.
본 발명에 따르면 더 높은 가치의 다이가 캡슐로 싸여지고 및/또는 테스트된 후에 그 다음으로 기판에 부착된 더 낮은 가치의 다이 중 하나가 결함이 있는 것이 발견되기 때문에 더 높은 가치의 다이가 사용할 수 없게 될 가능성을 감소시켜서 패키징 비용을 증가시키지 않는 이점을 제공한다.

Claims (38)

  1. 집적 회로 다이를 패키징하고 테스트하는 방법에 있어서,
    제1 집적 회로 다이를 기판에 결합시키는 단계;
    상기 제1 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 집적 회로 다이를 테스트하는 단계; 및
    상기 제1 집적 회로 다이의 상기 테스트가 성공한 경우에 제2 집적 회로 다이를 상기 기판에 결합시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제2 집적 회로 다이를 캡슐화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제2 집적 회로 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제2 집적 회로 다이는 그래픽 가속 회로를 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 제1 집적 회로 다이의 상기 테스트는 다이나믹 번인 테스트를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 제1 집적 회로 다이는 DRAM 회로를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 제2 집적 회로 다이는 상기 제1 집적 회로 다이보다 더 높은 가치를 갖는 것을 특징으로 하는 방법.
  8. 제1항의 방법에 따라 제조된 멀티칩 모듈.
  9. 제2항의 방법에 따라 제조된 멀티칩 모듈.
  10. 제2 기판에 의해 제공된 제2 접속 어레이에 결합시키기에 적합한 제1 접속 어레이를 구비한 기판을 갖는 집적 회로 다이를 집적하는 방법에 있어서,
    제1 집적 회로 다이를 상기 기판에 결합시키는 단계;
    상기 제1 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 집적 회로 다이를 캡슐화하는 단계 후에 상기 제1 집적 회로 다이를 테스트하는 단계; 및
    상기 제1 집적 회로 다이의 상기 테스트가 성공한 경우에 제2 집적 회로 다이를 상기 기판에 결합시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제2 집적 회로 다이를 캡슐화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 제2 집적 회로 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제10항의 방법에 따라 제조된 멀티칩 모듈.
  14. 제11항의 방법에 따라 제조된 멀티칩 모듈.
  15. 적어도 2개의 집적 회로 다이를 갖는 멀티칩 모듈을 형성하는 방법에 있어서,
    제1 집적 회로 다이를 접속 어레이를 갖는 제1 기판에 결합시키는 단계;
    상기 제1 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 집적 회로 다이를 캡슐화한 후에 상기 제1 집적 회로 다이를 테스트하는 단계; 및
    상기 제1 집적 회로 다이의 상기 테스트가 성공한 경우에 제2 집적 회로 다이를 상기 제1 기판에 결합시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 제2 집적 회로 다이를 캡슐화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 제2 집적 회로 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제15항에 있어서, 상기 제1 집적 회로 다이의 상기 테스트는 다이나믹 번인 테스트를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 다이나믹 번인 테스트는 전압 범위 테스트를 포함하는 것을 특징으로 하는 방법.
  20. 제18항에 있어서, 상기 다이나믹 번인 테스트는 온도 범위 테스트를 포함하는 것을 특징으로 하는 방법.
  21. 제15항에 있어서, 상기 접속 어레이는 볼 그리드 어레이를 포함하는 것을 특징으로 하는 방법.
  22. 제15항에 있어서, 상기 접속 어레이는 핀 그리드 어레이를 포함하는 것을 특징으로 하는 방법.
  23. 제15항의 방법에 따라 제조된 멀티칩 모듈.
  24. 제16항의 방법에 따라 제조된 멀티칩 모듈.
  25. 적어도 제1 기판과 제2 기판을 갖는 기판 스트립 내로 적어도 하나의 공지된 물품 다이를 패키징하는 방법에 있어서,
    제1 집적 회로 다이를 상기 제1 기판에 결합시키는 단계;
    상기 제1 집적 회로 다이와 상기 제1 집적 회로 다이와 관련된 상기 제1 기판의 일부를 캡슐화하는 단계;
    상기 캡슐화 후에 상기 제1 집적 회로 다이를 테스트하는 단계; 및
    상기 제1 집적 회로 다이의 상기 테스트가 성공한 경우에 제2 집적 회로 다이를 상기 제1 기판에 결합시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  26. 제25항의 방법에 따라 제조된 멀티칩 모듈.
  27. 제25항에 있어서, 상기 제1 집적 회로 다이의 상기 테스트가 성공하지 못한 경우에 상기 제1 기판에 사용불능 표시를 하여 상기 제2 집적 회로 다이의 상기 제1 기판에의 상기 결합을 배제하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서,
    제3 집적 회로 다이를 상기 제2 기판에 결합시키는 단계; 및
    상기 제3 집적 회로 다이와 상기 제3 집적 회로 다이와 관련된 상기 제2 기판의 일부를 캡슐화하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  29. 제28항의 방법에 따라 제조된 멀티칩 모듈.
  30. 제28항에 있어서, 캡슐화 후에 상기 제3 집적 회로 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  31. 제30항에 있어서, 상기 제3 집적 회로 다이의 상기 테스트가 성공한 경우에 제4 집적 회로 다이를 상기 제2 기판에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  32. 제31항의 방법에 따라 제조된 멀티칩 모듈.
  33. 제25항에 있어서, 상기 제2 집적 회로 다이는 그래픽 가속 회로를 포함하는 것을 특징으로 하는 방법.
  34. 제25항에 있어서, 상기 제1 집적 회로 다이의 상기 테스트는 다이나믹 번인 테스트를 포함하는 것을 특징으로 하는 방법.
  35. 제25항에 있어서, 상기 제1 집적 회로 다이는 DRAM 회로를 포함하는 것을 특징으로 하는 방법.
  36. 집적 회로 다이를 패키징하고 테스트하는 방법에 있어서,
    제1 세트의 집적 회로 다이를 기판에 결합시키는 단계;
    상기 제1 세트의 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 세트의 집적 회로 다이를 테스트하는 단계; 및
    상기 제1 세트의 집적 회로 다이의 상기 테스트가 성공한 경우에 적어도 하나의 추가 집적 회로 다이를 상기 기판에 결합시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  37. 제36항에 있어서, 상기 적어도 하나의 추가 집적 회로 다이는 상기 제1 집적 회로 다이보다 더 높은 가치를 갖는 것을 특징으로 하는 방법.
  38. 제36항의 방법에 따라 제조된 멀티칩 모듈.
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