JP4098976B2 - マルチチップモジュール及びそのチップ間接続テスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数個の半導体チップに対し、それらチップ間で各接続パッド同士の電気的接続を行って構成されるマルチチップモジュール及びそのチップ間接続テスト方法に関する。特に各半導体チップにおいて電源配線等の共通配線が存在する場合において、前記共通配線間の接続テスト構成及び方法に関する。
【０００２】
【従来の技術】
近年、複数の機能を共通の基板上に形成した１チップシステムＬＳＩという概念が提起されており、このようなシステムＬＳＩの設計手法としても、各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ、ＳＲＡＭなどのメモリ、ロジック回路、アナログ回路等の多種多様な機能部品を１つの半導体チップ内に集積することにより、高性能で多機能なデバイスを実現できることである。ところが、このようなシステムＬＳＩは、デバイスを形成する上で、以下に述べるような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化は、より多くの開発パワーを必要とし、またチップ面積の増大に伴い製造の歩留まりが低下するため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨメモリ等のように異種デバイスを混載する場合の製造プロセスは、ピュアＣＭＯＳの製造プロセスとの整合が難しく、ピュアＣＭＯＳの製造プロセスと同時期に立ち上げることが非常に困難なことである。従って、異種デバイス混載の製造プロセスは、最先端のピュアＣＭＯＳの製造プロセスの開発よりも１〜２年程度遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
前記の各問題に対処するように、例えば特開昭５８−９２２３０号公報には、複数の半導体チップをモジュール化して構成するチップオンチップ型のシステムＬＳＩが提案されている。このチップオンチップ型のマルチチップモジュール技術とは、貼り合わせ用の半導体チップ（以下、親チップと呼ぶ）の上面に設けられた接続パッド電極と、被貼り合わせ用の半導体チップ（以下、子チップと呼ぶ）の上面に設けられた接続パッド電極とをバンプに形成し、この両チップ間で接続パッド電極同士を貼り合わせることにより、半導体チップ間の電気的接続を行って、複数個の半導体チップを１つにモジュール化する技術である。
【０００６】
このチップオンチップ型のシステムＬＳＩは、１チップシステムＬＳＩと比較して、機能が複数個の半導体チップに分散されるので、各半導体チップの小規模化が可能となり、各半導体チップの歩留まりの向上が可能となる。更に、プロセス世代の異なる異種デバイス同士であっても簡単にモジュール化できるので、多機能化も可能となる。加えて、チップオンチップ型のマルチチップモジュール化技術によるシステムＬＳＩは、他のマルチモジュール化技術と比較して、親子チップ間のインターフェースに要する配線長が極めて短いので、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩでのブロック間インターフェースと同等の性能を実現することが可能である。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述のチップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとって代わるような重要な技術であるが、以下のような問題がある。
【０００８】
即ち、今後、チップオンチップ型のマルチチップモジュール化技術が普及するに従って、半導体チップの製造業者と、マルチチップモジュール実装を行う実装業者とが異なることが予想されるが、この場合、従来のテスト手法、即ち、マルチチップモジュール全体で良否判定を行うトータルファンクションテストでは、半導体チップの内部故障なのか、実装工程における半導体チップ間の接続不良による故障なのかが判定できず、互いの業者間の責任を明確化することができない。従って、今後は、実装工程での良否判定、即ち、半導体チップ間の接続の良否判定を簡単に且つ安価に行うための接続テスト構成の提案が望まれる。
【０００９】
従来、半導体チップ間の接続テストとして、特開２０００−２５８４９４号公報にはその一例が示されている。その動作説明を図４に基づいて行う。同図は、第１の半導体チップ１１０と第２の半導体チップ１２０を異方性導電膜Ｐ１を介して接続して構成されるチップオンチップ型のマルチチップモジュール１００である。
【００１０】
前記公報では、マルチチップモジュール１００において、例えば半導体チップ１１０の配線パッドC1-1と他の半導体チップ１２０の配線パッドC１-２間の異方性導電膜Ｐ１による電気的接続状態を検査するために、半導体チップ１１０に前記配線パッドC1-１に接続された配線パッドＣ２-１を新たに設けると共に、半導体チップ１２０には、前記新たに設けた配線パッドＣ２-１に対向する位置に配線パッドC2-2を新たに設け、半導体チップ１２０の元々の配線パッドＣ１-２、及び前記新たに設けた配線パッドC2-2を各々接続用パッドＢ１、Ｂ２及びボンディングワイヤＷ１、Ｗ２を介して外部端子（プローブ検査用パッド）Ｔ１、Ｔ２に接続する。そして、異方性導電膜Ｐ１による接続状態を検査する際には、外部端子T1、T2間のインピーダンスを測定することにより、その電気的接続状態の良否判定を行っている。
【００１１】
しかしながら、前記従来の構成では、２個の接続パッドＣ１-１、Ｃ１-２間という高々１箇所の接続の良否判定を行うために、２個の接続パッドC２-１、C2-2を必要とし、更にプロービング検査を行うための２個のプローブ検査用パッドT1、T2を必要とする。一般的に、プローブ検査用パッドは、チップオンチップ型の接続パッドの面積と比較すると、極めて大きく、仮にチップ間信号数が数百〜数千あった場合に、本従来の構成では、プローブ検査用パッドの数はチップ間信号数の２倍を必要とするため、プローブ検査用パッドの面積の増大とプロービング検査装置の複雑化との問題から、もはや本技術を適用することができない。
【００１２】
また、個々に独立な接続パッド間の電気的接続状態を検査する場合には、前記のような従来の検査方法を採用することが可能であるが、例えば親子のチップ間で共通化される例えば電源配線のような共通配線に関しては、前記のような従来の技術では接続状態を容易に検査判定できない。何故なら、そのような共通配線は、その名の如く親及び子チップ内で共通であるため、例えば子チップ上に特別にプローブ検査用パッドを設けることができない場合に、親チップ側にプローブ検査用パッドを２つ設けても、この両プローブ検査用パッドが親チップ内で１本の共通配線に繋がって、共通配線の親子チップ間での電気的接続の検査にはならない場合があるからである。
【００１３】
本発明は前記課題に鑑みてなされたものであり、その目的は、各半導体チップの面積を増大させることなく半導体チップ間の電気的接続の良否判定を行い得るマルチチップモジュール、及びその半導体チップ間の接続テスト方法を提供することにあり、特に、少なくとも２つの半導体チップに備える電源配線等の共通配線同士のチップ間接続テスト方法を提供することにある。
【００１４】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、１つの半導体チップに特別な２個のパッドを設け、この２個のパッド間に、２つの半導体チップの共通配線がチップ間の接続用パッド及び導電性接続部材を介して電気的に接続された状態を形成するようにする。
【００１５】
すなわち、請求項１記載の発明のマルチチップモジュールは、複数の接続用パッドを有する半導体チップを複数備え、前記半導体チップ間で前記接続用パッド同士を導電性の接続部材を介して電気的に接続して構成されるマルチチップモジュールであって、前記複数の半導体チップのうち第１及び第２の半導体チップには、各々、電源配線、グランド配線又は共通信号配線より成る共通配線が備えられ、前記第１の半導体チップの共通配線と前記第２の半導体チップの共通配線とは、複数の前記接続用パッドのうち所定個の接続用パッドを介して相互に接続され、前記第１の半導体チップには、少なくとも第１及び第２の外部入出力用パッドが備えられ、前記第１の外部入出力用パッドは前記第１の半導体チップの共通配線に接続され、前記第２の外部入出力用パッドは少なくとも１個の前記接続用パッドを介して前記第２の半導体チップの共通配線に接続され、前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとは、前記第１及び第２の半導体チップ内の各電源配線、グランド配線又は共通信号配線より成る共通配線及び前記所定個の接続用パッドを介して電気的に相互に接続されていることを特徴とする。
【００１６】
更に、請求項２記載の発明は、前記請求項１記載のマルチチップモジュールにおいて、前記第１及び第２の外部入出力用パッド同士は、前記第１及び第２の半導体チップの共通配線同士のチップ間接続が良好である場合に、相互に接続されることを特徴とする。
【００１７】
加えて、請求項３記載の発明のマルチチップモジュールのチップ間接続テスト方法は、前記請求項１記載のマルチチップモジュールのチップ間接続テスト方法であって、前記第１及び第２の半導体チップの電源配線、グランド配線又は共通信号配線より成る前記共通配線同士のチップ間接続の良否判定に際し、前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとの間の前記所定個の接続用パッドを介したインピーダンスを測定することを特徴とする。
【００１８】
以上により、請求項１〜３記載の発明では、第１及び第２の半導体チップが互いに電源配線等の共通配線を含み、この両共通配線同士が接続用パッド及び導電性接続部材を介して接続されている場合、第１の半導体チップの共通配線に接続されている第１の外部入出力用パッドと、第２の半導体チップの共通配線に接続用パッド及び導電性接続部材を介して接続されている第２の外部入出力用パッドとの間には、第１及び第２の半導体チップの両共通配線がそれらを相互に接続している接続用パッド及び導電性接続部材を介して接続されていることになる。従って、この第１及び第２の入出力用パッド間のインピーダンスを測定すれば、第１及び第２の半導体チップの電源配線等の共通配線同士のチップ間の電気的接続状態の良否を判定することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のチップオンチップ型のマルチチップモジュールの全体構成を示す。同図は、２つの半導体チップが各々共通配線を有する場合の構成例である。
【００２１】
図１において、１０は第１の半導体チップ、２０は第２の半導体チップである。第１及び第２の半導体チップ１０、２０は、各々、内部回路１７を有する。第１の半導体チップ１０の内部回路１７には共通配線１３が備えられ、第２の半導体チップ２０の内部回路１７には共通配線１４が備えられる。これら第１及び第２の半導体チップ１０、２０の両共通配線１３、１４は例えば電源配線である。この共通配線１３、１４はグランド配線、又は共通信号配線でもよい。
【００２２】
前記第１及び第２の半導体チップ１０、２０は、各々、多数の接続用パッド１５を有し、これら多数の接続用パッド１５同士は例えばハンダバンプ等で構成される導電性接続部材１６により接続されて、第１及び第２の半導体チップ１０、２０が電気的に接続されてマルチチップモジュールを構成している。同図では、第１の半導体チップ１０の共通配線１３と第２の半導体チップ２０の共通配線１４とは、多数の接続用パッド１５のうち５個の接続用パッド１５及び導電性接続部材１６を介して電気的に相互に接続されている。
【００２３】
前記第１の半導体チップ１０は、図中左端に第１の外部入出力用パッド１１が配置され、また図中右端には第２の外部入出力用パッド１２が配置される。前記第１の外部入出力用パッド１１は、第１の半導体チップ１０の共通配線１３に接続されている。一方、第２の外部入出力用パッド１２には、配線１８、及び図中右端に配置された接続用パッド１５及び導電性接続部材１６を介して第２の半導体チップ２０の共通配線１４に電気的に接続されている。図１から判るように、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２とは、第１の半導体チップ１０内では相互に電気的に接続されていない。
【００２４】
本実施の形態では、前記第１の外部入出力用パッド１１に接続された第１の半導体チップ１０内の共通配線１３と、第２の外部入出力用パッド１２に接続された配線１８とが、第１の半導体チップ１０内において接続されていないことを前提として、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２との間には、第１の半導体チップ１０の共通配線１３と第２の半導体チップ２０の共通配線１４とそれらを接続している接続用パッド１５及び導電性接続部材１６とが必ず存在する。
【００２５】
従って、チップオンチップ型のマルチチップモジュールの各半導体チップ１０、２０の共通配線１３、１４のチップ間の電気的接続テストを行う際には、図２に示すように、前記第１及び第２の外部入出力用パッド１１、１２に各々プローブ１９を当てて、この両パッド１１、１２間のインピーダンスを測定することにより、共通配線１３、１４同士のチップ間接続状態の良否をテストすることが可能となる。
【００２６】
尚、前記のように共通配線１３、１４間のチップ間接続テストを行う際は、第１の外部入出力パッド１１と第２の外部入出力用パッド１２との間に適当な電圧を印可し、流れる電流を測定することにより、そのインピーダンスを測定することが可能である。
【００２７】
また、図１に記載したマルチチップモジュールを通常動作させる場合は、第１及び第２の外部入出力用パッド１１、１２は、マルチチップモジュール内では同電位端子であるので、この両外部入出力用パッド１１、１２をマルチチップモジュール外で相互に接続させておいても構わない。従って、チップ間接続状態の良否判定テスト後に、そのチップ間接続状態が良好である場合に、第１及び第２の外部入出力用パッド１１、１２をマルチチップモジュール外で接続しておけば、共通配線１３、１４のトータルインピーダンスが下がる効果が生じる。従って、第２の外部入出力用パッド１２は、チップ間接続状態の良否判定テスト時にだけ使用するのではなく、テスト後も有効に使用することができる効果も奏する。
【００２８】
（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。図３は、本実施の形態のチップオンチップ型のマルチチップモジュールの全体構成を示す。
【００２９】
同図では、第１の半導体チップ１０の第２の外部入出力用パッド１２に接続した配線１８と、第２の半導体チップ２０の共通配線１４とが、複数個（同図では３個）の接続用パッド１５及び導電性接続部材１６を介して接続された場合を例示している。この場合においても、第２の外部入出力用パッド１２に接続された配線１８と共通配線１３とは、第１の半導体チップ１０内において電気的に接続されていないことを前提として、前記第１の実施の形態と同様に共通配線１３、１４同士のチップ間の電気的接続の良否判定テストを行うことが可能である。
【００３０】
また、チップ間の電気的接続の良否判定テスト後に、第１及び第２の外部入出力用パッド１１、１２同士をマルチチップモジュール外で接続させておけば、共通配線１３、１４のトータルインピーダンスを下げる効果が生じ、第２の外部入出力用パッド１２は、チップ間の電気的接続の良否判定テストにだけ使用するのではなく、テスト後も有効に使用することができる。
【００３１】
以上のように、半導体チップ１０、２０間に亘って共通配線１３、１４が存在するようなチップオンチップ型のマルチチップモジュールにおいて、その共通配線１３、１４のチップ間接続の良否判定を行うテストは、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２との間のインピーダンスを測定することで可能となるので、その測定に必要なプロービングパッド数は、２個と極めて少ない。従って、半導体チップ１０、２０の面積の増加はほとんどない。しかも、共通配線１３、１４のチップ間接続の良否判定テスト時に使用するプロービング用パッド１１、１２はそのまま実使用時にも使用することが可能である。更に、２個の外部入出力用パッド１１、１２間のインピーダンスを測定するという簡単なテスト方法であるので、共通配線同士のチップ間接続テストに要する時間とテストコストを極めて小さくできる効果を奏する。
【００３２】
尚、以上の説明では、２つの半導体チップ１０、２０によりマルチチップモジュールを構成したが、本発明はこれに限定されず、３つ以上の半導体チップを用いてマルチチップモジュールを構成しても良いのは勿論である。この場合には、それらの半導体チップのうち少なくとも２つの半導体チップについて、前記第１又は第２の実施の形態の構成を持てば良い。
【００３３】
【発明の効果】
以上説明したように、請求項１〜３記載の発明のマルチチップモジュール及びそのチップ間接続テスト方法によれば、半導体チップの面積を増大させることなく、半導体チップの共通配線同士のチップ間接続の良否判定を行うことが可能となる効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るチップオンチップ型のマルチチップモジュールの回路構成を示す断面図である。
【図２】 同マルチチップモジュールの共通配線間の電気的接続状態の良否判定テスト時の様子を示す断面図である。
【図３】 本発明の第２の実施の形態に係るチップオンチップ型のマルチチップモジュールの回路構成を示す断面図である。
【図４】 従来のチップオンチップ型のマルチチップモジュールの接続テスト構成を示す図である。
【符号の説明】
１０ 第１の半導体チップ
2０ 第２の半導体チップ
１１ 第１の外部入出力用パッド
１2 第２の外部入出力用パッド
１３、１４ 共通配線
１５ 接続用パッド
１６ 接続用バンプ
１７ 内部回路
１８ 接続配線
１９ プローブ
【発明の属する技術分野】
本発明は、複数個の半導体チップに対し、それらチップ間で各接続パッド同士の電気的接続を行って構成されるマルチチップモジュール及びそのチップ間接続テスト方法に関する。特に各半導体チップにおいて電源配線等の共通配線が存在する場合において、前記共通配線間の接続テスト構成及び方法に関する。
【０００２】
【従来の技術】
近年、複数の機能を共通の基板上に形成した１チップシステムＬＳＩという概念が提起されており、このようなシステムＬＳＩの設計手法としても、各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ、ＳＲＡＭなどのメモリ、ロジック回路、アナログ回路等の多種多様な機能部品を１つの半導体チップ内に集積することにより、高性能で多機能なデバイスを実現できることである。ところが、このようなシステムＬＳＩは、デバイスを形成する上で、以下に述べるような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化は、より多くの開発パワーを必要とし、またチップ面積の増大に伴い製造の歩留まりが低下するため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨメモリ等のように異種デバイスを混載する場合の製造プロセスは、ピュアＣＭＯＳの製造プロセスとの整合が難しく、ピュアＣＭＯＳの製造プロセスと同時期に立ち上げることが非常に困難なことである。従って、異種デバイス混載の製造プロセスは、最先端のピュアＣＭＯＳの製造プロセスの開発よりも１〜２年程度遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
前記の各問題に対処するように、例えば特開昭５８−９２２３０号公報には、複数の半導体チップをモジュール化して構成するチップオンチップ型のシステムＬＳＩが提案されている。このチップオンチップ型のマルチチップモジュール技術とは、貼り合わせ用の半導体チップ（以下、親チップと呼ぶ）の上面に設けられた接続パッド電極と、被貼り合わせ用の半導体チップ（以下、子チップと呼ぶ）の上面に設けられた接続パッド電極とをバンプに形成し、この両チップ間で接続パッド電極同士を貼り合わせることにより、半導体チップ間の電気的接続を行って、複数個の半導体チップを１つにモジュール化する技術である。
【０００６】
このチップオンチップ型のシステムＬＳＩは、１チップシステムＬＳＩと比較して、機能が複数個の半導体チップに分散されるので、各半導体チップの小規模化が可能となり、各半導体チップの歩留まりの向上が可能となる。更に、プロセス世代の異なる異種デバイス同士であっても簡単にモジュール化できるので、多機能化も可能となる。加えて、チップオンチップ型のマルチチップモジュール化技術によるシステムＬＳＩは、他のマルチモジュール化技術と比較して、親子チップ間のインターフェースに要する配線長が極めて短いので、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩでのブロック間インターフェースと同等の性能を実現することが可能である。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述のチップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとって代わるような重要な技術であるが、以下のような問題がある。
【０００８】
即ち、今後、チップオンチップ型のマルチチップモジュール化技術が普及するに従って、半導体チップの製造業者と、マルチチップモジュール実装を行う実装業者とが異なることが予想されるが、この場合、従来のテスト手法、即ち、マルチチップモジュール全体で良否判定を行うトータルファンクションテストでは、半導体チップの内部故障なのか、実装工程における半導体チップ間の接続不良による故障なのかが判定できず、互いの業者間の責任を明確化することができない。従って、今後は、実装工程での良否判定、即ち、半導体チップ間の接続の良否判定を簡単に且つ安価に行うための接続テスト構成の提案が望まれる。
【０００９】
従来、半導体チップ間の接続テストとして、特開２０００−２５８４９４号公報にはその一例が示されている。その動作説明を図４に基づいて行う。同図は、第１の半導体チップ１１０と第２の半導体チップ１２０を異方性導電膜Ｐ１を介して接続して構成されるチップオンチップ型のマルチチップモジュール１００である。
【００１０】
前記公報では、マルチチップモジュール１００において、例えば半導体チップ１１０の配線パッドC1-1と他の半導体チップ１２０の配線パッドC１-２間の異方性導電膜Ｐ１による電気的接続状態を検査するために、半導体チップ１１０に前記配線パッドC1-１に接続された配線パッドＣ２-１を新たに設けると共に、半導体チップ１２０には、前記新たに設けた配線パッドＣ２-１に対向する位置に配線パッドC2-2を新たに設け、半導体チップ１２０の元々の配線パッドＣ１-２、及び前記新たに設けた配線パッドC2-2を各々接続用パッドＢ１、Ｂ２及びボンディングワイヤＷ１、Ｗ２を介して外部端子（プローブ検査用パッド）Ｔ１、Ｔ２に接続する。そして、異方性導電膜Ｐ１による接続状態を検査する際には、外部端子T1、T2間のインピーダンスを測定することにより、その電気的接続状態の良否判定を行っている。
【００１１】
しかしながら、前記従来の構成では、２個の接続パッドＣ１-１、Ｃ１-２間という高々１箇所の接続の良否判定を行うために、２個の接続パッドC２-１、C2-2を必要とし、更にプロービング検査を行うための２個のプローブ検査用パッドT1、T2を必要とする。一般的に、プローブ検査用パッドは、チップオンチップ型の接続パッドの面積と比較すると、極めて大きく、仮にチップ間信号数が数百〜数千あった場合に、本従来の構成では、プローブ検査用パッドの数はチップ間信号数の２倍を必要とするため、プローブ検査用パッドの面積の増大とプロービング検査装置の複雑化との問題から、もはや本技術を適用することができない。
【００１２】
また、個々に独立な接続パッド間の電気的接続状態を検査する場合には、前記のような従来の検査方法を採用することが可能であるが、例えば親子のチップ間で共通化される例えば電源配線のような共通配線に関しては、前記のような従来の技術では接続状態を容易に検査判定できない。何故なら、そのような共通配線は、その名の如く親及び子チップ内で共通であるため、例えば子チップ上に特別にプローブ検査用パッドを設けることができない場合に、親チップ側にプローブ検査用パッドを２つ設けても、この両プローブ検査用パッドが親チップ内で１本の共通配線に繋がって、共通配線の親子チップ間での電気的接続の検査にはならない場合があるからである。
【００１３】
本発明は前記課題に鑑みてなされたものであり、その目的は、各半導体チップの面積を増大させることなく半導体チップ間の電気的接続の良否判定を行い得るマルチチップモジュール、及びその半導体チップ間の接続テスト方法を提供することにあり、特に、少なくとも２つの半導体チップに備える電源配線等の共通配線同士のチップ間接続テスト方法を提供することにある。
【００１４】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、１つの半導体チップに特別な２個のパッドを設け、この２個のパッド間に、２つの半導体チップの共通配線がチップ間の接続用パッド及び導電性接続部材を介して電気的に接続された状態を形成するようにする。
【００１５】
すなわち、請求項１記載の発明のマルチチップモジュールは、複数の接続用パッドを有する半導体チップを複数備え、前記半導体チップ間で前記接続用パッド同士を導電性の接続部材を介して電気的に接続して構成されるマルチチップモジュールであって、前記複数の半導体チップのうち第１及び第２の半導体チップには、各々、電源配線、グランド配線又は共通信号配線より成る共通配線が備えられ、前記第１の半導体チップの共通配線と前記第２の半導体チップの共通配線とは、複数の前記接続用パッドのうち所定個の接続用パッドを介して相互に接続され、前記第１の半導体チップには、少なくとも第１及び第２の外部入出力用パッドが備えられ、前記第１の外部入出力用パッドは前記第１の半導体チップの共通配線に接続され、前記第２の外部入出力用パッドは少なくとも１個の前記接続用パッドを介して前記第２の半導体チップの共通配線に接続され、前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとは、前記第１及び第２の半導体チップ内の各電源配線、グランド配線又は共通信号配線より成る共通配線及び前記所定個の接続用パッドを介して電気的に相互に接続されていることを特徴とする。
【００１６】
更に、請求項２記載の発明は、前記請求項１記載のマルチチップモジュールにおいて、前記第１及び第２の外部入出力用パッド同士は、前記第１及び第２の半導体チップの共通配線同士のチップ間接続が良好である場合に、相互に接続されることを特徴とする。
【００１７】
加えて、請求項３記載の発明のマルチチップモジュールのチップ間接続テスト方法は、前記請求項１記載のマルチチップモジュールのチップ間接続テスト方法であって、前記第１及び第２の半導体チップの電源配線、グランド配線又は共通信号配線より成る前記共通配線同士のチップ間接続の良否判定に際し、前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとの間の前記所定個の接続用パッドを介したインピーダンスを測定することを特徴とする。
【００１８】
以上により、請求項１〜３記載の発明では、第１及び第２の半導体チップが互いに電源配線等の共通配線を含み、この両共通配線同士が接続用パッド及び導電性接続部材を介して接続されている場合、第１の半導体チップの共通配線に接続されている第１の外部入出力用パッドと、第２の半導体チップの共通配線に接続用パッド及び導電性接続部材を介して接続されている第２の外部入出力用パッドとの間には、第１及び第２の半導体チップの両共通配線がそれらを相互に接続している接続用パッド及び導電性接続部材を介して接続されていることになる。従って、この第１及び第２の入出力用パッド間のインピーダンスを測定すれば、第１及び第２の半導体チップの電源配線等の共通配線同士のチップ間の電気的接続状態の良否を判定することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のチップオンチップ型のマルチチップモジュールの全体構成を示す。同図は、２つの半導体チップが各々共通配線を有する場合の構成例である。
【００２１】
図１において、１０は第１の半導体チップ、２０は第２の半導体チップである。第１及び第２の半導体チップ１０、２０は、各々、内部回路１７を有する。第１の半導体チップ１０の内部回路１７には共通配線１３が備えられ、第２の半導体チップ２０の内部回路１７には共通配線１４が備えられる。これら第１及び第２の半導体チップ１０、２０の両共通配線１３、１４は例えば電源配線である。この共通配線１３、１４はグランド配線、又は共通信号配線でもよい。
【００２２】
前記第１及び第２の半導体チップ１０、２０は、各々、多数の接続用パッド１５を有し、これら多数の接続用パッド１５同士は例えばハンダバンプ等で構成される導電性接続部材１６により接続されて、第１及び第２の半導体チップ１０、２０が電気的に接続されてマルチチップモジュールを構成している。同図では、第１の半導体チップ１０の共通配線１３と第２の半導体チップ２０の共通配線１４とは、多数の接続用パッド１５のうち５個の接続用パッド１５及び導電性接続部材１６を介して電気的に相互に接続されている。
【００２３】
前記第１の半導体チップ１０は、図中左端に第１の外部入出力用パッド１１が配置され、また図中右端には第２の外部入出力用パッド１２が配置される。前記第１の外部入出力用パッド１１は、第１の半導体チップ１０の共通配線１３に接続されている。一方、第２の外部入出力用パッド１２には、配線１８、及び図中右端に配置された接続用パッド１５及び導電性接続部材１６を介して第２の半導体チップ２０の共通配線１４に電気的に接続されている。図１から判るように、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２とは、第１の半導体チップ１０内では相互に電気的に接続されていない。
【００２４】
本実施の形態では、前記第１の外部入出力用パッド１１に接続された第１の半導体チップ１０内の共通配線１３と、第２の外部入出力用パッド１２に接続された配線１８とが、第１の半導体チップ１０内において接続されていないことを前提として、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２との間には、第１の半導体チップ１０の共通配線１３と第２の半導体チップ２０の共通配線１４とそれらを接続している接続用パッド１５及び導電性接続部材１６とが必ず存在する。
【００２５】
従って、チップオンチップ型のマルチチップモジュールの各半導体チップ１０、２０の共通配線１３、１４のチップ間の電気的接続テストを行う際には、図２に示すように、前記第１及び第２の外部入出力用パッド１１、１２に各々プローブ１９を当てて、この両パッド１１、１２間のインピーダンスを測定することにより、共通配線１３、１４同士のチップ間接続状態の良否をテストすることが可能となる。
【００２６】
尚、前記のように共通配線１３、１４間のチップ間接続テストを行う際は、第１の外部入出力パッド１１と第２の外部入出力用パッド１２との間に適当な電圧を印可し、流れる電流を測定することにより、そのインピーダンスを測定することが可能である。
【００２７】
また、図１に記載したマルチチップモジュールを通常動作させる場合は、第１及び第２の外部入出力用パッド１１、１２は、マルチチップモジュール内では同電位端子であるので、この両外部入出力用パッド１１、１２をマルチチップモジュール外で相互に接続させておいても構わない。従って、チップ間接続状態の良否判定テスト後に、そのチップ間接続状態が良好である場合に、第１及び第２の外部入出力用パッド１１、１２をマルチチップモジュール外で接続しておけば、共通配線１３、１４のトータルインピーダンスが下がる効果が生じる。従って、第２の外部入出力用パッド１２は、チップ間接続状態の良否判定テスト時にだけ使用するのではなく、テスト後も有効に使用することができる効果も奏する。
【００２８】
（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。図３は、本実施の形態のチップオンチップ型のマルチチップモジュールの全体構成を示す。
【００２９】
同図では、第１の半導体チップ１０の第２の外部入出力用パッド１２に接続した配線１８と、第２の半導体チップ２０の共通配線１４とが、複数個（同図では３個）の接続用パッド１５及び導電性接続部材１６を介して接続された場合を例示している。この場合においても、第２の外部入出力用パッド１２に接続された配線１８と共通配線１３とは、第１の半導体チップ１０内において電気的に接続されていないことを前提として、前記第１の実施の形態と同様に共通配線１３、１４同士のチップ間の電気的接続の良否判定テストを行うことが可能である。
【００３０】
また、チップ間の電気的接続の良否判定テスト後に、第１及び第２の外部入出力用パッド１１、１２同士をマルチチップモジュール外で接続させておけば、共通配線１３、１４のトータルインピーダンスを下げる効果が生じ、第２の外部入出力用パッド１２は、チップ間の電気的接続の良否判定テストにだけ使用するのではなく、テスト後も有効に使用することができる。
【００３１】
以上のように、半導体チップ１０、２０間に亘って共通配線１３、１４が存在するようなチップオンチップ型のマルチチップモジュールにおいて、その共通配線１３、１４のチップ間接続の良否判定を行うテストは、第１の外部入出力用パッド１１と第２の外部入出力用パッド１２との間のインピーダンスを測定することで可能となるので、その測定に必要なプロービングパッド数は、２個と極めて少ない。従って、半導体チップ１０、２０の面積の増加はほとんどない。しかも、共通配線１３、１４のチップ間接続の良否判定テスト時に使用するプロービング用パッド１１、１２はそのまま実使用時にも使用することが可能である。更に、２個の外部入出力用パッド１１、１２間のインピーダンスを測定するという簡単なテスト方法であるので、共通配線同士のチップ間接続テストに要する時間とテストコストを極めて小さくできる効果を奏する。
【００３２】
尚、以上の説明では、２つの半導体チップ１０、２０によりマルチチップモジュールを構成したが、本発明はこれに限定されず、３つ以上の半導体チップを用いてマルチチップモジュールを構成しても良いのは勿論である。この場合には、それらの半導体チップのうち少なくとも２つの半導体チップについて、前記第１又は第２の実施の形態の構成を持てば良い。
【００３３】
【発明の効果】
以上説明したように、請求項１〜３記載の発明のマルチチップモジュール及びそのチップ間接続テスト方法によれば、半導体チップの面積を増大させることなく、半導体チップの共通配線同士のチップ間接続の良否判定を行うことが可能となる効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るチップオンチップ型のマルチチップモジュールの回路構成を示す断面図である。
【図２】 同マルチチップモジュールの共通配線間の電気的接続状態の良否判定テスト時の様子を示す断面図である。
【図３】 本発明の第２の実施の形態に係るチップオンチップ型のマルチチップモジュールの回路構成を示す断面図である。
【図４】 従来のチップオンチップ型のマルチチップモジュールの接続テスト構成を示す図である。
【符号の説明】
１０ 第１の半導体チップ
2０ 第２の半導体チップ
１１ 第１の外部入出力用パッド
１2 第２の外部入出力用パッド
１３、１４ 共通配線
１５ 接続用パッド
１６ 接続用バンプ
１７ 内部回路
１８ 接続配線
１９ プローブ
Claims (3)
- 複数の接続用パッドを有する半導体チップを複数備え、前記半導体チップ間で前記接続用パッド同士を導電性の接続部材を介して電気的に接続して構成されるマルチチップモジュールであって、
前記複数の半導体チップのうち第１及び第２の半導体チップには、各々、電源配線、グランド配線又は共通信号配線より成る共通配線が備えられ、前記第１の半導体チップの共通配線と前記第２の半導体チップの共通配線とは、複数の前記接続用パッドのうち所定個の接続用パッドを介して相互に接続され、
前記第１の半導体チップには、少なくとも第１及び第２の外部入出力用パッドが備えられ、
前記第１の外部入出力用パッドは前記第１の半導体チップの共通配線に接続され、
前記第２の外部入出力用パッドは少なくとも１個の前記接続用パッドを介して前記第２の半導体チップの共通配線に接続され、
前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとは、前記第１及び第２の半導体チップ内の各電源配線、グランド配線又は共通信号配線より成る共通配線及び前記所定個の接続用パッドを介して電気的に相互に接続されている
ことを特徴とするマルチチップモジュール。 - 前記第１及び第２の外部入出力用パッド同士は、前記第１及び第２の半導体チップの共通配線同士のチップ間接続が良好である場合に、相互に接続される
ことを特徴とする請求項１記載のマルチチップモジュール。 - 前記請求項１記載のマルチチップモジュールのチップ間接続テスト方法であって、
前記第１及び第２の半導体チップの電源配線、グランド配線又は共通信号配線より成る共通配線同士のチップ間接続の良否判定に際し、
前記第１の外部入出力用パッドと前記第２の外部入出力用パッドとの間の前記所定個の接続用パッドを介したインピーダンスを測定する
ことを特徴とするマルチチップモジュールのチップ間接続テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332787A JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332787A JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003139820A JP2003139820A (ja) | 2003-05-14 |
| JP4098976B2 true JP4098976B2 (ja) | 2008-06-11 |
Family
ID=19148155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332787A Expired - Fee Related JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4098976B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102016419B1 (ko) | 2010-08-24 | 2019-09-02 | 삼성전자주식회사 | 인터포저 칩 및 인터포저 칩의 테스트 방법 |
| JP6116437B2 (ja) * | 2013-08-13 | 2017-04-19 | オリンパス株式会社 | 固体撮像装置およびその製造方法、ならびに撮像装置 |
-
2001
- 2001-10-30 JP JP2001332787A patent/JP4098976B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003139820A (ja) | 2003-05-14 |
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|
| A977 | Report on retrieval |
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