JP2006222109A - マルチチップモジュール - Google Patents
マルチチップモジュール Download PDFInfo
- Publication number
- JP2006222109A JP2006222109A JP2005031340A JP2005031340A JP2006222109A JP 2006222109 A JP2006222109 A JP 2006222109A JP 2005031340 A JP2005031340 A JP 2005031340A JP 2005031340 A JP2005031340 A JP 2005031340A JP 2006222109 A JP2006222109 A JP 2006222109A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- mounting
- board
- wiring board
- bare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Abstract
【課題】 パッケージ封止後でも半導体素子単体のパッケージ封止後に行われる選別試験と同じ試験を行なう事ができ、高信頼性のマルチチップモジュールを得る。
【解決手段】 本発明のマルチチップモジュールは、複数のICベアチップ102,103を実装するチップ実装部100と、チップ実装部100に接続される積層配線基板200とを有するもので、チップ実装部100と積層配線基板200との間にICベアチップの端子のみ配線した実装接続基板300を設けたものである。
また、実装接続基板300は、積層配線基板200と接続するはんだボール302の端子を有する。
【選択図】 図２
【解決手段】 本発明のマルチチップモジュールは、複数のICベアチップ102,103を実装するチップ実装部100と、チップ実装部100に接続される積層配線基板200とを有するもので、チップ実装部100と積層配線基板200との間にICベアチップの端子のみ配線した実装接続基板300を設けたものである。
また、実装接続基板300は、積層配線基板200と接続するはんだボール302の端子を有する。
【選択図】 図２
Description
本発明は、ICベアチップを実装したマルチチップモジュールに関する。
半導体素子を実装した機器において、集積度を高め小型化する為の高密度実装技術の一つとしてマルチチップモジュールがある。
従来のマルチチップモジュールの構造を図３に示す。 図において、１００はチップ実装部、２００は積層配線基板である。
チップ実装部１００はICベアチップ１０２、１０３とボンディングワイヤ１０４などからなる。ICベアチップは、ウエハ上の選別テストで良品判定されたものをダイシングしたものである（Known Good Die（KGD）と呼ばれる）。積層配線基板２００は、ガラスエポキシ、セラミック、シリコン等の基材上にCu等の導電体部材で配線パターン２０１を形成したものである。２０２は、はんだボールの端子である。
ICベアチップ１０２はボンディングワイヤ１０４にて積層配線基板２００に接続され、ICベアチップ１０３はバンプ電極接続にて積層配線基板２００上にフリップ実装されている。マルチチップモジュールは、実装後に樹脂モールド１０１でパッケージ封止され、はんだボール２０２の端子により、ユーザ基板上に実装される。
このように積層配線基板２００に複数のICベアチップ１０２、１０３、若しくは周辺半導体素子と接続されるにより、機器の小型化を実現できるとともに、配線長による遅延を減少させ、高速アクセスが可能となる。
通常、半導体素子はパッケージ封止後、DC測定、ファンクション測定により良否選別される。DC測定とは入力端子のリーク電流値、出力端子の電流値、電圧値を測定するもので、ファンクションテストは、メモリ容量の書き込み、読み出し特性評価、アクセスタイムの測定、テストパターンによる期待値から論理機能等の測定や動作マージン測定をするものである。
マルチチップモジュール後は試験機のプローブを各端子に接触させても、ICベアチップは他ICベアチップと、若しくは周辺半導体素子間がマルチチップモジュール内で相互接続されている為、複数の回路素子が互いに影響し合い適切な検査結果を得ることができなかった。
この為、ICベアチップを接続する前に各ICベアチップのDC測定、ファンクション測定を行い、良否判定後に各ICベアチップを他ICベアチップと、若しくは周辺半導体素子と接続する必要があった（例えば、特許文献１参照）。
実開平６−６２３８号公報
従来のマルチチップモジュールの構造を図３に示す。 図において、１００はチップ実装部、２００は積層配線基板である。
チップ実装部１００はICベアチップ１０２、１０３とボンディングワイヤ１０４などからなる。ICベアチップは、ウエハ上の選別テストで良品判定されたものをダイシングしたものである（Known Good Die（KGD）と呼ばれる）。積層配線基板２００は、ガラスエポキシ、セラミック、シリコン等の基材上にCu等の導電体部材で配線パターン２０１を形成したものである。２０２は、はんだボールの端子である。
ICベアチップ１０２はボンディングワイヤ１０４にて積層配線基板２００に接続され、ICベアチップ１０３はバンプ電極接続にて積層配線基板２００上にフリップ実装されている。マルチチップモジュールは、実装後に樹脂モールド１０１でパッケージ封止され、はんだボール２０２の端子により、ユーザ基板上に実装される。
このように積層配線基板２００に複数のICベアチップ１０２、１０３、若しくは周辺半導体素子と接続されるにより、機器の小型化を実現できるとともに、配線長による遅延を減少させ、高速アクセスが可能となる。
通常、半導体素子はパッケージ封止後、DC測定、ファンクション測定により良否選別される。DC測定とは入力端子のリーク電流値、出力端子の電流値、電圧値を測定するもので、ファンクションテストは、メモリ容量の書き込み、読み出し特性評価、アクセスタイムの測定、テストパターンによる期待値から論理機能等の測定や動作マージン測定をするものである。
マルチチップモジュール後は試験機のプローブを各端子に接触させても、ICベアチップは他ICベアチップと、若しくは周辺半導体素子間がマルチチップモジュール内で相互接続されている為、複数の回路素子が互いに影響し合い適切な検査結果を得ることができなかった。
この為、ICベアチップを接続する前に各ICベアチップのDC測定、ファンクション測定を行い、良否判定後に各ICベアチップを他ICベアチップと、若しくは周辺半導体素子と接続する必要があった（例えば、特許文献１参照）。
しかしながら、特許文献１によるマルチチップモジュールでは、IC間の配線接続は接続パッド間をワイヤボンディングで接続している為、チップとレジンの接着剥離、ボンディングの接着剥離、ボンディングダメージ、ワイヤー曲がり等によるパッケージ封止時に発生する不良をDC測定、ファンクション測定で選別することができないという問題があった。
そこで、本発明はこのような問題点に鑑みてなされたものであり、パッケージ封止後に行なう試験と同等の試験が可能で、かつ信頼性の高いマルチチップモジュールを提供することを目的とする。
そこで、本発明はこのような問題点に鑑みてなされたものであり、パッケージ封止後に行なう試験と同等の試験が可能で、かつ信頼性の高いマルチチップモジュールを提供することを目的とする。
上記問題を解決するため、本発明は、次のように構成したものである。
請求項１記載の発明は、複数のチップを実装するチップ実装部と、前記チップ実装部に接続される積層配線基板とを有するマルチチップモジュールにおいて、前記チップ実装部と前記積層配線基板との間に前記ベアチップの端子のみ配線した実装接続基板を設けたものである。
請求項２記載の発明は、前記実装接続基板に前記積層配線基板と接続するはんだボールの端子を設けたものである。
請求項１記載の発明は、複数のチップを実装するチップ実装部と、前記チップ実装部に接続される積層配線基板とを有するマルチチップモジュールにおいて、前記チップ実装部と前記積層配線基板との間に前記ベアチップの端子のみ配線した実装接続基板を設けたものである。
請求項２記載の発明は、前記実装接続基板に前記積層配線基板と接続するはんだボールの端子を設けたものである。
請求項１、２に記載の発明によると、複数のICベアチップが実装されたマルチチップモジュールにおいて、各ICベアチップを半導体素子のパッケージ封止後で行なう試験と同じ試験を適切に行なうことができ、マルチチップモジュールの信頼性を向上することができる。
以下、本発明の実施の形態について図を参照して説明する。
図１は、本発明の実施例を示すマルチチップモジュールの断面図である。図において、３００は実装接続基板であり、３０１は配線パターン、３０２ははんだボールである。
チップ実装部１００は、複数のICベアチップ間と、若しくは周辺半導体素子と接続されていない実装モジュールである。実装接続基板３００は、ICベアチップ１０２，１０３の全パッドが配線パターン３０１により外部端子のはんだボール３０２に接続されている。回路素子同士が相互接続されていない為、はんだボール３０２の端子に試験機のプローブを接触させることにより、各ICベアチップは半導体素子のパッケージ封止後後に実施される選別テストと同じ試験を行なう事が可能となる。
図２は、本発明の実装接続基板３００を用いて組立てた最終のマルチチップモジュールを示す断面図である。
最終のマルチチップモジュールは、積層配線基板２００に実装接続基板３００をはんだボール３０２の端子で接続されている。さらに、積層配線基板２００のはんだボール２０２の端子によりユーザ基板４００に接続されている。
チップ実装部１００は、複数のICベアチップ間と、若しくは周辺半導体素子と接続されていない実装モジュールである。実装接続基板３００は、ICベアチップ１０２，１０３の全パッドが配線パターン３０１により外部端子のはんだボール３０２に接続されている。回路素子同士が相互接続されていない為、はんだボール３０２の端子に試験機のプローブを接触させることにより、各ICベアチップは半導体素子のパッケージ封止後後に実施される選別テストと同じ試験を行なう事が可能となる。
図２は、本発明の実装接続基板３００を用いて組立てた最終のマルチチップモジュールを示す断面図である。
最終のマルチチップモジュールは、積層配線基板２００に実装接続基板３００をはんだボール３０２の端子で接続されている。さらに、積層配線基板２００のはんだボール２０２の端子によりユーザ基板４００に接続されている。
ICベアチップが実装されるマルチチップモジュールにおいて、ICベアチップを実装、パッケージ封止後、半導体素子単体のパッケージ封止後と同じテストがきるようにする技術に関する。
１００ チップ実装部
１０１ 樹脂モールド
１０２ ICベアチップ（ワイヤボンディング接続）
１０３ ICベアチップ（フリップチップ実装）
１０４ ボンディングワイヤ
２００ 積層配線基板
２０１ 配線パターン
２０２ はんだボール
３００ 実装接続基板
３０１ 配線パターン
３０２ はんだボール
４００ ユーザ基板
１０１ 樹脂モールド
１０２ ICベアチップ（ワイヤボンディング接続）
１０３ ICベアチップ（フリップチップ実装）
１０４ ボンディングワイヤ
２００ 積層配線基板
２０１ 配線パターン
２０２ はんだボール
３００ 実装接続基板
３０１ 配線パターン
３０２ はんだボール
４００ ユーザ基板
Claims (2)
- 複数のベアチップを実装するチップ実装部と、前記チップ実装部に接続される積層配線基板とを有するマルチチップモジュールにおいて、
前記チップ実装部と前記積層配線基板との間に前記ベアチップの端子のみ配線した実装接続基板を設けたことを特徴とするマルチチップモジュール。 - 前記実装接続基板は、前記積層配線基板と接続するはんだボールの端子を有することを特徴とする請求項１記載のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005031340A JP2006222109A (ja) | 2005-02-08 | 2005-02-08 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005031340A JP2006222109A (ja) | 2005-02-08 | 2005-02-08 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006222109A true JP2006222109A (ja) | 2006-08-24 |
Family
ID=36984239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005031340A Pending JP2006222109A (ja) | 2005-02-08 | 2005-02-08 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006222109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112234026A (zh) * | 2020-10-14 | 2021-01-15 | 天津津航计算技术研究所 | 一种3d芯片封装 |
-
2005
- 2005-02-08 JP JP2005031340A patent/JP2006222109A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112234026A (zh) * | 2020-10-14 | 2021-01-15 | 天津津航计算技术研究所 | 一种3d芯片封装 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6249052B1 (en) | Substrate on chip (SOC) multiple-chip module (MCM) with chip-size-package (CSP) ready configuration | |
| US20080054434A1 (en) | Semiconductor stack package for optimal packaging of components having interconnections | |
| US7808092B2 (en) | Semiconductor device with a plurality of ground planes | |
| US7176487B2 (en) | Semiconductor integrated circuit | |
| JP2011034999A (ja) | 半導体装置およびその製造方法 | |
| US20130256865A1 (en) | Semiconductor module | |
| TW200907380A (en) | Semiconductor device, a method of manufacturing a semiconductor device and a testing method of the same | |
| JP2005322921A (ja) | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 | |
| JP2004138405A (ja) | 半導体装置測定用プローブ | |
| JP4873635B2 (ja) | 半導体装置の製造方法 | |
| JP5131812B2 (ja) | 半導体装置 | |
| US6278128B1 (en) | Semiconductor device having external connection terminals formed in two-dimensional area | |
| KR100687687B1 (ko) | 멀티칩 모듈 패키징 방법 | |
| JP4388926B2 (ja) | 半導体装置のパッケージ構造 | |
| JP2006222109A (ja) | マルチチップモジュール | |
| JP2004138391A (ja) | 半導体装置の製造方法 | |
| JP3842272B2 (ja) | インターポーザー、半導体チップマウントサブ基板および半導体パッケージ | |
| US7420206B2 (en) | Interposer, semiconductor chip mounted sub-board, and semiconductor package | |
| US20100127384A1 (en) | Semiconductor device and connection checking method for semiconductor device | |
| JP4303772B2 (ja) | 半導体パッケージ | |
| KR100444169B1 (ko) | 테스트용 세라믹 패키지 | |
| JP4098976B2 (ja) | マルチチップモジュール及びそのチップ間接続テスト方法 | |
| JP4388989B2 (ja) | 半導体チップマウント封止サブ基板 | |
| JP3163903B2 (ja) | マルチチップモジュール用基板の検査用部品 | |
| KR0181102B1 (ko) | 핀과 본딩 패드가 직접 전기적 연결되는 노운 굿 다이 제조 장치 |