JP4388926B2 - 半導体装置のパッケージ構造 - Google Patents

Description

この発明は、半導体装置のパッケージ構造に関するものである。

移動体通信システムの端末装置（携帯電話機）などのように半導体装置を用いた電子機器において、その小型軽量化を図る上で半導体装置の高集積化を如何に高めるかは常に重要である。これまで半導体回路の微細化が順調に進んでいたときには可能な限りの回路を１チップ化して、実装面積の縮小化、高速化、消費電力の低減化というメリットを生かしてきた。ところが、半導体回路の微細化に伴う製造コストの急騰と設計開発期間の長期化という問題が顕在化してきた。

そこで、複数の半導体チップを３次元実装するＳＩＰ（Ｓｙｓｔｅｍ ｉｎ
Ｐａｃｋａｇｅ）技術が注目されている。例えば図１３に示すように、パッケージ基板１０の上に半導体ベアチップ３０をマウントし、この半導体ベアチップ３０の上にさらに別の半導体ベアチップ３１をマウントし、これらの半導体ベアチップ３０、３１とパッケージ基板１０との間をワイヤ６０でワイヤボンディングしている（非特許文献１参照）。
日経エレクトロニクス２００２，２−１１ ｎｏ．８１５ ｐ１０８ 「第１部 チップがダメならパッケージがある」

上記のように複数の半導体チップを１つのパッケージに納めたＳＩＰの良品率は、各半導体チップの良品率の相乗値となり、たとえば、良品率が８割の半導体チップを３個納めたＳＩＰの場合、その良品率はほぼ５割（＝０．８×０．８×０．８）に低下してしまうという問題点があった。特に、ＤＲＡＭなどの低価格のチップの良品率のほうが、高価なＣＰＵなどのロジック半導体チップの良品率よりも低いため、低価格の半導体チップの不良のために高価な半導体チップが無駄になってしまうという問題点があった。したがって、ＳＩＰに実装する半導体チップは、予め検査をすませて良品であることが確認された半導体チップ（検査済み良品チップ、ＫＧＤ：Ｋｎｏｗｎ−Ｇｏｏｄ−Ｄｉｅ）であることが強く望まれる。

次に、ＫＧＤを取得する方法を説明する。まず、半導体ウェハの状態で個々の半導体チップに所定のプローブ検査を行う。半導体ウェハをダイシング（切断）して半導体チップの個片に分離する。プローブ検査の結果に基づいて半導体チップを選別し、これにより、良品の半導体チップのみをバーンイン検査（以下、ＢＴとする）等のスクリーニング検査を行う。この際、良品の半導体チップのみをＢＴ用のチップトレイまたはキャリアソケットに収容し、ＫＧＤ専用治具および専用装置を用いてチップ状態でのＢＴを行い、さらに、選別した後、ＢＴ用のチップトレイもしくは、キャリアソケットから半導体チップを取り出し、良品の半導体チップを出荷用のトレイに移し換えて梱包及び出荷を行っている。半導体チップ個片（ベアチップ）は、非常に薄く形成されているため、割れやすく、選別試験に使用されるソケットやプローブ、テスターの操作には非常に繊細な操作が要求されていた。

この問題を解決するために、たとえば特開２００２−４００９５に開示されているような方法がある。

特開２００２−４００９５に開示されている半導体装置は、半導体チップを樹脂封止してなる第一の樹脂封止パッケージの表面に形成された電極が前記半導体チップの電極に接続されると共に実装対象に接続される実装用領域と試験用機器を接続する試験用領域とが設けられてなることを特徴とする。特開２００２−４００９５に開示されている半導体装置をＳＩＰに適用した場合の例を図１４に示し、これを参照して以下に説明する。

図１４に示すように、半導体パッケージ２０は、パッケージ基板１０に実装される際に、パッケージ基板１０上の電極と接続されるリードフレームに半導体パッケージ２１及び半導体パッケージ２２が搭載されると共に、封止樹脂８０によって樹脂封止される。このとき、半導体パッケージ２１及び半導体パッケージ２２は、それぞれ半導体ベアチップ３０及び半導体ベアチップ３１を内蔵し、かつ封止樹脂８１によってそれぞれ樹脂封止されている。但し、特開２００２−４００９５に開示されている半導体装置をＳＩＰに適用するにあたっては、半導体パッケージ２１の電極４０は、半導体パッケージ２１を載置している半導体パッケージ２２の電極４１にワイヤ６０によって接続されている。また、半導体パッケージ２２の電極４１とリードフレームとがワイヤ６１によって接続されている。このように、特開２００２−４００９５に開示されている樹脂封止パッケージ（半導体パッケージ２１および半導体パッケージ２２）は従来のベアチップに比べて、樹脂封止されているがゆえに、その取り扱いが簡単になり、選別試験に使用されるソケットやプローブ、テスターの操作に要求される繊細度は減る、という効果がある。

さらに、特開２００２−４００９５では、電極を試験用領域と実装用領域とに分けることにより、実装時に選別試験で傷がついた前記電極を使用することがなくなる構成をとっている。この試験用電極と実装用電極に対しては、以下のような要求がある。

まず、試験用電極に対しては、その電極ピッチを例えば、ＢＧＡタイプのパッケージでは、０．８ｍｍ程度にする。このレベルの電極ピッチが実現できれば、選別試験に使用されるソケットやプローブ、テスターの操作に要求される繊細度はＣＳＰを測定するレベルでよくなる。一方、実装用電極に対しては、その電極ピッチを通常のベアチップの電極ピッチと同等にすることで、その有用性を発揮する。このピッチは例えば、１３０ｕｍ程度である。このレベルの電極ピッチが実現できれば、アセンブリ装置等は特に変更する必要なく使用できる。

上記のような、実装用の狭いピッチでも配線できるようにするために、ガラス基材を用いたインターポーザーを使った方法が特開２００３−２４９６０６に開示されている。しかし、試験用電極配置と実装用電極配置とにそれぞれ自由度をもたせるには、単に狭いピッチで配線できるだけでは限界があり、任意の試験用電極配置と実装用電極配置とが実現できないという問題があった。

一方、半導体チップのパッド電極を任意の電気接続部に対して接続できる配線方法を提供したものに特開２００１−１９６５２９がある。特開２００１−１９６５２９に開示される配線手法を図１５に示す。図１５では、半導体ベアチップ３０の矢印Ｙ−Ｙ’方向に伸びる縁部近傍に配置されたパッド電極とパッケージ基板１０において矢印Ｘ−Ｘ’方向に伸びる縁部近傍に配置されたパッド電極とを半導体ベアチップ３１の内部配線を介して接続している。

以上のごとくＳＩＰを実現するのであるが、複数チップを３次元に積層するチップ・オン・チップを実現するには、積層するチップに隙間を設ける必要がある。この隙間は、半導体素子の放熱を行う働きや、実装の際の半導体素子の保護の働きをする。また、この隙間は、積層するチップのサイズが同じ、あるいは、ほぼ同じの場合、それらのチップを直接積層すると、下側のチップのボンディングパッド部分がかくれてワイヤボンディングができなくなることを防ぐ働きもする。この積層するチップ間に隙間を設ける手段をスペーサーと呼ぶ。

この発明は、複数の半導体ベアチップを搭載する基材と、該基材に搭載した半導体ベアチップとを備えた半導体装置のパッケージ構造において、
マウントすべき半導体ベアチップの電極端子を接続する内部電極と、半導体ベアチップマウント後の試験時に試験装置の端子が接続される試験用電極と、半導体ベアチップをマウントしたのち前記基材に実装される時に他の部品に接続される実装用電極とを設けた半導体チップマウントサブ基板と、
前記半導体チップマウントサブ基板を、前記基材に搭載した半導体ベアチップの上部に配置するスペーサと、を備え、
前記半導体チップマウントサブ基板と前記基材に搭載された半導体ベアチップを前記基材とともに樹脂封止したことを特徴としている。

この発明によれば、半導体チップマウントサブ基板は、内部電極と、実装用電極と、試験用電極をそれぞれ設けて成り、前記半導体チップマウントサブ基板をテストするときには、試験用電極を用いることで、従来のソケット方式でテストができ、テスト費用の削減が図れるとともに、前記半導体チップマウントサブ基板を実装するときには、実装用電極を用いることで、従来の実装装置が使用でき、実装費用の削減が図れる。さらに、前記内部電極と、前記実装用電極と、前記試験用電極との相互接続を多層配線で実現することで、内部電極の配置と、試験用電極の配置と、実装用電極の配置とがそれぞれ任意に設定でき、様々なパッド配置の半導体チップに対して、テスト方式に適した試験用電極の配置と、実装条件に適した実装用電極の配置とがそれぞれ選択できる。

図１は本発明に係る半導体チップマウント封止サブ基板１００の構造を示したものである。図２は、図１の断面図である。インターポーザー７０に対して半導体ベアチップ３０をマウントし、その下に、スペーサー９０を積層し、さらにその下に半導体ベアチップ３１を積層している。この半導体チップマウントサブ基板５０を樹脂封止したものが半導体チップマウント封止サブ基板１００である。

図３は図２に示したインターポーザー７０の上面図であり、試験用電極１１０と実装用電極１２０とをその表面に配備している。試験用電極１１０は、例えば、１４×１４のアレイ状に配備し、０．８ｍｍピッチである。これはＣＳＰチップの電極ピッチと同じレベルである。したがって、これらの試験用電極に対する測定は、従来のソケット方式でのテストが可能になる。実装用電極１２０は、例えば、片側に９６個ずつ配備され、１３０μｍピッチである。これは、ベアチップの電極ピッチと同じレベルである。したがって、これらの実装用電極１２０からリードフレームへのワイヤリングは従来装置を用いて実施できる。

図４は図２に示したインターポーザー７０の下面図である。このインターポーザー７０上に配備する半導体ベアチップ３０から内部電極１３０へワイヤリングを行う。内部電極１３０は、例えば、片側に３６個ずつ配備され、１６０μｍピッチである。

内部電極１３０と試験用電極１１０と実装用電極１２０との相互接続はインターポーザー７０の内部配線で実現する。内部電極１３０と試験用電極１１０とを相互接続する第１層目の接続パターンを図５に示す。試験用電極１１０と実装用電極１２０とを相互接続する第２層目の接続パターンを図６に示す。２層を用いることで内部電極群、試験用電極群、実装用電極群を基板の面積を増加することなしに、相互の接続を実現している。このように、インターポーザー内の配線を多層にすることで、任意の試験用電極配置と実装用電極配置とが実現できる。

インターポーザー内の配線を多層にすることで、任意の電極の接続が実現できることを、特開２００１−１９６５２９の着想に応用したものが、図７である。図７の半導体ベアチップ３０が図１５の半導体ベアチップ３０に相当し、図７のインターポーザー７０が図１５の半導体ベアチップ３１の役割を受け持っている。すなわち、インターポーザー７０の内部配線が半導体ベアチップ３０からワイヤで接続可能な範囲を超えてパッケージ基板１０への電気的接続を可能にしている。

半導体チップマウント封止サブ基板１００と半導体ベアチップ３４とをＳＩＰ化した場合の例を図８に示す。この場合、半導体チップマウント封止サブ基板１００が半導体ベアチップ３４とほぼ同じ大きさなので、下チップのボンディングパッド部がかくれないよう、スペーサー９０を半導体チップマウント封止サブ基板１００と半導体ベアチップ３４との間に挿入している。

図８ではスペーサー９０を用いていたが、半導体チップマウント封止サブ基板１００にスペーサーの役割を果たす突起を備えることもできる。半導体チップマウント封止サブ基板１００に突起を具備したものを図９に示す。この突起はモールド金型を所望の形状にすることで実現できる。この突起を半導体ベアチップ３２上に接着し、半導体ベアチップ３２からのワイヤリングスペースと半導体ベアチップ３１からのワイヤリングスペースとを確保している。

図１０に、図９と同様に半導体チップマウント封止サブ基板１００に突起を備えた、別の実施例を示す。図９では、半導体チップマウント封止サブ基板に設けた突起を半導体ベアチップ３２上に接着しているが、図１０では、半導体チップマウント封止サブ基板１００に設けた突起をパッケージ基板１０上に接着している。この半導体チップマウント封止サブ基板１００とパッケージ基板１０との間に形成される空間に半導体ベアチップ３１と３２とを配備し、ワイヤリングを可能にしている。

図１１は、半導体チップマウントサブ基板５０をパッケージ基板１０上にスペーサー９０を介して積層したものである。半導体チップマウントサブ基板５０には、あらかじめ半導体ベアチップ３４をマウントしている。この半導体チップマウントサブ基板５０以外に、半導体ベアチップ３２と半導体ベアチップ３３とを積層配置した後、一括して樹脂封止を行っている。

図１１の半導体チップマウントサブ基板５０は、スペーサー９０を介して積層しているが、インターポーザー７０に突起を具備し、これにスペーサーの役割をさせてもよい。インターポーザー７０に突起を設けた構造を図１２に示す。この場合でも封止は一括で行うことが可能である。

本発明に係る半導体チップマウント封止サブ基板の外観図。 図１の半導体チップマウンド封止サブ基板の断面図。 図２に示したインターポーザー７０の上面図。 図２に示したインターポーザー７０の下面図。 内部電極１３０と試験用電極１１０とを相互接続するインターポーザー７０内の第１層目の接続パターン。 試験用電極１１０と実装用電極１２０とを相互接続するインターポーザー７０内の第２層目の接続パターン。 本発明に係る、インターポーザー７０の内部配線により、半導体ベアチップ３０からワイヤで接続可能な範囲を超えてパッケージ基板１０への電気的接続を可能にしている例。 本発明に係る、半導体チップマウント封止サブ基板１００と半導体ベアチップ３４とをＳＩＰ化した場合の例。 本発明に係る、突起を具備した半導体チップマウント封止サブ基板１００と半導体ベアチップ３１、３２とをＳＩＰ化した場合の例。 本発明に係る、突起を具備した半導体チップマウント封止サブ基板１００と半導体ベアチップ３１、３２とをＳＩＰ化した場合の例。 本発明に係る、半導体チップマウントサブ基板５０をパッケージ基板１０上にスペーサー９０を介して積層し、半導体ベアチップ３２、３３とともに一括して樹脂封止した場合の例。 本発明に係る、突起を具備したインターポーザー７０を持つ半導体チップマウントサブ基板５０をパッケージ基板１０上に積層し、半導体ベアチップ３２、３３とともに一括して樹脂封止した場合の例。 従来のＳＩＰの例。 従来のＳＩＰの例。 従来のＳＩＰの例。

符号の説明

１０‐パッケージ基板
２０‐半導体パッケージ
２１‐半導体パッケージ
２２‐半導体パッケージ
３０‐半導体ベアチップ
３１‐半導体ベアチップ
３２‐半導体ベアチップ
３３‐半導体ベアチップ
３４‐半導体ベアチップ
４０‐電極
４１‐電極
５０‐半導体チップマウントサブ基板
６０‐ワイヤ
６１‐ワイヤ
７０‐インターポーザー
８０‐封止樹脂
８１‐封止樹脂
９０‐スペーサー
１００‐半導体チップマウント封止サブ基板
１１０‐試験用電極
１２０‐実装用電極
１３０‐内部電極

Claims (1)

1. パッケージ基板（１０）と、
   前記パッケージ基板（１０）の表面に搭載され、ボンディングパッド部を有する第１の半導体チップ（３４）と、
   前記第１の半導体チップ（３４）のボンディングパッド部と前記パッケージ基板（１０）とを電気的に接続する第１のワイヤと、
   前記第１の半導体チップ（３４）の前記ボンディングパッド部がかくれないように前記第１の半導体チップ（３４）の表面に配置されたスペーサー（９０）と、
   前記スペーサー（９０）上に搭載され、前記スペーサー（９０）よりも大きな半導体チップマウント封止サブ基板（１００）とから構成され、
   前記半導体チップマウント封止サブ基板（１００）は、
   ａ） 第２の半導体チップ（３０）と
   ｂ） 上面及び下面を有し、前記下面には、前記第２の半導体チップ（３０）が搭載されるとともに、第２の半導体チップ（３０）と電気的に接続され第１の一辺に沿って前記第１の一辺からは距離をおきつつ前記第１の一辺に接しないように列状に配列された複数の第１の電極（１３０）が形成され、前記上面には、前記第２の半導体チップ（３０）の電極ピッチよりも大きいピッチでアレイ状に配列された複数の第２の電極（１１０）と、第２の一辺に沿って前記複数の第２の電極（１１０）よりも小さいピッチで前記第２の一辺からは距離をおきつつ前記第２の一辺に接しないように列状に配列された複数の第３の電極（１２０）とが形成されたインターポーザー（７０）と、
   ｃ） 前記インターポーザー（７０）の下面と前記第２の半導体チップ（３０）とを前記インターポーザーの前記第１の一辺に沿った側面を有するように封止する第１の樹脂とから構成され、
   前記半導体チップマウント封止サブ基板（１００）は、前記インターポーザー（７０）の下面が前記スペーサー（９０）に対向するとともに前記第１の樹脂が前記スペーサー（９０）に接するように配置され、
   前記第３の電極（１２０）と前記パッケージ基板（１０）とは第２のワイヤにより電気的に接続され、
   前記パッケージ基板（１０）の表面と、前記第１の半導体チップ（３４）と、前記第１のワイヤと、前記スペーサー（９０）と、前記半導体チップマウント封止サブ基板（１００）と、前記第２のワイヤとを封止する、第１の樹脂とは別に行って樹脂封止される第２の樹脂を含む
   ことを特徴とする半導体パッケージ。