JP2011123015A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＰＯＰの場合、下段パッケージの中央部には、半導体チップが搭載されているため、上段パッケージの半田ボールを周縁部に配置しなければならない等の制約がある。そこで、下段パッケージの上面に、サブ基板を配置することで、上段パッケージの様々なボール配置、あるいは様々なチップ部品を搭載することに対応できる。このようなデュアルフェイス型パッケージの場合、サブ基板の表面には複数の接続用ランドが配置される。そのため、テスト工程においてパッケージをソケット内に収納する際、サブ基板の表面を吸着することが困難となる。
【解決手段】本願の一つの発明は、デュアルフェイス型パッケージの電気的なテストにおいて、半導体パッケージの周辺部を保持した状態で、半導体パッケージをテスト用ソケットに搬送し、電気的なテストの後、そこから搬出する半導体装置の製造方法である。
【選択図】図１４

Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法における電気的テスト技術に適用して有効な技術に関する。

日本特開２００７−１２３４５４号公報（特許文献１）または、これに対応する米国特許公開２００７−９６２８７号公報（特許文献２）には、半導体チップを搭載したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージ上に、半田バンプを介して、半導体チップ搭載配線基板を複数層積層するＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）技術が開示されている。

日本特開２００８−２８８４９０号公報（特許文献３）または、これに対応する米国特許公開２００８−２９３２３６号公報（特許文献４）には、半導体チップを内蔵した配線基板を製造するに当たり、フラックスを含有しない導電性ペーストを用いて上部基板の接合を行う技術が開示されている。

日本特開２００７−１６３４６３号公報（特許文献５）または、これに対応する米国特許公開２００７−１０９０００号公報（特許文献６）には、ＰｏＰ型積層パッケージ構造を可能とするための上下両面に電極を有する半導体集積回路装置に対する電気的テスト方法として、上下からポゴピンで挟持テストを実行する技術が開示されている。

特開２００７−１２３４５４号公報 米国特許公開２００７−９６２８７号公報 特開２００８−２８８４９０号公報 米国特許公開２００８−２９３２３６号公報 特開２００７−１６３４６３号公報 米国特許公開２００７−１０９０００号公報

電子機器の小型化に伴い、１つのパッケージに複数種類の電子部品（半導体チップ、チップ部品）を混載することが有効とされている。具体的な構成の一例としては、前記特許文献１または２に示すように、一方のパッケージ（下段パッケージまたはベースパッケージ）上に他方のパッケージ（上段パッケージまたはトップパッケージ）を積層する、ＰＯＰ型の半導体装置がある。このＰＯＰについて、本願発明者が検討した結果、以下の問題を発見した。

すなわち、ＰＯＰの場合、下段パッケージの中央部には、半導体チップが搭載されているため、上段パッケージの半田ボールを周縁部に配置しなければならない。そのため、上段側に搭載できるパッケージ構造に制約がある。

そこで、前記特許文献３または４に示すように、下段パッケージの上面に、サブ基板（上部配線基板又はトップ配線基板）を配置することで、上段パッケージの様々なボール配置、あるいは様々なチップ部品を搭載することに対応できる。

しかしながら、このような下段パッケージ構造（デュアルフェイス型パッケージ）の場合、汎用性を持たせるために、サブ基板の表面には複数の電極パッドがほぼ全面に亘って配置される。そのため、テスト工程においてパッケージをソケット内に収納する際、前記特許文献５または６に示すように、基板の表面を吸着することが困難となる。

本願発明は、これらの課題を解決するためになされたものである。すなわち、本願発明の目的は、このようなデュアルフェイス型パッケージの信頼性を低下させることなく、テスト用ソケットに搬送できる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一つの発明は、デュアルフェイス型パッケージの電気的なテストにおいて、半導体パッケージの周辺部を保持した状態で、半導体パッケージをテスト用ソケットに搬送し、電気的なテストの後、そこから搬出する半導体装置の製造方法である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、デュアルフェイス型パッケージの電気的なテストにおいて、半導体パッケージの周辺部を保持した状態で、半導体パッケージをテスト用ソケットに搬送し、電気的なテストの後、そこから搬出するので、パッケージ上面のランドその他の電極を汚染することを回避することができる。

本願の各実施の形態の半導体装置の製造方法に使用するハンドラ等のテスト装置の模式断面図である。 図１のテスト装置のパッケージ保持ヘッドの下面図である。 図２のＸ−Ｘ’断面に対応する図１のテスト装置のパッケージ保持ヘッドの正断面図（パッケージ保持アームが開いているとき）である。 図２のＸ−Ｘ’断面に対応する図１のテスト装置のパッケージ保持ヘッドの正断面図（パッケージ保持アームがパッケージを保持しているとき）である。 図３の保持アーム周辺部Ｒ１の拡大正断面図（パッケージ保持アームが開いているとき）である。 図４の保持アーム周辺部Ｒ１の拡大正断面図（パッケージ保持アームがパッケージを保持しているとき）である。 図３の保持アーム周辺部Ｒ１の拡大正断面図（図２から図６に対する変形例：パッケージ保持アームが開いているとき）である。 図４の保持アーム周辺部Ｒ１の拡大正断面図（図２から図６に対する変形例：パッケージ保持アームがパッケージを保持しているとき）である。 図１に示すパッケージ収納トレーの上面図である。 図９のパッケージ収納トレーの単位領域周辺部Ｒ２の拡大上面図である。 図１０のＸ−Ｘ’またはＹ−Ｙ’断面に対応するパッケージ収納トレーの単位領域周辺部Ｒ２の拡大正断面図（トレーにパッケージが置かれている状態）である。 図１０のＡ−Ａ’断面に対応するパッケージ収納トレーの単位領域周辺部Ｒ２の拡大正断面図（パッケージがパッケージ保持アームに保持されている状態）である。 図１に示すテストソケット台座（テストソケットを含む）の上面図である。 図１３のＣ−Ｃ’ 断面に対応するテストソケット台座周辺の正断面図（パッケージがパッケージ保持アームに保持されている状態）である。 図１３のＢ−Ｂ’ 断面に対応するテストソケット台座周辺の正断面図（パッケージがパッケージ保持部に置かれている状態）である。 図１３のＢ−Ｂ’ 断面に対応するテストソケット台座周辺の正断面図（テスト状態）である。 本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上面における電極パッド等（上面ランド電極、ビア上端部等）のレイアウトを示すベースパッケージ上面図である。 本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上面における電極パッド等（上面ランド電極、ビア上端部等）のレイアウトを示すベースパッケージ上面図（セクション５から８に対応する変形例）である。 本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの下面における電極パッド等（下面バンプ電極、テスト用ランド等）のレイアウトを示すベースパッケージ上面図である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージ完成）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージテスト）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（トップパッケージ取り付け）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージ完成）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージテスト）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品搭載）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品アンダフィル）である。 本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品搭載）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（２次レジン封止）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。 本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。 図２０のビア周辺部Ｒ３の拡大断面図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下の工程を含む半導体装置の製造方法：
（ａ）第１のテスト装置内において、第１の半導体チップを搭載した第１のパッケージの周辺部を第１の搬送アームにより保持した状態で搬送して、前記第１のパッケージをテスト用ソケットにセットする工程；
（ｂ）前記第１のテスト装置内において、前記第１のパッケージが前記テスト用ソケットにセットされた状態で、前記第１のパッケージに対して第１の電気的試験を実行する工程；
（ｃ）前記工程（ｂ）の後、前記第１のテスト装置内において、前記第１のパッケージの周辺部を第１または第２の搬送アームにより保持した状態で、前記テスト用ソケットから前記第１のパッケージを搬出する工程、
ここで、前記第１のパッケージは、以下を含む：
（ｘ１）前記第１のパッケージの下面に設けられた第１の電極群；
（ｘ２）前記第１のパッケージの上面に設けられた第２の電極群。

２．前記１項の半導体装置の製造方法において、前記第１の電気的試験は、前記第１の電極群および前記第２の電極群の各群に属する電極にプローブ針を接触させた状態で実行される。

３．前記１または２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの前記下面または側面を保持した状態で行われる。

４．前記１または２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの前記下面を保持した状態で行われる。

５．前記１または２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの側面を保持した状態で行われる。

６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記搬送アームの前記第１のパッケージを保持する部分は、絶縁性部材で構成されている。

７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記第１のパッケージは、更に以下を含む：
（ｘ３）前記第１の電極群の外周であって、前記第１のパッケージの前記下面の周辺部に前記第１の電極群を取り囲むように設けられたテスト用ランド群。

８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記第２の電極群は、前記第１のパッケージの前記上面に敷き詰められている。

９．前記１から８項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記テスト用ソケットとパッケージ収納トレー間で行われる。

１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記第１のパッケージは、単位半導体パッケージである。

１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｄ）前記工程（ｃ）の後、前記第１のパッケージの前記上面に第２のパッケージを搭載する工程。

１２．前記１から９、および１１項のいずれか一つの半導体装置の製造方法において、前記第１のパッケージは、集合半導体パッケージである。

１３．前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記工程（ｃ）の後、前記集合半導体パッケージを単位パッケージ領域に分離する工程；
（ｆ）前記工程（ｅ）の後、前記単位パッケージ領域の上面に第２のパッケージを搭載する工程。

１４．前記１から１０項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｃ）の後、前記第１のパッケージの前記上面に複数のチップ部品を搭載する工程。

１５．前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｃ）の後、前記集合半導体パッケージを単位パッケージ領域に分離する工程；
（ｉ）前記工程（ｈ）の後、前記単位パッケージ領域の上面に複数のチップ部品を搭載する工程。

１６．前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｃ）の後、前記集合半導体パッケージの単位パッケージ領域の上面に複数のチップ部品を搭載する工程；
（ｋ）前記工程（ｊ）の後、前記集合半導体パッケージを各単位パッケージ領域に分離する工程。

１７．前記１４項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｌ）前記工程（ｇ）の後、前記複数のチップ部品に対してアンダーフィル処理を実行する工程。

１８．前記１６項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｍ）前記工程（ｊ）及び（ｋ）の間に、前記複数のチップ部品を樹脂により封止する工程。

１９．以下の工程を含む半導体装置の製造方法：
（ａ）第１のテスト装置内において、第１の半導体チップを搭載した第１のパッケージの周辺部を第１の搬送アームにより保持した状態で搬送して、前記第１のパッケージをテスト用ソケットにセットする工程；
（ｂ）前記第１のテスト装置内において、前記第１のパッケージが前記テスト用ソケットにセットされた状態で、前記第１のパッケージに対して第２の電気的試験を実行する工程；
（ｃ）前記工程（ｂ）の後、前記第１のテスト装置内において、前記第１のパッケージの周辺部を第１または第２の搬送アームにより保持した状態で、前記テスト用ソケットから前記第１のパッケージを搬出する工程、
ここで、前記第１のパッケージは、以下を含む：
（ｘ１）前記第１のパッケージの下面に設けられた第１の電極群；
（ｘ２）前記第１のパッケージの上面に設けられた第２の電極群；
（ｘ３）前記第２の電極群に半田接続された複数のチップ部品。

２０．前記１９項の半導体装置の製造方法において、前記第２の電気的試験は、前記第１の電極群に属する電極にプローブ針を接触させた状態で実行される。

２１．前記１９または２０項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの前記下面を保持した状態で行われる。

２２．前記１９または２０項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの側面を保持した状態で行われる。

〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．本願において「デュアルフェイス型パッケージ」とは、その内部の半導体チップを有する半導体パッケージ（主要部は樹脂等の絶縁性部材）であって、平面的には主に矩形（ほぼ長方形または正方形）形状を呈しており、上下の主面には、それぞれ電極（テスト用メタルパッド、接続用ランド、バンプ電極、ビア端部等）が設けられているものを言う。以下では、主に上下に配線基板（ベース配線基板、トップ配線基板）を有するパッケージ形態を説明するが、上下主面に電極を有する半導体パッケージであれば、ベース配線基板およびトップ配線基板のいずれか一方、または両方を有しないものも、デュアルフェイス型パッケージである。また、デュアルフェイス型パッケージは、ＰＯＰ型の積層パッケージのベースパッケージであることが多いが、それに限定されるものではない。なお、各種電極の内、汚染等が問題となるのは、主に接続用ランド、バンプ電極である。これらは、後にユーザ等により接続に使用されるからである。一方、テスト用メタルパッド、ビア端部等は、通常は接続用には使用されないので、汚染等が問題となる可能性は相対的に低い。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、デュアルフェイスパッケージの周辺にビアを有するパッケージ構造等について開示した先行特許出願としては、たとえば日本特願第２００９−２２６６７９号（日本出願日２００９年９月３０日）がある。

１．本願の各実施の形態の半導体装置の製造方法に使用するハンドラ等のテスト装置および電気的検査プロセス等の説明（主に図１から図１６）
図１は本願の各実施の形態の半導体装置の製造方法に使用するハンドラ等のテスト装置の模式断面図である。図２は図１のテスト装置のパッケージ保持ヘッドの下面図である。図３は図２のＸ−Ｘ’断面に対応する図１のテスト装置のパッケージ保持ヘッドの正断面図（パッケージ保持アームが開いているとき）である。図４は図２のＸ−Ｘ’断面に対応する図１のテスト装置のパッケージ保持ヘッドの正断面図（パッケージ保持アームがパッケージを保持しているとき）である。図５は図３の保持アーム周辺部Ｒ１の拡大正断面図（パッケージ保持アームが開いているとき）である。図６は図４の保持アーム周辺部Ｒ１の拡大正断面図（パッケージ保持アームがパッケージを保持しているとき）である。図７は図３の保持アーム周辺部Ｒ１の拡大正断面図（図２から図６に対する変形例：パッケージ保持アームが開いているとき）である。図８は図４の保持アーム周辺部Ｒ１の拡大正断面図（図２から図６に対する変形例：パッケージ保持アームがパッケージを保持しているとき）である。図９は図１に示すパッケージ収納トレーの上面図である。図１０は図９のパッケージ収納トレーの単位領域周辺部Ｒ２の拡大上面図である。図１１は図１０のＸ−Ｘ’またはＹ−Ｙ’断面に対応するパッケージ収納トレーの単位領域周辺部Ｒ２の拡大正断面図（トレーにパッケージが置かれている状態）である。図１２は図１０のＡ−Ａ’断面に対応するパッケージ収納トレーの単位領域周辺部Ｒ２の拡大正断面図（パッケージがパッケージ保持アームに保持されている状態）である。図１３は図１に示すテストソケット台座（テストソケットを含む）の上面図である。図１４は図１３のＣ−Ｃ’ 断面に対応するテストソケット台座周辺の正断面図（パッケージがパッケージ保持アームに保持されている状態）である。図１５は図１３のＢ−Ｂ’ 断面に対応するテストソケット台座周辺の正断面図（パッケージがパッケージ保持部に置かれている状態）である。図１６は図１３のＢ−Ｂ’ 断面に対応するテストソケット台座周辺の正断面図（テスト状態）である。これらに基づいて、本願の各実施の形態の半導体装置の製造方法に使用するハンドラ等のテスト装置および電気的検査プロセス等を説明する。

まず、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ハンドラ（半導体パッケージの電気的テスト装置）の全体構成を図１に基づいて説明する。図１に示すように、ハンドラ５１は、ＬＳＩテスタ部５２、搬送制御部５３、テスト室５４等から構成されている。搬送制御部５３側のテスト室５４には、被テストパッケージ１（図４）の待機部（テスト前後の待機場所）としてのパッケージ収納トレー５５が置かれている。パッケージ収納トレー５５上の被テストパッケージ１は、パッケージ保持ヘッド５６によって搬送される。パッケージ保持ヘッド５６は保持ヘッド支持部５７によって搬送ガイド５８に吊り下げられており、搬送ガイド５８に沿って移動するようになっている。ＬＳＩテスタ部５２の上面のテストボードジョイント部５９には、テストボード６１が設置されており、テストボード６１にはテストソケット６３を含むテストソケット台座６２が設けられている。搬送ガイド５８には、テストヘッドハングアーム６５が吊り下げられており、テストヘッドハングアーム６５の先にはテストヘッド６４が取り付けられており、テストを実行するために、横方向および縦方向に移動可能となっている。

次に、図２から図８に基づいて、図１のパッケージ保持ヘッド５６について説明する。図２に示すように、パッケージ保持ヘッド５６は平面形状が矩形から成る被テストパッケージ１の４辺に対応して、４個のパッケージ保持アーム６７を収容する保持アーム収容貫通孔６６を有しており、保持アーム収容貫通孔６６には、それぞれ真空吸引＆ガス供給路末端部６８が連結されている。この真空吸引＆ガス供給路末端部６８は中央の真空吸引＆ガス供給路主管部６９に連結されており、真空引きや圧搾空気の供給が可能となっている。

次に、図３及び図５によってパッケージ保持アーム６７の働きを説明する。図３及び図５に示すように、パッケージ保持アーム６７の先端部６７ａは、かぎ状の形状となっており、パッケージ保持アーム６７の他端は、回転中心（回転軸）７１となっている。真空吸引＆ガス供給路末端部６８の終端部には、吸着部ガス通路７３を有する弾性体吸着部７２が設けられている。

被テストパッケージ（半導体パッケージ）１を保持するときは、図４および図６に示すようになる。すなわち、下面１ａに形成され、被テストパッケージ１の外部端子となる複数のバンプ電極（第１の電極群）２、図１９に示すように、下面１ａにおいて複数のバンプ電極２の周囲（下面１ａの周辺部）に形成された複数のテスト用パッド（テスト用メタルパッド、ランド群）４、後に上面１ｂ（下面１ａとは反対側の面）に搭載される電子部品との接続に使用される複数の接続用パッド（第２の電極群）３、上面１ｂに形成されたビア上端部５ｔ等を有する被テストパッケージ１の下面１ａにおける周辺部をパッケージ保持アーム６７の先端部６７ａによって保持するようになっている。このとき、真空吸引＆ガス供給路末端部６８は、真空引きされており、弾性体吸着部７２が変形して、パッケージ保持アーム６７を引き付けている。また、被テストパッケージ１の下面１ａの周辺部には、複数のテスト用パッド４のように、接触してもよい電極（複数のバンプ電極２および複数の接続用パッド３は汚染されると後の実装特性に影響するので接触してはいけない電極である）が配置されているため、下からの保持に有効である。

パッケージ保持アーム６７の先端部６７ａは、図７および図８のようなものとすることも可能である。すなわち、先の例では、パッケージ保持アーム６７（保持アーム先端部６７ａを含む）は、比較的剛性の高い絶縁部材、換言すれば、被テストパッケージ１のベース基板１４の硬度よりも高い硬度から成る絶縁部材で構成されている。一方、図７および図８の例では、パッケージ保持アーム６７の先端に設けられた弾性体先端部６７ａを比較的軟らかい部材、換言すれば、被テストパッケージ１のベース基板１４の硬度よりも低い硬度から成る部材で構成することによって、被テストパッケージ１の側面（上面１ｂと下面１ａとの間に位置する面）との摩擦により保持する構造となっている。これにより、図４及び図６に示すようなパッケージ保持アーム６７を使用する場合に比べ、保持アーム先端部６７ａと各電極との接触をより確実に抑制することができる。ただし、一般に被テストパッケージ１は、薄く反りやすい場合が多いので、そのような場合は、図４に示すやり方（下方周辺部を保持する）の方が有利である。

パッケージ保持アーム６７の全体または、その先端部を絶縁部材とすることは、スパークによる半導体装置の破壊防止に有効である。

なお、パッケージ保持アーム６７の先端部６７ａ（保持部材）は、被テストパッケージ１の周辺部を保持することによって、保持部材が、接続用パッド３やバンプ電極２に接触しないことが汚染の観点から望ましい。また、被テストパッケージ１の周辺部の下面１ａや側面を保持することが、動作の安定性等から特に望ましい。また、被テストパッケージ１の周辺部の下面１ａを保持する場合は、側面を保持する場合と比較して、被テストパッケージ１の反りの影響が少なく、更に望ましい。

次に図９から図１１により、パッケージ収納トレー５５を説明する。図９に示すようにパッケージ収納トレー５５は通常、平面的には矩形形状をしており、トレーの収納部５５ａがマトリクス状に設けられており、その中に複数の被テストパッケージ１が収容されている。図１０は図９のパッケージ収納トレー単位領域周辺部Ｒ２を拡大したものである。図１０および図１１（図１０のＸ−Ｘ’断面またはＹ−Ｙ’断面）に示すように、枠部５５ｃに囲まれたトレーの収納部５５ａにおいて、被テストパッケージ１の各角部に対応する４箇所にパッケージ支持部５５ｂが設けられており、それらによって被テストパッケージ１の各角部における下面１ａ側を支持している。

次に図１２（図１０のＡ−Ａ’断面）によって、被テストパッケージ１をパッケージ収納トレー５５から取り出す際の様子を説明する。図１２に示すように、図４と同様に、たとえば被テストパッケージ１の下面１ａをパッケージ保持アーム６７の先端部６７ａで保持して、持ち上げる。

次に図１３から図１６に基づいて、図１のテストソケット台座６２を説明する。図１３に示すように、テストソケット台座６２の周辺部には、テストヘッド６４との接続を取るための複数のポゴピン（ポゴリン群、プローブ針）７５ｂが設けられており、その内側にはテストソケット６３が配置されている。テストソケット６３の中央部には複数のポゴピン（ポゴリン群、プローブ針）７５ａが配列されており、その周辺四隅には、被テストパッケージ１を保持するためのパッケージ保持部７４が設けられている。

次に、図１３のＣ−Ｃ’断面を示す図１４によって、パッケージ保持ヘッド５６が被テストパッケージ１を保持して、テストソケット６３に接近する様子を説明する。図１４に示すように、テストソケット６３はテストソケット台座６２の中央部のリセス部にバネ７６で保持されており、パッケージ保持アーム６７の先端部６７ａがパッケージ保持部７４を回避して、被テストパッケージ１をパッケージ保持部７４に置けるようになっている。すなわち、テストソケット６３に設けられたパッケージ保持部７４は、図１３に示すように、被テストパッケージ１の各角部に対応する４箇所に配置されており、それぞれ形状は、平面視においてＬ字状に形成されている。この複数のパッケージ保持部７４により、被テストパッケージ１の各角部における下面１ａ側は支持される。

次に図１５に示すように、パッケージ保持ヘッド５６が被テストパッケージ１をパッケージ保持部７４に置いた後で、テストヘッド６４が被テストパッケージ１に接近してくる。ここで、ポゴリン群７５ｃとポゴリン群７５ｂとは、ポゴピンホール７７内にポゴリン群７５ｂを挿入することによって配線基板７８を介して相互に接続されるようになっている。

次に、図１６に示すように、ポゴピン（ポゴリン群、プローブ針）７５ｃが接続用パッド３（第２の電極群）に接触すると、テストソケット６３を押し下げて、バンプ電極２（第１の電極群）が、ポゴリン群７５ａに接触する。一方、ポゴリン群７５ｂの先端部は、ポゴピンホール７７に挿入され、配線基板７８の所定の電極に接触する。この状態で電気的テスト（第１の電気的テスト）が実行される。電気的テスト終了後、テストヘッド６４が退避して、代わりに図１４のようにして（被テストパッケージ１の周辺部を保持して）、被テストパッケージ１をテストソケット６３から排出する。その後、その状態で、図１２のようにパッケージ収納トレー５５に被テストパッケージ１を戻す。なお、本実施の形態では、被テストパッケージ１のみで行う電気的テストを、中間の電気的テスト（第１の電気的試験）とする。

なお、テストヘッド６４とパッケージ保持ヘッドとを同一体とすることも可能である。

また、中間の電気的テスト（第１の電気的試験）と、中間の電気的テストを行った半導体パッケージ１の上面１ｂに電子部品を搭載した状態で行う最終テスト（第２の電気的試験）は、同一のハンドラ等を使用してもよいし、別個のハンドラ等を使用してもよい。

更に、パッケージ保持ヘッドは、単数設けてもよいし、複数（第１及び第２のパッケージ保持ヘッド）設けてもよい。

また、パッケージ保持ヘッド５６およびその一部であるパッケージ保持アーム６７と、被検査パッケージ１との関係は、パッケージ保持ヘッド５６が被検査パッケージ１を搬送するときに、パッケージ保持ヘッド５６のいずれの部分も被検査パッケージ１の上面１ｂの上面ランド電極または電極群３（第２の電極群）に接触しないことが好適である。しかし、汚染の原因となるのは、主に真空吸着用の弾性体等であるから、少なくとも、パッケージ保持ヘッド５６の一部をなす、弾性体等の汚染原因部材が上面ランド電極または電極群３に触れなければよい。

２．本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上下面における電極パッド等のレイアウト等の説明（主に図１７から図１９）
このセクションでは、被テストパッケージ１であるデュアルフェイス型パッケージの一例を説明する。

図１７は本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上面における電極パッド等（上面ランド電極、ビア上端部等）のレイアウトを示すベースパッケージ上面図である。図１８は本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上面における電極パッド等（上面ランド電極、ビア上端部等）のレイアウトを示すベースパッケージ上面図（セクション５から８に対応する変形例）である。図１９は本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの下面における電極パッド等（下面バンプ電極、テスト用ランド等）のレイアウトを示すベースパッケージ上面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象半導体パッケージの上下面における電極パッド等のレイアウト等を説明する。

デュアルフェイス型パッケージ１の上面１ｂの外観を図１７（セクション３，４に対応）によって説明する。図１７に示すように、デュアルフェイス型パッケージ１の上面１ｂの内部領域２５（平面図において複数のビア上端部５ｔで囲まれる領域）のほぼ全面にマトリクス状に接続用パッド３（第２の電極群であり主に半田バンプその他のバンプ電極を介しての接続に使用される）が敷き詰められており、その外周の上面１ｂの周辺部には、多数のビア上端部５ｔ（たとえばビアの上端を成すランドまたはランドおよびその上の半田層など）がリング状に設けられている。なお、言うまでもないことであるが、これらのビア上端部５ｔは、必須のものではない。

次に、デュアルフェイス型パッケージ１の上面１ｂにチップ部品を搭載する場合の図１７の変形例を図１８（セクション５から８に対応）によって説明する。図１８に示すように、この場合は、ビア上端部５ｔは図１７と同じであるが、デュアルフェイス型パッケージ１の上面１ｂの内部領域２５（平面図において複数のビア上端部５ｔで囲まれる領域）のほぼ全面に各種のチップ部品に対応した接続用パッド３（たとえば、フリップチップ用バンプ接続用ランド、その他のチップ部品の半田リフロー接続用ランドなど）が配列されている。これらの接続用ランド３は、汎用性を持たせるため、必要と思われる各種の形状のものを面積が許す限り敷き詰めておくのが好適である。

次に、デュアルフェイス型パッケージ１の下面１ａの外観を図１９（セクション３から８に対応）によって説明する。図１９に示すように、デュアルフェイス型パッケージ１の下面１ａの内部領域２６（平面視において複数のテスト用パッド４で囲まれる領域）のほぼ全面にマトリクス状に下面バンプ電極または電極群２（第２の電極群であり主に半田バンプその他のバンプ電極である）が敷き詰められており、その外周の下面１ａの周辺部には、テスト用パッド４（たとえば通常、ユーザは利用しない内部テスト用ランドなど）がリング状に設けられている。なお、言うまでもないことであるが、下面テスト用ランドまたはランド群４は、必須のものではない。

なお、ここで説明したデュアルフェイス型パッケージ１の代表的寸法は、たとえば１０ミリメートル角程度、パッケージ厚さ０．２ミリメートル程度（ボールを除く）、半田ボールまたはバンプ高さ０．１５ミリメートル程度である。図１７の半導体パッケージの上面１ｂの周辺部は、ビア上端部５ｔがあるものの、比較的スペースがあるように見えるが、実際には、接続用パッド３（第２の電極群）は、半導体パッケージの上面１ｂのほぼ全体に敷き詰められており、周辺の空いた部分（ビア上端部５ｔがある部分も含め）の幅は２ミリメートル程度又はそれ以下の幅であり、真空吸着等の方法で上方から吸着保持するのは困難である。また、ビア上端部５ｔの突起物がある場合は、特に吸着は困難である。

３．本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図２０から図２３および図３５）
このセクションでは、本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明するほか、セクション２で説明したデュアルフェイス型パッケージ１を更に説明する。これらの説明は、以下のセクション３から８に共通する。

図２０は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージ完成）である。なお、ここでは下面の１ａのバンプ形成用ランド２ｍ（図２７）は特に説明上必要な場合以外では省略する（以下のセクションでも同じ）。図２１は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージテスト）である。図２２は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（トップパッケージ取り付け）である。図２３は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。図３５は図２０のビア周辺部Ｒ３の拡大断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス１：単純ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

まず、ベースパッケージ１の完成時におけるパッケージ構造から説明する。図２０に示すように、ベース配線基板１４の下面１ａの内部領域のほぼ全面にマトリクス状にバンプ電極２（第１の電極群）が設けられており、ベース配線基板１４の上面のほぼ中央部には半導体チップ１１（第１の半導体チップ）がダイボンディングされている。半導体チップ１１のデバイス面上のボンディングパッドとベース配線基板１４の上面のリード（たとえば銅リード）との間には金線等のボンディングワイヤが接続されている。半導体チップ１１の上方には封止レジン７（封止樹脂）を介してトップ配線基板（サブ配線基板）１５が固定されており、トップ配線基板１５の上面１ｂには接続用パッド３（第２の電極群）が形成されている。また、図示しないが、ベース配線基板１４の下面１aには、バンプ電極２を形成（接続）するため電極、およびテスト用パッド４と一体に形成された配線を保護するために絶縁膜（ソルダレジスト膜）が形成されており、バンプ電極２を形成（接続）するため電極、およびテスト用パッド４の表面は、この絶縁膜に形成された開口部から露出している。そして、バンプ電極２は、絶縁膜の開口部から露出した電極の表面と接続している。なお、上面１ｂ側についてもこれと同様の構成である。

次に、ベースパッケージ１の周辺部に設けられたビア５（ビア上端部５ｔ）の構造の一例である拡大図を図３５に示す。図３５に示すように、ビア上端ランド２２、トップ配線基板１５（サブ配線基板）および封止レジン層７を貫通してベース配線基板上面１４ｂのビア下端ランド２３に到達するビアホール２４（たとえばレーザ等による貫通孔）が設けられており、このビアホール２４が、たとえば半田等の埋め込み金属部材で埋め込まれてビア５（ビア埋め込みメタルまたはプラグ）を形成している。この例ではビア５の上端部５ｔは、凸レンズ状の形状を呈している。なお、このベースパッケージ１は、セクション４に説明する方法によって製造することもできる。なお、ここでレジンによる封止は、通常はベース配線基板１４とトップ配線基板１５の間に封止レジンを注入することによって実行されるが、ベース配線基板１４上を先ずレジンで封止した後に、トップ配線基板１５を貼り付ける等の方法でもよい（以下のセクションでも同じ）。

次に図２１（図１６に対応）に示すように、電気的試験（第１の電気的試験）を実行する（セクション１参照）。すなわち、ベースパッケージ１の上下からポゴリン７５ａ，７５ｃ（一般にはプローブ針）をバンプ電極２（第１の電極群）および接続用パッド３（第２の電極群）にコンタクトさせた状態で、各種の電気的試験を実行する。このテストにより良品と判定されたベースパッケージ１に対して、以下の処理を施す。

すなわち、図２２に示すように、たとえばベースパッケージ１と同様に、バンプ電極９を有する半導体パッケージ８（第２のパッケージ）を準備する。半導体パッケージ８は、前記のほかに、たとえば、ベース配線基板２０、その上面に順次積層してダイボンディングされた半導体チップ１２ａ、スペーサ１３、半導体チップ１２ｂ、各チップのボンディングパッドとベース配線基板２０の上面等に設けられたリード間を接続するボンディングワイヤ６、およびこれらを封止する封止レジン７（封止樹脂）を有する。ここで、半導体パッケージ８をリフローによりベースパッケージ１上に搭載する。ここで、半導体チップ１１は、たとえばシステムチップであり、半導体チップ１２ａ，１２ｂは、たとえばメモリチップである。

次に、図２３に示すように、半導体パッケージ８を搭載したベースパッケージ１に対して最終テスト（第２の電気的試験）を実行する。このテストは、バンプ電極２（第１の電極群）にポゴピンまたはポゴリン群７５（プローブ針）をコンタクトした状態で実行する。テストのやり方としては、基本的に、セクション１に説明したものと同じであるが、図１６等において、ポゴピン７５ｂ，７５ｃは不要で、テストヘッド６４によって、単に半導体パッケージ８を搭載したベースパッケージ１を押し下げるのみである点が異なる。この最終テストの実行方法は、以下のセクションにおいても同じである。

４．本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図２４から図２６）
セクション３では、単位半導体パッケージに対する電気的試験（第１の電気的試験）について、主に説明したが、このセクションでは、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）等の集合半導体パッケージに対する電気的試験（第１の電気的試験）について主に説明する。

このセクションの図２４から図２６に関する説明はセクション３のベースパッケージ１（単位半導体パッケージ）の準備プロセスと見ることもできるが、一方、セクション３の個々のベースパッケージ１（単位半導体パッケージ）ごとに製造することも可能である。

図２４は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージ完成）である。図２５は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ベースパッケージテスト）である。図２６は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス１：ＭＡＰ型ＰＯＰプロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

ベースパッケージ１（集合半導体パッケージ）の完成時におけるパッケージ構造を説明する。図２４に示すように、セクション３のベースパッケージ１は、単位パッケージ領域１０に対応している（通常、単位パッケージ領域１０は２次元マトリクス状に配列されている。以下のセクションでも同じ）。また、ベース配線基板１４、トップ配線基板１５、封止レジン７（７ａ）等は、複数の単位パッケージ領域１０に渡って一体となっている。

次に、図２５に示すように、集合半導体パッケージ１の各単位パッケージ領域１０に対して一括して電気的試験（第１の電気的試験）を実行する（セクション１参照）。すなわち、ベースパッケージ１の上下からポゴリン７５ａ，７５ｃ（一般にはプローブ針）をバンプ電極２（第１の電極群）および接続用パッド３（第２の電極群）にコンタクトさせた状態で、各種の電気的試験を実行する。ここで、テストのやり方は、セクション１で説明したものと基本的に同じであるが、図１６等でテストソケット台座６２上にマトリクス状に複数のテストソケット６３が設けられている点が異なる。

次に、図２６に示すように、パッケージダイシングによりダイシング溝１６を形成し、集合半導体パッケージ１を個々の単位パッケージ領域１０に分離する。

この後、第１の電気的試験において良品と判定された分離されたベースパッケージ１に対して、セクション３の図２２以降の処理を施す。

５．本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図２７から図２９）
このセクションで説明するものは、セクション３で説明したものと基本的に同様であるが、ベースパッケージ１の上面１ｂに搭載するものが、半導体チップや半導体パッケージ以外のその他の各種のチップ部品を含む点で異なっている。ここで、チップ部品には、半導体チップや半導体パッケージ（半導体チップを含む封止体）が含まれる。

図２７は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品搭載）である。図２８は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品アンダーフィル）である。図２９は本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法（単パッケージプロセス２：チップ部品搭載プロセス）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

先ず、図２１（ただし、上面のレイアウトはセクション３，４のように図１７ではなく、このセクションでは図１８のようになる。以下のセクションにおいても同じ）の第１の電気的試験で良品と判定されたベースパッケージ１を準備する。

次に図２７に示すように、良品であるベースパッケージ１の上面１ｂの接続用パッド３（第２の電極群）に半田リフロー等により、チップ部品１７ａ，１７ｂ，１７ｃを半田接合部１８、半田バンプ１９等を介して接続する。

次に、必須ではないが、図２８に示すように、チップ部品１７ａ，１７ｂ，１７ｃの接続信頼性を高めるために、アンダーフィルレジン２１によるアンダーフィル処理を実行する。

次に、図２９に示すように、チップ部品１７ａ，１７ｂ，１７ｃを搭載したベースパッケージ１に対して最終テスト（第２の電気的試験）を実行する。このテストは、バンプ電極２（第１の電極群）にポゴピンまたはポゴリン群７５（プローブ針）をコンタクトした状態で実行する。テストのやり方としては、基本的に、セクション１に説明したものと同じであるが、図１６等において、ポゴピン７５ｂ，７５ｃは不要で、テストヘッド６４によって、単にチップ部品１７ａ，１７ｂ，１７ｃを搭載したベースパッケージ１を押し下げるのみである点が異なる。なお、この最終テストを行うために、複数の電子部品（チップ部品）１７ａ，１７ｂ，１７ｃが上面１ｂに搭載された被テストパッケージ１をテストソケット６３に配置する際にも、図４（又は、図７）に示すような、被テストパッケージ１の周辺部を保持するパッケージ保持アーム６７を用いることが好ましい。この理由は、図２７に示すように、被テストパッケージ１の上面１ｂに搭載される複数の電子部品のそれぞれの実装高さが互いに異なるためである。また、図22に示すように、上面１ｂに搭載される電子部品が1つのみの場合であったとしても、この搭載される電子部品の外形サイズが被テストパッケージ１の外形サイズよりも小さい場合には、吸着するための領域が小さいため、このような構成からなる被テストパッケージ１のテストにおいても、図４（又は、図７）に示すような、被テストパッケージ１の周辺部を保持するパッケージ保持アーム６７を用いることが好ましい。

６．本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス２：ＭＡＰ先行分割チップ部品搭載）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図２４から図２６を参照）
このセクションの図２４から図２６に関する説明はセクション５のベースパッケージ１（単位半導体パッケージ）の準備プロセスと見ることもできるが、一方、セクション５の個々のベースパッケージ１（単位半導体パッケージ）ごとに製造することも可能である。

図２４から図２６等を参照して、本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス２：ＭＡＰ先行分割チップ部品搭載）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

図２４から図２６に説明したものとの相違点は、単位パッケージ領域１０の上面１ｂの外観が、図１８に示すようなものである点である。この例においては、図２６に示すように、パッケージダイシングにより、個々の単位パッケージ領域１０に分離した後、図２５の第１の電気的試験で良品と判定された単位パッケージ領域１０、すなわち、ベースパッケージ１（単位半導体パッケージ）に対してセクション５に説明した図２７以降の処理を実行する。

７．本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図３０から図３１）
図３０は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（チップ部品搭載）である。図３１は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス３：チップ部品搭載後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

図２５に示すように（ただし、このセクションで説明する単位パッケージ領域１０の上面１ｂの外観は、図１８に示すようなものとなっている。）第１の電気的試験を実行して、各単位パッケージ領域１０に対して、良品または不良品の判定を行う。

次に、図３０に示すように、良品と判定された単位パッケージ領域１０の上面１ｂのみに、たとえば半田リフロー等により、チップ部品１７ａ，１７ｂ，１７ｃを搭載する。一方、不良と判定された単位パッケージ領域１０ｘの上面１ｂには何も搭載しない。

次に図３１に示すように、パッケージダイシングにより、個々の単位パッケージ領域１０に分離する。

その後、そのまま、または、図２８のようにアンダーフィル処理を実施した後、図２９のように最終試験（第２の電気的試験）を実行する。

８．本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローの説明（主に図３２から図３４）
このセクションでは、セクション７のプロセスの改良プロセスを説明する。セクション７のプロセスにおいては、ダイシング時の振動で、チップ部品１７ａ，１７ｂ，１７ｃが剥がれるおそれがあるが、これを回避するために、このセクションのプロセスでは、ダイシング前に２次封止を実行することを特徴としている。

図３２は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（２次レジン封止）である。図３３は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（パッケージダイシング）である。図３４は本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フロー図（ファイナルテスト）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法（ＭＡＰ型パッケージプロセス４：チップ部品搭載レジン封止後ＭＡＰ分割）におけるベースパッケージテストからファイナルテストまでのデバイス断面フローを説明する。

セクション７の図３０に示すように、チップ部品１７ａ，１７ｂ，１７ｃの搭載が完了した後、図３２に示すように、ベースパッケージの上面のほぼ全体を封止レジン７ｂで再封止する。

次に、図３３に示すように、パッケージダイシングにより、個々の単位パッケージ領域１０に分離する。

次に図３４に示すように、分離された単位パッケージ領域１０、すなわち、チップ部品１７ａ，１７ｂ，１７ｃが搭載されたベースパッケージ１に対して、最終試験（第２の電気的試験）を実行する。

９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、主にプラスチックパッケージについて具体的に説明したが、本発明はそれに限定されるものではなく、半導体パッケージの全部又は一部の上下面に電極が形成されているデュアルフェイスパッケージを含むものに広く適用できる。たとえば、全部または一部にセラミックやガラスを用いたものにも適用できることは言うまでもない。

また、前記実施の形態では、主にパッケージ保持アーム６７を真空または圧搾空気によって駆動する空圧制御を使用する例を具体的に説明したが、本発明はそれに限定されるものではなく、モータ、ボイスコイル、または、その他の電気的、機械的、電磁的制御であってもよい。

１ 被テストパッケージ（半導体パッケージ、第１のパッケージ、単位半導体パッケージ、または集合半導体パッケージ）
１ａ 半導体パッケージの下面
１ｂ 半導体パッケージの上面
２ バンプ電極（第１の電極群）
２ｍ バンプ形成用ランド
３ 接続用パッド（第２の電極群）
４ テスト用パッド
５ ビア（ビア埋め込みメタルまたはプラグ）
５ｔ ビア上端部
６ ボンディングワイヤ
７，７ａ，７ｂ 封止レジン（封止樹脂）
８ 半導体パッケージ（第２のパッケージ）
９ （第２のパッケージの）バンプ電極または電極群
１０ 単位パッケージ領域
１０ｘ 不良単位パッケージ領域
１１ 半導体チップ（第１の半導体チップ）
１２ａ，１２ｂ （第２のパッケージ内の）半導体チップ
１３ スペーサ
１４ ベース配線基板
１４ｂ ベース配線基板上面
１５ トップ配線基板（サブ配線基板）
１６ ダイシング溝
１７ａ，１７ｂ，１７ｃ チップ部品
１８ 半田接合部
１９ 半田バンプ
２０ 上側パッケージのベース配線基板
２１ アンダーフィルレジン
２２ ビア上端ランド
２３ ビア下端ランド
２４ ビアホール（貫通孔）
２５ パッケージ上面内部領域
２６ パッケージ下面内部領域
５１ ハンドラ（パッケージテスト装置）
５２ テスタ部
５３ 搬送制御部
５４ テスト室
５５ パッケージ収納トレー
５５ａ トレーの収納部
５５ｂ トレーのパッケージ支持部
５５ｃ トレーの枠部
５６ パッケージ保持ヘッド
５７ ハングアーム（保持ヘッド支持部）
５８ 搬送ガイド
５９ テストボードジョイント部
６１ テストボード
６２ テストソケット台座
６３ テストソケット
６４ テストヘッド
６５ テストヘッドハングアーム
６６ 保持アーム収容貫通孔
６７ パッケージ保持アーム（第１または第２の搬送アーム）
６７ａ 保持アーム先端部
６８ 真空吸引＆ガス供給路末端部
６９ 真空吸引＆ガス供給路主管部
７１ 回転中心（回転軸）
７２ 弾性体吸着部
７３ 吸着部ガス通路
７４ テストソケットのパッケージ保持部
７５、７５ａ，７５ｂ，７５ｃ ポゴピン（ポゴリン群、プローブ針）
７６ バネ
７７ ポゴピンホール
７８ 配線基板
Ｒ１ 保持アーム周辺部
Ｒ２ パッケージ収納トレー単位領域周辺部
Ｒ３ ビア周辺部

Claims (20)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）第１のテスト装置内において、第１の半導体チップを搭載した第１のパッケージの周辺部を第１の搬送アームにより保持した状態で搬送して、前記第１のパッケージをテスト用ソケットにセットする工程；
   （ｂ）前記第１のテスト装置内において、前記第１のパッケージが前記テスト用ソケットにセットされた状態で、前記第１のパッケージに対して第１の電気的試験を実行する工程；
   （ｃ）前記工程（ｂ）の後、前記第１のテスト装置内において、前記第１のパッケージの周辺部を第１または第２の搬送アームにより保持した状態で、前記テスト用ソケットから前記第１のパッケージを搬出する工程、
   ここで、前記第１のパッケージは、以下を含む：
   （ｘ１）前記第１のパッケージの下面に設けられた第１の電極群；
   （ｘ２）前記第１のパッケージの上面に設けられた第２の電極群。
2. 前記１項の半導体装置の製造方法において、前記第１の電気的試験は、前記第１の電極群および前記第２の電極群の各群に属する電極にプローブ針を接触させた状態で実行される。
3. 前記２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの前記下面または側面を保持した状態で行われる。
4. 前記２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの前記下面を保持した状態で行われる。
5. 前記２項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記第１のパッケージの側面を保持した状態で行われる。
6. 前記４項の半導体装置の製造方法において、前記搬送アームの前記第１のパッケージを保持する部分は、絶縁性部材で構成されている。
7. 前記４項の半導体装置の製造方法において、前記第１のパッケージは、更に以下を含む：
   （ｘ３）前記第１の電極群の外周であって、前記第１のパッケージの前記下面の周辺部に前記第１の電極群を取り囲むように設けられたテスト用ランド群。
8. 前記４項の半導体装置の製造方法において、前記第２の電極群は、前記第１のパッケージの前記上面に敷き詰められている。
9. 前記８項の半導体装置の製造方法において、前記工程（ａ）および（ｃ）における搬送は、前記テスト用ソケットとパッケージ収納トレー間で行われる。
10. 前記９項の半導体装置の製造方法において、前記第１のパッケージは、単位半導体パッケージである。
11. 前記１０項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｄ）前記工程（ｃ）の後、前記第１のパッケージの前記上面に第２のパッケージを搭載する工程。
12. 前記９項の半導体装置の製造方法において、前記第１のパッケージは、集合半導体パッケージである。
13. 前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｅ）前記工程（ｃ）の後、前記集合半導体パッケージを単位パッケージ領域に分離する工程；
    （ｆ）前記工程（ｅ）の後、前記単位パッケージ領域の上面に第２のパッケージを搭載する工程。
14. 前記１０項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｇ）前記工程（ｃ）の後、前記第１のパッケージの前記上面に複数のチップ部品を搭載する工程。
15. 前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｈ）前記工程（ｃ）の後、前記集合半導体パッケージを単位パッケージ領域に分離する工程；
    （ｉ）前記工程（ｈ）の後、前記単位パッケージ領域の上面に複数のチップ部品を搭載する工程。
16. 前記１２項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｊ）前記工程（ｃ）の後、前記集合半導体パッケージの単位パッケージ領域の上面に複数のチップ部品を搭載する工程；
    （ｋ）前記工程（ｊ）の後、前記集合半導体パッケージを各単位パッケージ領域に分離する工程。
17. 前記１４項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｌ）前記工程（ｇ）の後、前記複数のチップ部品に対してアンダーフィル処理を実行する工程。
18. 前記１６項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｍ）前記工程（ｊ）及び（ｋ）の間に、前記複数のチップ部品を樹脂により封止する工程。
19. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１のテスト装置内において、第１の半導体チップを搭載した第１のパッケージの周辺部を第１の搬送アームにより保持した状態で搬送して、前記第１のパッケージをテスト用ソケットにセットする工程；
    （ｂ）前記第１のテスト装置内において、前記第１のパッケージが前記テスト用ソケットにセットされた状態で、前記第１のパッケージに対して第２の電気的試験を実行する工程；
    （ｃ）前記工程（ｂ）の後、前記第１のテスト装置内において、前記第１のパッケージの周辺部を第１または第２の搬送アームにより保持した状態で、前記テスト用ソケットから前記第１のパッケージを搬出する工程、
    ここで、前記第１のパッケージは、以下を含む：
    （ｘ１）前記第１のパッケージの下面に設けられた第１の電極群；
    （ｘ２）前記第１のパッケージの上面に設けられた第２の電極群；
    （ｘ３）前記第２の電極群に半田接続された複数のチップ部品。
20. 前記１９項の半導体装置の製造方法において、前記第２の電気的試験は、前記第１の電極群に属する電極にプローブ針を接触させた状態で実行される。

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